CN104821297A - 在基底上凸出芯片的附着层或电介质层处的芯片安装 - Google Patents

在基底上凸出芯片的附着层或电介质层处的芯片安装 Download PDF

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CN104821297A
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layer
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adhesion layer
electronic
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P·帕尔姆
T·沙夫
R·沃姆巴赫
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Infineon Technologies AG
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Abstract

本发明涉及一种电子模块(100)，其具有第一基底(102)；第一电介质层(104)，该第一电介质层在第一基底上；至少一个电子芯片(106)，该电子芯片以第一主表面(108)直接地或者间接地安装在第一电介质层(104)的部分区域上；第二基底(110)，该第二基底在至少一个电子芯片的第二主表面(114)的上方；以及电触点(116)，该电触点用于通过第一电介质层(104)来电接触至少一个电子芯片(106)；其中，在第一基底(102)上的第一附着层(104)通过超过第一主表面(108)的面上延伸。

Description

在基底上凸出芯片的附着层或电介质层处的芯片安装
技术领域
多个实施方式大体上涉及电子模块以及用于制造至少一个电子模块的方法。
背景技术
多个电子模块能够具有一个或多个电子芯片，该电子芯片例如封装在封装结构之中并且能够经由多个导电的触点与电子的外围设备相连接。
通过将多个电子芯片安装在两个金属基底之间并且使用预浸料来填充中间空间的方法来制造电子模块也是可能的。在所描述的工艺的传统的过程中能够出现高温，这能够给多个电子芯片带来负面的影响。电子芯片在两个金属基底之间的无倾斜的安装同样是一个技术挑战。
发明内容
存在对于能够被简单地和故障鲁棒地制造的电子模块的需求。
根据一个示例性实施例提供了电子模块，其具有(尤其是导电的)第一基底，在第一基底上的(尤其是电绝缘的)第一电介质层，至少一个电子芯片，该电子芯片以第一主表面直接地(即以在电子芯片和第一电介质层之间的直接的接触以及因此无需在电子芯片和第一电介质层之间安置的组件)或者间接地(即不是在电子芯片和第一电介质层之间的直接的接触以及因此以在电子芯片和第一电介质层之间安置的组件，例如其他的电介质结构)安装在第一电介质层的部分区域上，在至少一个电子芯片的第二主表面上方的(尤其是导电的)第二基底，以及电触点，该电触点用于通过所述第一电介质层来电接触所述至少一个电子芯片。第一电介质层能够在超过第一主表面的面上延伸。
根据另一个示例性实施例实现了用于制造至少一个电子模块的方法，其中在该方法中，将第一附着层至少施加在第一基底的整个组件安装区域上；将至少一个电子芯片的第一主表面直接地或间接地安装在所述第一附着层的部分区域上；在所述至少一个电子芯片的第二主表面的上方安置第二基底；通过所述第一附着层来电接触所述至少一个电子芯片。
根据另一个示例性实施例提供了用于制造至少一个电子模块的方法，其中在该方法中，将第一附着层至少施加在第一基底的整个组件安装区域上；将多个电子芯片的第一主表面直接地或间接地安装在所述第一附着层的相应的部分区域上；将第二附着层施加在第二基底上；将所述多个电子芯片的第二主表面直接地或间接地安装在所述第二附着层的相应的部分区域上。
示例性实施例具有以下优势，一个或多个在制造方法期间形成的附着层(其在制造方法完全结束后，即在完成制造的电子模块中，在附着层的电绝缘材料被称为电介质层的情况下)被用于一个或多个电子芯片的单面的或双面的制造，以用于制造电子模块。因此，在多个基底处的电子芯片的安装能够通过附着层在低温的情况下实现，这导致电子芯片的保护并且由此导致所制造的电子模块的质量优化。通过至少在电子芯片的主表面基本上全面地设置附着层，附着材料能够以尤其好的同质性、尤其以尤其合适的厚度设置，从而能够可靠地避免在这样的附着层上安装的情况下的电子芯片的不期望的倾斜。倾斜和在电子模块内部的不期望的空穴能够通过所描述的安装技术避免，因为根据示例性实施例，附着材料的精确的配料和附着材料的准确的定位都不是关键。通过所描述的安装结构，不同的材料和材料接口的数量能够进一步被保持为如此低，使得能够避免电子模块的不同组件的不同的热膨胀系数的问题和不期望的热不匹配。根据示例性实施例，制造方法能够因此被简单地形成并且保持少的零件清单上所需的组件和材料。
相应的附着层在相应的基底上的单面或者优选地双面地大面积的施加是用于在两个基底-附着层-层堆之间优选地夹住该或该些电子芯片，这具有技术优势。一方面，平面的施加和基本上连续的附着层导致电子芯片的优化的保护，以避免在安装中的倾斜和期望的附着位置处的该或该些电子芯片的取决于附着力的不期望的位移。由附着材料组成的大面积的平面层在该方面在芯片安装中对于芯片是位置宽容的和非易倾斜的。大面积的和在电子芯片上显著地延伸的附着层的设置也允许电子芯片的简单的和非位置紧要的定位，并且因此总体上导致较少的对齐消耗。当附着层基本上被全面地构造在基底的组件安装区域时，能够利用通过较大的区域的用于不同的模块组件的附着作用，这导致在电子模块内部的不期望的空穴的较小的危险。在用于填充在电子模块中的空穴的电介质结构(例如所谓的预浸料)的可选的设置中(也能够被称为填充结构或者层压结构)，大面积的附着层能够不仅维持或支持在相应的基底处的电子芯片的固定，还能够维持或支持在基底和/或电子芯片处的电介质结构的固定。此外，所使用的电介质结构的数量也能够减低或保持为低的。
其他的实施例的描述。
在本发明的内容中，表述“附着层”能够尤其表示由附着材料构成的扩大的和连续的以及均匀的厚的层。该附着材料能够被如此获得，使得在仅将电子芯片(或者其他的模块组件)放置在附着材料的情况下，构造在电子芯片(或者其他的模块组件)和附着层之间的安装连接。尤其地，例如环氧化物或者填充的环氧化物的聚合物能够用作附着层的附着材料。
在本发明的内容中，表述“电介质层”能够尤其表示由电绝缘的材料构成的层，该层由附着层制造并且形成完成制造的电子模块的一部分。通过在制造方法的至少一部分期间附着的附着层的硬化，该层甚至能够完全或部分失去其附着特性，并且在本发明的范围内，被称作完成的电子模块的组件，也称作电介质层。
在本发明的的内容中，概念“组件安装区域”能够尤其表示相应的基底的表面区域，在该组件安装区域上安装待制造的一个或多个电子模块的功能组件(尤其是一个或多个芯片，如有必要时电介质结构等)。换句话说，组件安装区域在结束制造方法后优选地形成完成的电子模块的一部分。不属于优选地通过附着材料全面地待覆盖的组件安装区域，在此能够属于基底的环形的外边缘区域，其能够保持为无附着材料(但不是必须)并且不必须由电子模块得到。同样地，不属于优选地通过附着材料全面地待覆盖的组件安装区域，能够可选地属于定向标记(“对齐标记”)，其在制造方法期间用作设备的定向和/或定位辅助，以能够尤其位置精确地执行特定的步骤(例如芯片安装的位置、腐蚀区域的定义等)。
根据示例性实施例，超薄的电子模块能够由例如至少两个电子芯片制造，其中，芯片中的一个能够定向为一个方向，而另一个能够定向为相对的方向。这种电子模块能够承受高的并且在竖直方向上流动的电流(例如10安培及以上)，其中，能够得到较低的电阻和寄身效应的强的抑制。通过根据示例性实施例的安装技术，非常小的和非常薄的电子芯片与在相应的基底处的电子芯片的放置和固定关联的处理是简单的和故障鲁棒可能的，因为对于附着材料的施加的关于数量和位置的精确性的要求是少的。通过将附着材料(例如树脂)的整层涂覆在相应的基底上，施加的要求能够完美地避开在准确的位置处的附着材料的准确的量。根据示例性实施例，附着材料能够例如通过丝网印刷(Siebdruck)施加。尤其在使用用于先后施加附着材料的两个并行的和先后设置的部分层的两个印刷阶段的情况下，能够有效地抑制电子芯片的不期望的倾斜，因为下部分层能够被用于可靠的电绝缘而上部分层能够被用于待安装的电子芯片的固定的压入。根据一个示例性实施例，能够因此实现嵌入式模块(嵌入的模块)，其中至少一个电子芯片两面地被耦合至尤其印刷的附着层。
此外描述模块和方法的其他的示例性实施例。
根据一个示例性实施例这是可能的，附着层或者电介质层被仅仅设置在电子芯片的一侧或者主表面。具有在仅仅一侧上的附着层或者电介质层的实施能够例如是有利的，当电子芯片仅在一个方向示出。于是在另外一侧能够例如层压例如预浸料的电介质结构。
根据一个示例性实施例，电子模块具有在第二基底上的第二电介质层，其中至少一个电子芯片以其第二主表面被直接或间接地安装在第二电介质层的部分区域上。例如当多个电子芯片以不同的或相对的方向示出时，在此电子模块因此能够有利地在一个或多个电子芯片的两侧设置安置的电介质层。
第一附着层或者电介质层能够在第一基底上被构造作为连续的附着层或者电介质层。第二附着层或者电介质层能够在第二基底上以相应的方式被构造作为连续的附着层或者电介质层。在本发明的内容中，概念“连续”尤其表示，相应的附着层或者电介质层能够无彼此隔离的孤岛地形成。
电子模块的第一附着层或者电介质层能够例如仅由电触点中断(即除此之外是全面的)，此外是通过电子模块的整个的第一基底地延伸的。电子模块的第二附着层或者电介质层能够以相应的方式仅由电触点中断(即除此之外是全面的)，此外是通过电子模块的整个的第二基底地延伸的。
第一附着层或者电介质层能够在第一基底上具有相同的或不变的厚度。第二附着层或者电介质层能够在第二基底上以对应的方式具有相同的或不变的厚度。
第一附着层或者电介质层能够在第一基底上通过面延伸，该面至少为第一主表面的两倍。第一附着层或者电介质层能够在第一基底上部分地接触电介质结构(例如预浸料结构)。对应地，第二附着层或者电介质层能够在第二基底上通过面延伸，该面至少为第二主表面的两倍。第二附着层或者电介质层能够在第二基底上部分地接触电介质结构(例如预浸料结构)。
根据一个实施例，第一基底和第二基底中的至少一个为结构化的、尤其是金属的膜。该膜能够具有如此小的厚度，使得其是可弯曲的并且因此能够适合于待接触的电子芯片。通过平的膜此外能够连接或安装多个用于同时地或者批量地制造多个电子模块的电子芯片，从而有效率的制造方法是可能的。在完成制造的电子模块中，作为第一或第二基底的相应的膜能够具有例如3μm至20μm的厚度。在电子芯片的制造方法期间，较厚的并且因此在薄的电子芯片的处理背景下稳定的有效的多层膜能够用作第一基底或第二基底，该多层膜具有临时的载体和能够与之分离的功能层。临时的载体能够具有例如在35μm和200μm之间的范围内的厚度，相反地功能层能够具有例如在5μm和20μm之间的范围的厚度。
根据一个实施例，第一基底和第二基底中的至少一个由导电材料制造。当膜由导电材料制造时，其能够用于电子芯片与电子外围设备的接触。例如，基底能够由铝膜和铜膜制造。这样的基底也具有高的导热性能，使得基底于是能够用于在运行电子模块期间的电子芯片的热传输。
根据一个实施例，由具有至少一个以导电材料填充的过孔的全面的层构成第一附着层或电介质层，该过孔作为至少一个电子芯片的第一主表面的电接触的电触点。该过孔能够在安装电子芯片后被构造在两个设置有相应的附着层或电介质层的基底之间，例如通过腐蚀，并且之后通过沉淀导电材料而进一步形成电触点，以构造具有电子外围设备的电子芯片的焊盘(Pad)的针对性的电耦合。为了将电子芯片的针对性的单个范围与外部环境电耦合或者从外部环境电解耦，附着层或电介质层中的每个有利地由电绝缘材料形成。
根据一个实施例，至少一个电子芯片如此安装在第一附着层或电介质层上和第二附着层或电介质层上，使得至少一个过孔邻接至少一个电子芯片的相应的主表面。
根据一个实施例，电子模块具有多个电子芯片，其中每个以其第一主表面在第一附着层或电介质层并且以其第二主表面在第二附着层或电介质层上如此地安装，使得第一附着层或电介质层与第二附着层或电介质层中的至少一个的部分由多个电子芯片保持无覆盖。换句话说，相应的附着层或电介质层的面积能够显著地大于待安装的电子芯片的相应的第一或第二主表面的总和。因此，由于相应的附着层或电介质层的基本上全面的设置，不是电子芯片中的几乎每个都对应于限制的安装区域，而是相反地设置连续的并且多个电子芯片覆盖的连续的附着层或电介质层，这允许具有较高的同质性的可制造性。
根据一个实施例，第一附着层或电介质层与第二附着层或电介质层中的至少一个由聚合物或者树脂构造。附着层或电介质层中的每个能够因此被实施为粘结材料层，在该层电子芯片能够无强的温度影响地安装。这是可能的，这种粘结材料层在芯片安装之后被硬化。这也是可能的，这种粘结材料层在芯片安装之前被预处理以优化安装特性，尤其是至少部分地预干燥。
根据一个实施例，电子模块具有在至少一个空穴中的(电绝缘的)电介质结构，该空穴例如能够在第一电介质层和第二电介质层之间并且侧面地通过至少一个电子芯片邻接。通过将这种电介质层安装在基底和安装的电子芯片之间的空穴中，不期望的空穴能够被填充并且同时为了在两个基底处固定电介质结构，由此关于芯片延伸的附着层或电介质层的特性再一次地有利地利用。
根据一个实施例，电介质结构被构造作为预浸料结构。预浸料(预浸的纤维)能够在此尤其表示由连续纤维和未硬化的热塑性的塑料基质，尤其是以环氧化物涂层的玻璃纤维。预浸料能够管道型地或者滚动缠绕地获得。这种预浸料结构提供了优势，即其能够以结构化的方式(尤其作为具有凹处的孔膜，例如袋孔或者过孔，在之后的电子芯片的位置处)制造，并且能够在两个相对的附着层或电介质层之间固定。在压力和/或温度影响下，预浸材料能够变为黏的和流动的，并且因此无论作为连接结构还是作为电介质结构地作用。由此，电子芯片能够在电子模块中机械地稳定并且填充空穴。
根据一个实施例，第一附着层或电介质层与第二附着层或电介质层中的至少一个由在相应的基底上的第一部分层和在第一部分层上的独立的第一部分层构造。第一部分层确保，保证在相应的基底和电子芯片之间的可靠的电绝缘。为了在此方面进一步提高可靠性，第一部分层还能够在第二部分层施加之前可选地(预)干燥或者甚至例如处理，以在芯片安装过程期间进一步促进用于维持电绝缘的固定性。在施加第二部分层之后，电子芯片于是能够以相对较大的安装力并且因此防止倾斜地被按压或者压入第二部分层，由于第一部分层的设置不会存在电绝缘的损失。
根据一个实施例，第一部分层由一种材料制造，其与第二部分层的材料不同。通过两个部分层的材料构成的不同的选择，每种材料都会优化其功能，即从基地的电绝缘或者电子芯片的安装。
根据一个实施例，在第二部分层被施加之前，第一部分层被干燥或者至少部分地固化。当之后电子芯片被固定在第二部分层上时，这提高了第一部分层的机械鲁棒性并且因此形成用于维持通过第一部分层的电绝缘的可靠的蓄电池。
根据一个实施例，电子模块具有两个电子芯片，其中的一个在其第一主表面具有活性面并且另一个在其第二主表面具有活性面。由此，复杂的电路能够以少的制造和首先少的布线花费地构造。
根据一个实施例，电子模块能够具有至少一个以导电材料填充的过孔(尤其是导通孔)，其为了构造第一基底与垂直于第一基底的第二基底的电耦合而延伸至第一基底和第二基底。在未被电子芯片占据的电子模块的体积区域，因此能够实现在两个基底之间的在竖直方向上的电耦合。通过这种以导电材料填充的过孔，在电子芯片的不同的主表面处的多个焊盘也能够彼此电耦合。
根据一个实施例，在该方法中，第一基底和第二基底中的至少一个能够被结构化，尤其是通过腐蚀被结构化，以由此形成导电的焊盘。该基底于是在制造方法期间用作用于在电子芯片之间安置的稳定结构，并且能够在芯片安装完全结束之后从其侧被结构化，以维持在电子芯片的单个组件之间的期望的电耦合和电解耦。
根据一个实施例，第一附着层或电介质层与第二附着层或电介质层中的至少一个是硬化的或者被硬化。在电子芯片在相应的附着层安装之后，能够通过相应的处理(例如热处理、压处理等)将附着层的材料硬化，以维持机械上固定和鲁棒的电子模块。
根据一个实施例，电子模块具有多个电子芯片，该电子芯片在第一主表面和第二主表面的至少一个处通过电触点彼此电耦合。对于电子芯片的焊盘在侧面彼此邻接的位置以同样的高度的这种针对性的耦合，所形成的电触点结构能够与相应的基底的对应的区域共同作用地使用。这也是可能，通过过孔维持电子芯片的特定的焊盘的接触，其例如能够通过电介质结构实施。
根据一个实施例，第一附着层和第二附着层中的至少一个通过印刷、尤其是通过丝网印刷施加在相应的基底上。相应的附着层在相应的基底上的印刷作为简单的可能性表示，将单一厚度的附着层施加在基底上，从而通过倾斜或类似的电子芯片在附着层上的之后的错误安装被避免。
根据一个实施例，在第一附着层或电介质层与第二附着层或电介质层中的至少一个中，形成用于相应的电子芯片的相应的主表面的电接触的至少一个过孔。根据一个实施例，在形成在相应的附着层或电介质层的至少一个过孔的过程中，也形成在所属的基底中的至少一个所属的过孔。从而实现至电子芯片的连接端焊盘的通道。有利地，在共同的平面印刷和腐蚀方法中，过孔不仅通过相应的附着层或电介质层还通过邻接的基底产生。
根据一个实施例，用于相应的电子芯片的相应的主表面的电接触的至少一个过孔至少部分地以导电材料填充。这能够例如通过沉淀方法实现。根据一个实施例，以导电材料填充至少一个过孔借助于该组中的一个实施，该组由无电流的涂层、电化学的涂层和直接金属化组成。
根据一个实施例，该方法具有将在第一基底和一方面第一附着层或电介质层以及另一方面第二附着层或电介质层之间的多个电子芯片与多个电子模块或电子包分离，其中，每个电子模块具有第一基底的至少一部分、第一附着层或电介质层的至少一部分、第二基底的至少一部分、第二附着层或电介质层的至少一部分以及至少一个电子芯片。因此，对于多个电子模块的多个电子芯片的双侧的安装以及空穴的填充和接触结构的构造能够批量形式地实现。由此尤其是作为基底的大面积的膜的可用性和大面积的附着层或电介质层的使用是有利的。在共同的、并行的处理之后(关于芯片安装、在相应的芯片的位置处的以具有凹处的一个或多个孔膜的形式的电介质结构的设置、以及组件的彼此固定)能够例如通过腐蚀或者锯断或者通过合适的激光处理在单个或者独立的电子模块中实现这样获得的结构的分离。
根据一个实施例，电子芯片能够被用作在微电子机械系统(MEMS)中的传感器或作动器，例如作为压力传感器或加速度传感器。在另一个实施例中，电子芯片能够用作用于功率应用(尤其是在两个相对的主表面处具有竖直的电流和/或电触点)的半导体芯片，例如用于汽车应用，并且能够例如具有至少一个集成的绝缘栅双极型晶体管(IGBT)和/或至少一个集成的二极管。这也是可能的，用于功率应用的电子芯片的至少一个部分被构造尤其作为功率半导体芯片，例如作为场效应管(尤其作为MOSFET)。根据一个实施例，至少一个电子芯片能够是用于高频功率连接的逻辑IC(例如具有在两个相对的主表面的仅一个处的电触点)或者电子芯片。这也是可能的，无源的构件被用作电子芯片，例如电阻、线圈和/或电容。电子模块能够鉴于其电子性能例如被构造作为直流-直流(DC-DC)转换器。
半导体基底能够被作为用于形成电子芯片的基底或晶片，优选地是硅基底。替换地，也能够使用二氧化硅或者其他的电绝缘基底。这也是可能的，使用锗基底或者III-V-半导体材料。例如示例性实施例能够在氮化镓或者碳化硅技术中实现。示例性实施例还能够使用标准的半导体处理技术，例如合适的腐蚀技术(包括各向同性和各向异性的腐蚀，尤其是等离子腐蚀、干燥腐蚀、湿腐蚀)、结构化技术(能够包括平面印刷模板)和/或沉淀技术(例如化学气相沉淀(CVD)、等离子体增加化学气相沉淀(PECVD)、原子层沉淀(ALD)、喷涂等)。
上面的和其他的目的、特征和优势能够根据下面的描述和所附的专利权利要求更精确地认识，当它们与所附附图一起被考虑时，在附图中相应的部分或元素以相应的附图标记设置。
附图说明
在附图中示出并且在下面将进一步阐述多个实施例。
附图中：
图1示出了根据示例性实施例的电子模块的横截面图；
图2至图11示出了根据示例性实施例的在用于制造电子模块的方法期间得到的多个结构的横截面图。
具体实施方式
在不同的附图中的同样的或相似的组件使用同样的附图标记。
图1示出了根据示例性实施例的电子模块100的横截面图。
在图1中所示出的电子模块100具有被构造作为结构化铜膜的第一基底102、在该第一基底102上的由树脂粘结材料构成的连续的第一电介质层104′以及两个在此被构造作为MOSFET功率半导体芯片的电子芯片106。电子芯片106中的每个通过在其第一主表面108处的一个或两个焊盘171、173、175被直接安装在第一电介质层104′的部分区域上。电子模块100还具有同样被构造作为结构化铜膜的第二基底110和在第二基底110上的同样由树脂粘结材料构成的连续的第二电介质层112′。因此，第一基底102和第二基底110是由导电的和导热的材料构成。相反地，第一电介质层104′和第二电介质层112′由电绝缘的材料构成。第一电介质层104′和第二电介质层112′的材料在施加时为了提供好的粘结性能是软的，并且能够为了完成电子模块100的制造而硬化或干燥。电子芯片106中的每个通过在其第二主表面114(其与第一主表面108相对)处的一个或两个焊盘171、173、175被直接安装在第二电介质层112′的部分区域上。
此外，由铜构成的电触点116为了电子芯片106的电接触通过第一电介质层104′和第二电介质层112′被构造作为导电结构。电触点116填充多个通道孔118，该多个通道孔穿透第一电介质层104′和第二电介质层112′。多个电子芯片106如此地被安装在第一电介质层104′和第二电介质层112′之间，使得金属填充的多个通道孔118分别邻接每个电子芯片的主表面108、104，并且因此分别邻接它们的焊盘171、173、175。
如在图1中所示，保持第一电介质层104′的一部分和第二电介质层112′的一部分不由电子芯片106覆盖。这种不由电子芯片覆盖的电介质层104′和112′的部分连接填充空穴的在第一电介质层104′和第二电介质层112′之间的电介质结构120。该电介质结构120例如能够被构造作为薄板或熔化树脂层。电介质结构120能够被构造作为孔箔的部分，并且被如此结构化，使得在位于第一电介质层上的多个电子芯片106之间的针对性的中间空间被填充。
如根据在图1中的第一细节图140和第二细节图150所示，根据所示出的实施例，无论是第一电介质层104′还是第二电介质层112′分别由直接位于每个基底102、110上的第一部分层122以及在第一部分层122上的单独的第二部分层124构成。第一部分层122能够由这种材料制造，该材料与第二部分层124的材料是不同的。这也是替换得可能的，第一部分层122和第二部分层124由相同的材料组成，但是在两个独立的步骤中施加。已经示出，电子芯片106的安装强度和正确定向由此变得尤其有利，而不会危及在电子芯片106和相应的基底102、110之间的电绝缘。
两个电子芯片106的两个焊盘173、171在其第一主表面108处借助于电触点116并且借助于第一基底102的结构化部分彼此电耦合。相反地，两个电子芯片106在其第二主表面114处彼此电解耦。
导通孔(Via)130(填充有导电材料的过孔)负责第一基底120与第二基底110的电耦合并且通过电介质结构120垂直地穿透地延伸。位于电子模块100的下侧的多个裸露的导电面通过电子连接结构134覆盖，该电子连接结构在此以电焊结构的形式构造，该导电面通过第一基底102和额外的沉淀的导电材料形成，以使得电子模块100与在图1中未示出的电子外围设备电耦合(尤其是焊接)。电子模块的上侧和下侧(具有电子连接结构134的例外)能够通过保护层132(其也能够被称为钝化层)覆盖，以机械保护并且电绝缘电子模块100。可选地，电子模块100的多个侧面也能够有这种保护层132覆盖，其在图1中由于侧面连续的电绝缘的层顺序不是必要的。
因此，图1示出了具有两个作为半导体芯片构造的电子芯片106的电子模块100，该电子芯片在作为结构化下导电层的第一基底102和作为结构化上导电层的第二基底110之间。两个电子芯片106在彼此相对的方向上定向。在一方面电子芯片106的前侧或后侧与另一方面多个基底102、110之间，多个电介质层104′、112′被中间安置作为多个硬化的聚合层。电介质层104′、112′中的每个根据示出的实施例由具有不同的材料组成的两个独立的部分层122、124形成。多个金属导通孔作为金属触点116的部分以过孔118的形式穿透电介质层104、102，以使得两个主表面108、114的两个电子芯片106在导电层处以基底102、110的形式来电耦合。
参考图1，在电子模块100中，具有电触点(参见附图标记116、118、130)的例外的相应的电介质层104′、112′全面地施加在一方面第一基底102的单个区域和一方面电子芯片106/电介质结构120之间或者在一方面第二基底112的单个区域和另一方面电子芯片106/电介质结构120之间。因此，在第一基底102上的第一电介质层104′通过面区域穿透地延伸，该面区域超过第一主表面108的范围。换句话说，第一电介质层104′被如此大面积地构造，使得其通过电子芯片106在第一基底102处的固定将电子模块100的其他的结构组件固定在第一基底102上。以相应的方式，在第二基底110上的第二电介质层112′通过面区域，该面区域超过第二主表面114的总的范围。换句话说，第二电介质层112′被如此大面积地构造，使得其通过电子芯片106在第二基底110处的固定将电子模块100的其他的结构组件固定在第二基底110上。
在电子模块中，电子芯片被构造作为场效应晶体管(MOSFET)。相应的漏极焊盘以附图标记171、相应的源极焊盘以附图标记173并且相应的栅极焊盘以附图标记175表示。图1示出了，电子芯片106中的一个被设置为具有向上的活性面，而另一个被设置为具有向下的活性面。
图2至图11示出了根据示例性实施例的在用于制造电子模块100的方法期间得到的多个结构的横截面图。
参考图1中的电子模块100的描述，已经论述了电介质层104′、112′。当在制造方法期间形成的和此外进一步描述的附着层104、112硬化时，能够得到电介质层104′、112′。
为了得到在图2中示出的结构200，提供作为第一基底102的膜层堆200。可选地，(例如通过钻孔或者腐蚀或者通过激光处理、例如紫外线激光处理)在第一基底102的主表面中能够形成多个袋孔202(作为预结构，其之后作为用于形成开口的基础，例如平面开口或者导通孔，例如能够用于背面的接触的电子芯片106)和/或至少一个定向标记204(在此以注册孔(Registrierlochs)的形式)。定向标记204能够作为定向辅助在安置电子芯片106(参见图4)时，在安装电介质结构120(参见图6)时，在形成导通孔时(参见图8)和/或在导电结构的平面印刷腐蚀时使用，以位置精确地实施各个步骤。多个袋孔202用作用于电子芯片106的背侧的连接端。
图2示出了细节图280，其对应于第一基底102的第一主表面上的顶视图。还示出了组件安装区域260，其对应于第一基底102的第一主表面的大部分，仅仅除了环形的边缘区域250和在中央区域中的定向标记270。在图2中示出的结构200对应于第一基底102的组件安装区域260的小的中央的部分截面，其例如能够具有40cm长和20cm宽的尺寸。组件安装区域260对应于第一基底102的那个区域，其在处理和隔离后，例如参考图11的进一步描述，形成用于单个待制造的电子模块100的基础。该组件安装区域260，例如参考图3的进一步描述，完全地或者全面地被粘结材料覆盖。同样地适用于下面的进一步描述的第二基底110(参见图6)，其组件安装区域260同样地被粘结材料完全地或者全面地覆盖。
根据图2的另一个细节图290示出了，第一基底102在仔细观察的情况下能够形成为由三个组件构成的层堆。一个临时的载体102c是具有例如70μm的厚度的铜结构(替换地由铝或者镍制造)。一个例如仅仅几纳米厚的分离层102b将临时的载体102c从功能层102a分离，该功能层例如能够是9μm厚的铜层。临时的载体102c简化了再芯片安装中的薄的第一载体102的处理。分离层102b的设置允许临时的载体102c从功能层102a的脱离(参见图7至图8的过程)。这是可能的，多个袋孔202和多个定向标记204仅仅通过功能层102a穿透地延伸，而不通过临时的载体102c。
为了由结构200得到在图3中示出的结构300，例如通过压或者沉淀或者层压(即通过高压力的按压而连接)将第一附着层104全面地施加在第一基底102上，以完全和全面地覆盖其组件安装区域260。尤其地，多个袋孔202通过第一附着层104的粘结材料(例如由树脂构成)被覆盖。可选地，第一附着层104的材料现在能够被预干燥或者以另一种方式预处理，使得其仍然保持期望量的黏性。例如，第一附着层104的厚度(正如第二附着层112的厚度，其在之后的方法步骤中施加)能够被调节在5μm和100μm，尤其是在20μm和30μm的范围内。
这是可选的和可能的，第一附着层由两个部分层构成(参见图1中的附图标记122、124)，其中，第一部分层能够在第二部分层被施加之前被首先预处理(例如能够被预干燥)。
为了由结构300得到在图4中示出的结构400，具有各自的第一主面108的多个电子芯片106被放在第一附着层104上，并且因此被粘结固定和安装在第一基底102处。电子芯片106在黏的或者还湿润的第一附着层104上的安装能够通过贴片机(Pick&Place-Maschine)以高的速度进行。在该步骤期间，电子芯片106相对于第一附着层104和第一基底102的定向通过使用定向标记204来实现。
为了从结构400得到在图5中示出的结构500，第一附着层104的材料被至少部分地干燥和/或至少部分地硬化，以清除在附着材料中可能含有的溶剂，这优化了已安装的电子芯片106的处理并且强化了附着。
为了从结构500得到在图6中示出的结构600，被构造作为膜堆的第二基底110在其组件安装区域260(参见图2中的相应的细节图280)被首先设置为完全具有由粘结材料构成的第二附着层112。
根据图6的细节图650，在仔细观察的情况下第二基底110能够形成由三个组件构成的层堆。一个临时的载体110c是具有例如
70μm的厚度的铜结构(替换地由铝或者镍制造)。一个例如仅仅几纳米厚的分离层110b将临时的载体110c从功能层110a分离，该功能层例如能够是9μm厚的铜层。临时的载体110c简化了在键合过程中的薄的第二载体110的处理。分离层110b的设置允许临时的载体110c从功能层110a的脱离(参见图7至图8的过程)。
尽管在图中未示出，这是可选得可能的，在由第二基底110和第二附着层112构成的结构与由第一基底102和第一附着层100构成的结构连同在其上施加的电子芯片106固定之前，在由第二基底110和第二附着层112构成的结构中固定一个或多个电子芯片106。
根据图5的结构500于是与由第二附着层112覆盖的第二基底110连接，其中，位于其中的空穴通过电介质结构120填充。该电介质结构120能够以单体或者结构化或过孔的层的形式设置，并且例如由预浸料构成。
在该连接过程，电子芯片106的第二主表面114与第二附着层112的不同的部分同时地连接，如在图7中示出的结构700所示。由于额外的电绝缘的层以在相应的基底102、110上多个附着层104、112的形式被压紧，有利地例如仅正好一个作为电介质结构120的结构化的预浸料层是足够的，以将两个基底104、110连同其装备相互层压。该层压能够通过真空印刷电路板层压来实现。该预浸料层也能够通过结构化的核心层来替代。虽然在图中未示出，这也是可能的，在基底102、110的相互安装之前，将其他的电子芯片106安装在第二基底110上。
为了从结构700得到在图8中示出的结构800，临时的载体102c、110c首先从结构700中脱离或者取下。接着通过腐蚀和/或激光过孔生成用于形成多个微导通孔的多个过孔118，其通过基底102、110和附着层104、112传透地延伸。替换地是可能的，在基底102、110的固定位置的多个过孔118是预先制造的。也能够根据需要执行净化过程。
为了从结构800得到在图9中示出的结构900，在结构800的两个相对的主表面上沉淀导电的材料，以在多个过孔118中形成多个电触点116，并且再次提高基底102、112的厚度。首先，薄的胚层通过使用无电流的铜沉淀过程前侧地和后侧地形成，并且之后能够以电化学过程或直接的金属沉淀过程继续。
为了从结构900得到在图10中示出的结构1000，根据图9中的步骤来加厚的基底102、110例如通过平面印刷和腐蚀步骤被结构化，从而单个电子芯片106的单个焊盘以期望的方式保持部分地彼此电耦合或者另一部分地彼此电解耦。替换该开发-腐蚀-剥离步骤，也能够使用结构化的沉淀过程。
尽管在图中未示出，这是可能的，在结构1000的上侧和/或下侧形成其他层和/或安装其他组件。这是进一步可能的，施加电焊结构，实施修整步骤等。
为了从结构1000得到在图11中示出的电子模块100，结构1000在分离线1002处例如通过腐蚀、激光处理或者锯断来分离，由此电子模块100被分离。
附着层104、112(参见图3至图11)至电介质层104′、112′(参见图1)的转换尤其通过硬化、在制造方法期间的一个或多个不同的时间点实现(例如根据图5、图7、图8和/或图11的阶段，或者其他阶段)。
替换参考图9至图11所描述的步骤，这是替换得可能的，添加其他的接触制造过程，例如由传统的电路板技术已知的。
根据图2至图11的描述示出，用于制造根据示例性实施例的电子模块100的步骤的大部分是批量地执行的，即对于许多电子模块100以共同的并行的制造方法。然而这也是可能的，在分离后才执行上面描述的步骤中的单个，例如构造电焊结构(参见图1中的附图标记134)。
本领域技术人员会意识到，所描述的制造方法的许多替代形式是可能的。根据另一个选择这是可能的，电子芯片106首先以热量被固定在附着层104、112处。此外这是可能的，构造多层的附着层104、112，其中在相应的其它部分层形成之前，能够可选地首先硬化相应的首先形成的部分层。在这种情况下这能够是可能的，完全删去电介质结构120。这也是可能的，在实施键合之前预先层压电介质结构(例如由核心层构成)。此外这是可能的，在附着材料硬化之前，将电子芯片106安置在仍湿润的附着层104、112处。这是可能的，通过附着层104、112将电子芯片106键合在两个相对的基底102、110处。一个正面-背面的连接能够通过例如钻孔或者腐蚀的多个过孔来形成。
补充地指出，“具有”不排除其它的元素或步骤，并且“一个”不排除多个。此外指出，参考上面的多个实施例中的一个描述的特征或步骤，也能够与上面描述的多其他的实施例的其他的特征或者步骤结合使用。在权利要求中的附图标记不被视为限制。

Claims (21)

1.一种电子模块(100)，其具有：
-第一基底(102)；
-第一电介质层(104)，所述第一电介质层在所述第一基底(102)上；
-至少一个电子芯片(106)，所述至少一个电子芯片以第一主表面(108)直接地或者间接地安装在所述第一电介质层(104)的部分区域上；
-第二基底(110)，所述第二基底在所述至少一个电子芯片(106)的第二主表面(114)的上方；
-电触点(116)，所述电触点用于通过所述第一电介质层(104)来电接触所述至少一个电子芯片(106)；
-其中，在所述第一基底(102)上的所述第一电介质层(104)在超过所述第一主表面(108)的面上延伸。
2.根据权利要求1所述的电子模块(100)，其具有在所述第二基底(110)上的第二电介质层(112)，其中，所述至少一个电子芯片(106)以所述第二主表面(114)直接地或者间接地安装在所述第二电介质层(112)的部分区域上。
3.根据权利要求1或2所述的电子模块(100)，其中，所述第一基底(102)和所述第二基底(110)中的至少一个是结构化的膜。
4.根据权利要求1至3中任一项所述的电子模块(100)，其中，所述第一电介质层(104)由具有至少一个以导电材料填充的过孔(118)的完整的层构成，所述过孔作为用于所述至少一个电子芯片(106)的所述第一主表面(108)的电接触的电触点(116)。
5.根据权利要求1至4中任一项所述的电子模块(100)，其具有多个电子芯片(106)，其中每个电子芯片以其第一主表面(108)如此地安装在所述第一电介质层(104)处，使得所述第一电介质层(104)的一部分保持未由所述多个电子芯片(106)所覆盖。
6.根据权利要求1至5中任一项所述的电子模块(100)，其中，所述至少一个电子芯片(106)被构造作为功率半导体芯片。
7.根据权利要求2至6中任一项所述的电子模块(100)，其具有电介质结构(120)，尤其是层压结构，以用于尤其是完全地填充至少一个空穴，所述空穴被限制在所述第一电介质层(104)、所述第二电介质层(112)以及所述至少一个电子芯片(106)之间。
8.根据权利要求1至7中任一项所述的电子模块(100)，其中，所述第一电介质层(104)由在所述第一基底(102)上的第一部分层(122)和在所述第一部分层(122)上的独立的第二部分层(124)构成。
9.根据权利要求1至8中任一项所述的电子模块(100)，其具有两个电子芯片(106)，其中一个电子芯片在其第一主表面(108)处具有其活性面，并且另一个在其第二主表面(114)处具有其活性面。
10.根据权利要求1至9中任一项所述的电子模块(100)，其具有多个电子芯片(106)，所述多个电子芯片在所述第一主表面(108)和所述第二主表面(114)中的至少一个处借助于所述电触点(116)彼此电耦合。
11.根据权利要求1至10中任一项所述的电子模块(100)，其具有至少一个以导电材料填充的过孔，所述过孔为了构造所述第一基底(102)与所述第二基底(110)的电耦合而垂直于所述第一基底(102)和所述第二基底(110)地加以延伸。
12.一种用于制造至少一个电子模块(100)的方法，其中，所述方法具有：
-将第一附着层(104)至少施加在第一基底(102)的整个组件安装区域(250)上；
-将至少一个电子芯片(106)的第一主表面(108)直接地或间接地安装在所述第一附着层(104)的部分区域上；
-在所述至少一个电子芯片(106)的第二主表面(114)的上方安置第二基底(110)；
-通过所述第一附着层(104)来电接触所述至少一个电子芯片(106)。
13.用于制造至少一个电子模块(100)的方法，其中，所述方法具有：
-将第一附着层(104)至少施加在第一基底(102)的整个组件安装区域(250)上；
-将多个电子芯片(106)的第一主表面(108)直接地或间接地安装在所述第一附着层(104)的相应的部分区域上；
-将第二附着层(112)施加在第二基底(110)上；
-将所述多个电子芯片(106)的第二主表面(114)直接地或间接地安装在所述第二附着层(112)的相应的部分区域上。
14.根据权利要求12所述的方法，其进一步具有：
-将第二附着层(112)施加在所述第二基底(110)上；
-将所述至少一个电子芯片(106)的所述第二主表面(114)直接地或间接地安装在所述第二附着层(112)的部分区域上。
15.根据权利要求13或14所述的方法，其中，所述第二附着层(112)至少施加在所述第二基底(110)的整个组件安装区域(250)。
16.根据权利要求13至15中任一项所述的方法，其中，所述第一附着层(104)和所述第二附着层(112)中的至少一个基本上完全施加在相应的基底(102、110)上。
17.根据权利要求13至16中任一项所述的方法，其中，在所述第一附着层(104)和所述第二附着层(112)中的至少一个中形成至少一个用于相应的多个电子芯片(106)的相应的主表面(108、114)的电接触的过孔(118)。
18.根据权利要求17所述的方法，其中，所述至少一个用于相应的多个电子芯片(106)的相应的主表面(108、114)的电接触的过孔(118)至少部分地以导电材料加以填充。
19.根据权利要求13至18中任一项所述的方法，其中，所述第一附着层(104)和所述第二附着层(112)中的至少一个在两阶段的程序中施加在相应的基底(102、110)上，其中，首先将第一部分层(122)在第一阶段中施加在所述相应的基底(102、110)上，并且接着将第二部分层(124)在单独的并且后续的第二阶段中施加在所述第二部分层(124)上。
20.根据权利要求12至19中任一项所述的方法，其中，所述第一基底(102)和所述第二基底(110)中的至少一个被结构化，尤其通过蚀刻地加以结构化，以便由此形成导电的路径。
21.根据权利要求12至20中任一项所述的方法，其具有：将在一方为所述第一基底(102)和所述第一附着层(104)以及另一方为所述第二基底之间的多个电子芯片(106)分成多个电子模块(100)，其中每个电子模块具有所述第一基底(102)的至少一段、所述第一附着层(104)的一段、所述第二基底(110)的至少一段以及至少一个电子芯片(106)。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102014101366B3 (de) 2014-02-04 2015-05-13 Infineon Technologies Ag Chip-Montage an über Chip hinausstehender Adhäsions- bzw. Dielektrikumsschicht auf Substrat
US9999136B2 (en) * 2014-12-15 2018-06-12 Ge Embedded Electronics Oy Method for fabrication of an electronic module and electronic module
JP6462108B2 (ja) * 2015-02-26 2019-01-30 シャープ株式会社 光照射用基板および光照射装置
EP3333883A1 (en) * 2016-12-08 2018-06-13 IMEC vzw A method for transferring and placing a semiconductor device on a substrate
US10002821B1 (en) 2017-09-29 2018-06-19 Infineon Technologies Ag Semiconductor chip package comprising semiconductor chip and leadframe disposed between two substrates
KR102048478B1 (ko) * 2018-03-20 2019-11-25 엘지전자 주식회사 양면냉각형 파워 모듈 및 그의 제조 방법
US10580715B2 (en) * 2018-06-14 2020-03-03 Texas Instruments Incorporated Stress buffer layer in embedded package

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080261338A1 (en) * 2004-06-15 2008-10-23 Imbera Electronics Oy Method For Manufacturing an Electronics Module Comprising a Component Electrically Connected to a Conductor-Pattern Layer
US20110001245A1 (en) * 2009-07-02 2011-01-06 Casio Computer Co., Ltd. Semiconductor device including sealing film for encapsulating semiconductor chip and projection electrodes and manufacturing method thereof
US20110203107A1 (en) * 2008-10-30 2011-08-25 Wolfgang Schrittwieser Method for integrating an electronic component into a printed circuit board

Family Cites Families (34)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6072240A (en) * 1998-10-16 2000-06-06 Denso Corporation Semiconductor chip package
EP2088627B1 (en) * 2001-05-25 2012-07-04 Mitsubishi Denki Kabushiki Kaisha Power semiconductor device
FI119215B (fi) * 2002-01-31 2008-08-29 Imbera Electronics Oy Menetelmä komponentin upottamiseksi alustaan ja elektroniikkamoduuli
TWI234253B (en) * 2002-05-31 2005-06-11 Fujitsu Ltd Semiconductor device and manufacturing method thereof
US7180149B2 (en) * 2003-08-28 2007-02-20 Fujikura Ltd. Semiconductor package with through-hole
TWI225670B (en) * 2003-12-09 2004-12-21 Advanced Semiconductor Eng Packaging method of multi-chip module
JP2006019441A (ja) * 2004-06-30 2006-01-19 Shinko Electric Ind Co Ltd 電子部品内蔵基板の製造方法
FI122128B (fi) * 2005-06-16 2011-08-31 Imbera Electronics Oy Menetelmä piirilevyrakenteen valmistamiseksi
US8163575B2 (en) * 2005-06-17 2012-04-24 Philips Lumileds Lighting Company Llc Grown photonic crystals in semiconductor light emitting devices
US20070045638A1 (en) * 2005-08-24 2007-03-01 Lumileds Lighting U.S., Llc III-nitride light emitting device with double heterostructure light emitting region
KR100892935B1 (ko) * 2005-12-14 2009-04-09 신꼬오덴기 고교 가부시키가이샤 칩 내장 기판 및 칩 내장 기판의 제조방법
KR100763345B1 (ko) * 2006-08-30 2007-10-04 삼성전기주식회사 전자소자 내장형 인쇄회로기판의 제조방법
DE102007024189A1 (de) * 2007-05-24 2008-11-27 Robert Bosch Gmbh Verfahren zur Herstellung einer elektronischen Baugruppe
DE102007034491A1 (de) * 2007-07-24 2009-02-05 Siemens Ag Modul mit elektronischem Bauelement zwischen zwei Substraten, insbesondere DCB-Keramiksubstraten, dessen Herstellung und Kontaktierung
TWI328423B (en) * 2007-09-14 2010-08-01 Unimicron Technology Corp Circuit board structure having heat-dissipating structure
JP2009094457A (ja) * 2007-09-18 2009-04-30 Olympus Corp 積層実装構造体及び積層実装構造体の製造方法
US7799614B2 (en) * 2007-12-21 2010-09-21 Infineon Technologies Ag Method of fabricating a power electronic device
CA2715344C (en) * 2008-02-14 2014-08-19 Mitsubishi Heavy Industries, Ltd. Semiconductor element module and method for manufacturing the same
EP2200412A1 (en) * 2008-12-17 2010-06-23 Nederlandse Organisatie voor toegepast-natuurwetenschappelijk Onderzoek TNO Flexible electronic product and method for manufacturing the same
JP5330065B2 (ja) * 2009-04-13 2013-10-30 新光電気工業株式会社 電子装置及びその製造方法
JP5373736B2 (ja) * 2010-10-28 2013-12-18 信越化学工業株式会社 接着剤組成物及び接着剤シート、半導体装置保護用材料、及び半導体装置
US8736065B2 (en) * 2010-12-22 2014-05-27 Intel Corporation Multi-chip package having a substrate with a plurality of vertically embedded die and a process of forming the same
JP2012151372A (ja) * 2011-01-20 2012-08-09 Ibiden Co Ltd 配線板及びその製造方法
JP2012256675A (ja) * 2011-06-08 2012-12-27 Shinko Electric Ind Co Ltd 配線基板、半導体装置及びその製造方法
US8947886B2 (en) * 2011-07-19 2015-02-03 Infineon Technologies Ag Electronic component
US9679863B2 (en) * 2011-09-23 2017-06-13 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming interconnect substrate for FO-WLCSP
US9502391B2 (en) * 2012-05-25 2016-11-22 Nepes Co., Ltd. Semiconductor package, fabrication method therefor, and package-on package
US9111870B2 (en) * 2013-10-17 2015-08-18 Freescale Semiconductor Inc. Microelectronic packages containing stacked microelectronic devices and methods for the fabrication thereof
US9613930B2 (en) * 2013-10-25 2017-04-04 Infineon Technologies Ag Semiconductor device and method for manufacturing a semiconductor device
US9721922B2 (en) * 2013-12-23 2017-08-01 STATS ChipPAC, Pte. Ltd. Semiconductor device and method of forming fine pitch RDL over semiconductor die in fan-out package
DE102014101366B3 (de) 2014-02-04 2015-05-13 Infineon Technologies Ag Chip-Montage an über Chip hinausstehender Adhäsions- bzw. Dielektrikumsschicht auf Substrat
US9147671B2 (en) * 2014-02-26 2015-09-29 J-Devices Corporation Semiconductor device, semiconductor stacked module structure, stacked module structure and method of manufacturing same
US9318452B2 (en) * 2014-03-21 2016-04-19 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor packages and methods of forming the same
US9418925B2 (en) * 2014-07-07 2016-08-16 Infineon Technologies Austria Ag Electronic component and method for electrically coupling a semiconductor die to a contact pad

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080261338A1 (en) * 2004-06-15 2008-10-23 Imbera Electronics Oy Method For Manufacturing an Electronics Module Comprising a Component Electrically Connected to a Conductor-Pattern Layer
US20110203107A1 (en) * 2008-10-30 2011-08-25 Wolfgang Schrittwieser Method for integrating an electronic component into a printed circuit board
US20110001245A1 (en) * 2009-07-02 2011-01-06 Casio Computer Co., Ltd. Semiconductor device including sealing film for encapsulating semiconductor chip and projection electrodes and manufacturing method thereof

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