CN104813389B - 显示面板自刷新进入和退出 - Google Patents

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Abstract

本发明公开了用于实现显示端口接口(211)的装置(200)的实施例。该装置可包括通过接口(211)耦接的信源处理器(203)和信宿处理器(209)。信宿处理器(209)用于通过接口(211)向信源处理器(203)发送同步信号。信源处理器(203)用于根据同步信号向信宿处理器(209)发送数据。

Description

显示面板自刷新进入和退出
技术领域
本发明涉及处理器通信领域，并且更具体地涉及处理器之间的显示端口接口的实现。
背景技术
计算机系统的显示技术不断演变。从第一个阴极射线管(CRT)开始，新的显示技术就已出现，包括例如液晶显示器(LCD)、发光二极管(LED)、电致发光显示器(ELD)、等离子体显示面板(PDP)、硅基液晶(LCoS)。另外，计算机系统可采用多个显示器、投影仪、电视和其他适当的显示设备。
为了支持不断增多的显示技术以及连接至多个显示器的需要，处理器和显示器之间的接口技术已发展成可支持独立于平台的操作、联网操作、“即插即用”连接等的复合系统。另外，新的接口技术诸如高清晰度多媒体接口(HDMI)、视频图形阵列(VGA)、数字视频接口(DVI)或嵌入式显示端口(eDP)可能需要支持传统的显示类型。在一些情况下，更新的接口技术可通过在时间间隔期间传输备用数据来开发对传统显示类型的支持，这些不被传统设备所利用。
发明内容
本发明公开了实现显示端口接口的装置的各种实施例。广义地说，可设想信源处理器和信宿处理器通过接口耦接在一起的装置和方法。信宿处理器可被配置为经由接口向信源处理器发送同步信号。信源处理器可被配置为根据同步信号通过接口向信宿处理器传输数据。
在一个实施例中，接口可包括主链路和辅链路。接口还可包括热插拔检测链路。
在另一个实施例中，信宿处理器可被配置为经由热插拔检测链路向信源处理器发送同步信号。
附图说明
以下详细描述参考了附图，现在简要描述附图。
图1示出了计算系统的一个实施例。
图2示出了计算系统的另一个实施例。
图3示出了锁相环路的框图。
图4描述了示出唤醒程序的一个实施例的示例性波形。
图5描述了示出唤醒程序的另一个实施例的示例性波形。
图6描述了示出同步程序的示例性波形。
图7描述了示出唤醒命令的示例性波形。
图8描述了示出训练链路的方法的流程图。
图9描述了示出睡眠和唤醒程序的方法的流程图。
图10描述了示出调整改变链路时钟频率的方法的流程图。
图11描述了示出保持垂直同步的一个方法的流程图。
图12描述了示出保持垂直同步的另一个方法的流程图。
尽管本公开易受各种修改和替代形式的影响，但附图中以举例的方式示出并将在本文中详细描述其具体实施例。然而，应当理解，附图和详细描述并非旨在将本公开限制于例示的特定形式，正相反，其目的在于覆盖落在由所附权利要求限定的本公开的实质和范围内的所有修改形式、等同形式和替代形式。本文使用的标题仅用于组织的目的，并非意在用于限制说明书的范围。如在整个本专利申请中所使用的，以允许的意义(即，意味着具有可能性)而非强制的意义(即，意味着必须)使用词“可以”。类似地，词“包括”(“include”、“including”和“includes”)表示包括但不限于。
各种单元、电路或其他部件可被描述为“被配置为”执行一项或多项任务。在此类上下文中，“被配置为”是通常表示“具有”在操作期间执行一项或多项任务的“电路”的结构的宽泛表述。如此，单元/电路/部件被配置为即使在单元/电路/部件当前未接通时也执行任务。一般来讲，形成对应于“被配置为”的结构的电路可包括硬件电路。类似地，为了描述中的方便，可将各种单元/电路/部件描述为执行一项或多项任务。此类描述应当被解释成包括短语“被配置为”。表述被配置为执行一项或多项任务的单元/电路/部件明确地旨在不援引35 U.S.C.§112第六段针对该单元/电路/部件的解释。更一般地，对任何元件的表述都明确旨在不援引35 U.S.C.§112第六段针对该元件的解释，除非特别表述了语言“用于……的装置”或“用于……的步骤”。
具体实施方式
计算机系统可包括耦接至显示器的一个或多个功能块，诸如例如处理器、存储器等。专用处理器或显示控制器可直接耦接至显示器并且可控制图形数据从计算机系统内的其他处理器流向显示器。在一些计算机系统中可采用具有相应的显示控制器的多个显示器。
可在计算机系统内的处理器和显示控制器之间采用专门的接口。接口可支持多个显示类型以及多种显示控制器和处理器。此外，接口可具有操作模式，该操作模式可允许接口的低功率操作以及将初始化参数或操作参数从处理器传输到显示控制器。
计算机系统概述
图1中示出了计算机系统的框图。在计算机系统100中，处理器101耦接至存储块103、模拟/混合信号块105、I/O块106并且耦接至处理器102。处理器102还耦接至显示器104。在各种实施例中，计算机系统100可被配置用于移动计算应用程序中，诸如平板电脑、膝上型计算机或蜂窝电话。
在各种实施例中，处理器101和102可代表执行计算操作的通用处理器。例如，处理器101和102可为中央处理单元(CPU)，诸如微处理器、微控制器、专用集成电路(ASIC)或现场可编程门阵列(FPGA)。在一些实施例中，处理器101和102可实现任何适当的指令集架构(ISA)，诸如ARMTM、PowerPCTM、x28 ISA或它们的组合。
存储块103可包括任何适当类型的存储器，诸如动态随机存取存储器(DRAM)、静态随机存取存储器(SRAM)、只读存储器(ROM)、电可擦可编程只读存储器(EEPROM)、闪存存储器、或铁电随机存取存储器(FeRAM)。需注意，在图1所示的计算机系统的实施例中，描述了单个存储块。在其它实施例中，可采用任何适当数量的存储块。
模拟/混合信号块105可包括多种电路，包括例如晶体振荡器、锁相环路(PLL)、模数转换器(ADC)和数模转换器(DAC)(均未示出)。在其它实施例中，模拟/混合信号块105可被配置为利用片上电源和调压器的内含物来执行功率管理任务。在一些实施例中，模拟/混合信号块105还可包括射频(RF)电路，该射频电路可被配置用于利用蜂窝电话网络进行操作。
I/O块106可被配置为协调处理器101和一个或多个外围设备之间的数据传输。此类外围设备可包括但不限于存储设备(例如，基于磁性介质或光学介质的存储设备，包括硬盘驱动器、磁带驱动器、CD驱动器、DVD驱动器等)、音频处理子系统或任何其他适当类型的外围设备。在一些实施例中，I/O块106可被配置为实现通用串行总线(USB)协议或IEEE1394()协议中的一个版本。
I/O块106还可被配置为协调处理器101和经由网络耦接至该处理器101的一个或多个设备(例如，其他计算机系统或片上系统)之间的数据传输。在一个实施例中，I/O块106可被配置为执行实现以太网(IEEE 802.3)联网标准诸如千兆以太网或10千兆以太网所必需的数据处理，但可设想实现任何适当的联网标准。在一些实施例中，I/O块106可被配置为实现多个离散网络接口端口。
显示元件104可包括任何适当类型的显示器，诸如液晶显示器(LCD)、发光二极管(LED)、电致发光显示器(ELD)、阴极射线管(CRT)、等离子体显示面板(PDP)、硅基液晶(LCoS)。尽管在图1所示的计算机系统的实施例中示出了单个显示元件，但在其它实施例中，可采用任何适当数量的显示元件。
转到图2，其示出了计算机系统的另一个实施例。在计算机系统200中，母板201通过显示端口211耦接至显示面板202。母板201包括视频处理器203，并且显示面板202包括显示控制器209和显示器210。在一些实施例中，视频处理器203可对应于如图1所示的计算机系统100中的处理器101，并且显示控制器209可对应于如图1所示的计算机系统100中的处理器102。
视频处理器203包括显示端口信源物理层(PHY)204和定时发生器212，并且显示控制器209包括显示端口信宿PHY 208和定时发生器213。在一些实施例中，定时发生器212和213可包括PLL或其他适当的锁相电路以及适于为发送和接收数据提供定时参考的振荡器电路(未示出)。在各种实施例中，显示端口信源PHY和显示端口信宿PHY可实现任何适当的显示接口标准，诸如高清晰度多媒体接口(HDMI)、视频图形阵列(VGA)、数字视频接口(DVI)或嵌入式显示端口(eDP)。
视频处理器203和显示控制器209可被实现为专用处理设备。在各种其它实施例中，视频处理器203和显示控制器209可被实现为通用处理器，该通用处理器被配置为执行存储于存储器诸如如图1所示的计算机系统100中的存储块103中的程序指令。
显示端口211包括主链路255、辅链路206和热插拔检测(HPD)链路207。如下参考图3和图4所更加详述的，可使用主链路205将数据从显示端口信源PHY 204传输到显示端口信宿PHY 208。显示端口信源PHY 204或显示端口信宿PHY 208可使用辅链路206来传输命令信号。尽管在图2所示的显示端口211的实施例中描述了三种链路类型，但在其它实施例中，可采用不同数量的链路。
显示端口信源PHY 204可使用HPD链路207来检测是否存在显示面板202。在各种实施例中，可将偏压电阻器(未示出)耦接至HPD链路207，并且显示端口信宿PHY 208可包括耦接至HPD链路207并被配置为对HPD链路207充电或放电以实现期望逻辑电平的上拉器件或下拉器件。任何上拉器件或下拉器件可包括一个或多个金属氧化物场效应晶体管(MOSFET)。在一些实施例中，显示端口信宿PHY 208可使用HPD链路207来向显示端口信源PHY 204发送信号，诸如同步信号。
在一些实施例中，主链路205可包括被配置为采用时钟数据恢复(CDR)方法的由多条信号线组成的数据总线。例如，可将数据从信源PHY 204发送到信宿PHY 208而无需附带的时钟信号。信宿PHY 208可基于近似参考频率来生成时钟信号。继而可使用锁相环路(PLL)或任何其他适当的相位检测电路将所生成的时钟被相位对准到所传输数据中的转换。
为了校正PLL的振荡器的频率偏移，所传输的数据必须包含足够数量的转换以对准所生成的时钟。可对所传输的数据进行编码以确保足够的转换。在一些实施例中，可使用8B/10B、Manchester或任何其他适当类型的编码方法对所传输的数据进行编码。尽管以上在主链路205的情况下描述了CDR，但在各种实施例中，针对辅链路206也可采用CDR方法的全部或部分。
需注意，“低”或“低逻辑电平”是指处于或近似于接地的电压并且“高”或“高逻辑电平”是指大到足以接通n-沟道MOSFET并切断p-沟道MOSFET的电压。在其它实施例中，不同技术可导致不同的“高”“低”电压电平。
需注意，图2所示的计算机系统仅仅作为一个实例。在其它实施例中，可能存在并可设想到不同数量的功能块和链路以及功能块的不同布置。
转到图3，其示出了锁相环路的实施例的框图，该锁相环路可对应于包括在如图2所示的定时发生器212和213中的PLL。在例示的实施例中，PLL 300包括相位频率检测器301、电荷泵302、低通滤波器303、压控振荡器(VCO)304和分频器305。相位检测器301的输入耦接至参考输入306和分频器305的输出。相位检测器301的输出耦接至电荷泵302的输入。电荷泵302的输出通过低通滤波器303耦接至VCO 304的输入。输出307耦接至VCO 304的输出并且耦接至分频器305的输入。
相位频率检测器301可被配置为将参考输入306和分频器308的输出进行比较，并且生成正比于所比较的信号之间的相位差的一个或多个误差信号。在一些实施例中，可通过对两个模拟乘法器诸如例如双平衡二极管混频器或四象限乘法器(Gilbert Cell)的输出进行求和来实现相位频率检测器301。在一些实施例中，可使用专用或逻辑门、触发器或数字逻辑门的任何其他适当组合来实现相位频率检测器301。
电荷泵302可被配置为根据相位频率检测器301的输出使电容器进行充电和放电。在一些实施例中，相位频率检测器301提供通常被称为“上”和“下”的两个输出信号，其可分别发信号通知电荷泵向电容器供给电流或从电容器吸收电流。在这种情况下，电容器两端的电压正比于参考输入306和分频器305的输出之间的相位差。在各种实施例中，电荷泵302可采用p-沟道MOSFET来向电容器供给电流，并采用n-沟道MOSFET从电容器吸收电流。在其它实施例中，可将电阻器与电容器串联添加以提高电路的稳定性。
低通滤波器303(也称为“回路滤波器”)可被配置为去除电荷泵302的输出中的高频噪声。在一些实施例中，可选择低通滤波器的截止频率来确定PLL 300的捕获范围。在一些实施例中，低通滤波器303可被实现为由电阻器和电容器组成的无源滤波器。在其它实施例中，低通滤波器303可被实现为采用放大器诸如例如运算放大器(通常被称为“op-amp”)和反馈路径的有源滤波器，该反馈路径可包括电阻器和电容器两者。
压控振荡器304可被配置为根据电荷泵302的经滤波的输出来输出频率，并且可被实现为谐波振荡器、弛张振荡器或任何其他适当的振荡器电路拓扑。在一些实施例中，变化电流可对电容器进行充电或放电，从而调节VCO 304的频率。变化电流可依赖于电荷泵302的输出，其可用于调节VCO 304的电流源。在其它实施例中，可采用电荷泵302的输出来调节共同耦接于环路中的放大级的增益。
分频器305可被配置为通过预定值来划分输出频率307。所得的划分的频率继而可输入到相位频率检测器301，从而允许输出频率307中的不同于参考输入306。在一些实施例中，分频器305可包括被配置为以因数2来划分其输入频率的一个或多个触发器。在其它实施例中，混频器或倍频器可被包括在分频器305中。
在操作期间，将预先确定的频率施加于参考输入306。在一些实施例中，可采用晶体振荡器、RC振荡器、LC振荡器或用于生成参考频率的任何适当电路来生成预先确定的频率。相位频率检测器301继而将输入频率与分频器305的输出进行比较。最初，输入频率和分频器305的输出可能在频率和相位上不同。在一些实施例中，预先确定的频率必须在频率范围内以使PLL 300得以操作。该范围可被称为“捕获范围”并且可作为低通滤波器303的带宽以及VCO 304的能力的函数。
当预先确定的频率高于分频器305的输出频率时，相位频率检测器可发信号通知电荷泵302向包括在电荷泵内的电容器补充电荷。当预先确定的频率低于分频器305的输出频率时，相位频率检测器301可发信号通知电荷泵302从电容器中去除电荷。在其它实施例中，发信号通知电荷泵302从电容器补充或减少电荷可以与上述相反的方式来操作，即当预先确定的频率低于分频器305的输出频率时，相位频率检测器301可发信号通知电荷泵302向电容器补充电荷，反之亦然。
包括在电荷泵内的电容器两端的电压继而可通过低通滤波器303进行滤波。电容器两端的电压电平的高频分量可能是电荷泵302内的电源噪声、开关噪声等的结果。低通滤波器303可提供针对前述高频分量到地的低阻抗，从而避免它们进入VCO 304。
VCO 304继而可在对应于来自低通滤波器303的电压输出的频率处生成输出信号。可将VCO 304的输出进行缓存并用作功能框诸如如图2所示的视频处理器203或显示控制器209内的时钟或定时参考。在一些实施例中，VCO 304的输出频率可由分频器305来划分并输入到相位频率检测器301中。如上所述，在一些实施例中，分频器305可包括混频器和倍频器，它们可允许VCO 304的输出在频率上高于或低于输入预先确定的频率，而与输入频率仍为同相。当分频器305的输出与预先确定的频率同相时，则将PLL 300称为“被锁定”。由输入频率的变化、电源电压的波动等引起的两个信号之间相位的变化将通过PLL 300的反馈来补偿以保持两个信号之间的相位关系。
需注意，如图3所示的PLL 300仅仅作为一个实例。在其它实施例中，可能存在并可设想到不同的功能块和功能块的不同具体实施。
显示端口操作
图4中示出描述显示端口的操作的示例性波形。同时参见波形400和图2中所示的计算机系统200，显示端口211在时间t0之前可处于睡眠模式。在该时间期间，显示器210可处于垂直消隐时段内并且主链路205可为非活动的。
在时间t0处，信源PHY 204经由辅链路206向信宿PHY 208发送唤醒命令410。唤醒命令410可包括主链路205上的频率已发生变化和可能需要执行时钟恢复和锁定的指示。需注意，在各种实施例中，可使用8B/10B、Manchester-II或任何其他适当的编码方法对唤醒命令410进行编码。信源PHY 204还经由主链路205传输操作参数CR 406。在一些实施例中，操作参数CR 406可包含多个时钟恢复符号，该多个时钟恢复符号供信宿PHY 208用于从所传输的数据中恢复时钟。
一旦已传输了操作参数CR 406，信源PHY 204便在时间t1处传输操作参数符号锁定407。在一些实施例中，符号锁定407可包括信宿PHY 208实现符号锁定所需的训练模式符号的数量。训练模式符号可包括在嵌入式显示端口(eDP)规格中所限定的TPS2或TPS3。
随着传输符号锁定407的结论，信源PHY 204继而在时间t2处传输操作参数BS&Idle 408。在一些实施例中，BS&Idle 308可包括显示器210变为活动之前的多个行。发送到显示器210的行可包括消隐开始帧符号或可在非活动时段期间发送到显示器210的任何其他适当的帧符号。
在时间t3处，信源PHY 204开始传输像素分组409。传输像素分组可持续进行直到发起另一消隐时段。除实际视频数据之外，像素分组还可包括与水平行中的像素数、视频帧中的总行数、水平和垂直同步宽度相关的分组。
图4所示的波形和操作仅为一个实例。在其它实施例中，可能存在不同命令和不同顺序的命令。
图5中示出描述显示端口的唤醒操作的波形。同时参见波形500和图2所示的计算机系统200，在时间t0之前，显示端口211可处于睡眠模式并且显示器210可处于水平或垂直消隐模式。在一些实施例中，在时间t0之前的时间段期间，显示器210可处于自刷新模式(通常被称为“面板自刷新”或“PSR”)，在此期间，显示控制器209可依靠内部PLL或其他适当的定时参考电路来向显示器210发送数据。在时间t0之前，主链路205的逻辑状态可为逻辑1、逻辑0或高阻抗状态。当信号的状态可为任一容许逻辑电平时，信号的值通常被称为“don’tcare”。
在时间t0处，信源PHY 204可经由辅链路206发出唤醒命令511。在一些实施例中，唤醒命令511可指示信宿PHY 208结束睡眠模式或低功率模式并且使得接收器能够耦接至主链路205。在各种实施例中，可使用8B/10B、Manchester-II或任何其他适当的编码方法对唤醒命令511进行编码。信源PHY 204还可经由主链路205传输初始化参数CR 506。在一些实施例中，操作参数CR 506可包含多个时钟恢复符号，该多个时钟恢复符号供信宿PHY 208用于从所传输的数据中恢复时钟。
一旦已传输了操作参数CR 506，信源PHY 204便在时间t1处传输初始化参数符号锁定507。在一些实施例中，符号锁定507可包括信宿PHY 208实现符号锁定所需的训练模式符号的数量。训练模式符号可包括嵌入式显示端口(eDP)规格中所限定的TPS2或TPS3或任何其他适当的训练模式。
随着传输符号锁定507的结论，信源PHY 204继而在时间t2处传输初始化参数BS&Idle 508。在一些实施例中，BS&Idle 508可包括显示器210变为活动之前的多个行。发送到显示器210的行可包括消隐开始帧符号或可在非活动时段期间发送到显示器210的任何其他适当的帧符号。
如上所述，在时间t0之前的时间段期间，显示控制器209和显示器210可能正在执行自刷新。在执行自刷新时，显示控制器209的定时参考可与视频处理器203的定时参考松散同步。当退出自刷新模式时，由于两个前述定时参考之间的差值，导致在显示器210上可见视觉伪影(通常被称为“显示撕裂”或“画面撕裂”)。在一些实施例中，可在视频处理器203和显示控制器209之间发送同步信号以减小该两个部件的定时参考之间的差值。
在时间t4处，信源PHY 204可传输同步信号509。在一些实施例中，同步信号509可为垂直同步信号，该垂直同步信号可用于使PLL或显示控制器209中的其他定时参考电路与图形处理器203内的定时参考同步。在垂直同步期间，显示控制器209可不向显示器210发送新的图形数据直到显示器210的主动刷新完成。
一旦同步信号509的传输完成，信源PHY 204便可传输睡眠命令510。在一些实施例中，睡眠命令510可发信号通知信宿PHY 208将与主链路205相关联的输入接收器断电以节省功率。显示器210可保持处于PSR或者也可进入低功率模式。一旦信宿PHY 208进入低功率状态，主链路205的逻辑状态便可变为逻辑“don’t care”。
图5所示的波形和操作仅为一个实例。在其它实施例中，唤醒操作可包括不同的命令或不同数量的命令，并且可采用不同的初始化参数或操作参数。
转到图6，其示出了描述显示端口的唤醒操作的波形。同时参见波形600和图2所示的计算机系统200，在时间t0之前，显示端口211可处于睡眠模式并且显示器210可处于PSR模式。在时间t0处，信宿PHY 208可生成VSYNC信号601。在一些实施例中，信宿PHY 208可接收外部定时参考信号并采用定时发生器电路203来生成VSYNC信号601。一旦已生成VSYNC信号601，信宿PHY 208便可经由HPD链路207向信源PHY 204传输信号，从而形成波形HPD 602。在其它实施例中，显示端口211可包括供信宿PHY 208传输VSYNC信号601的的专用链路。
当信源PHY 204接收到HPD信号602时，信源PHY 204可生成信源VSYNC 604。在一些实施例中，信源PHY 204可采用定时发生器电路212以通过将内部信号锁相至所接收的HPD信号602来生成信源VSYNC 604。信源PHY 204继而可使用信源VSYNC 604向信宿PHY 208发送垂直同步命令606以及随后的数据607。在一些实施例中，数据607可包括图形数据或初始化参数诸如如图4所示的CR 406。在一些实施例中，可使用Manchester-II编码或任何其他适当的编码方法对垂直同步命令606和数据607进行编码。
在时间t1处，可选择如波形PSR 603所示的PSR模式。响应于对PSR模式的选择，信源PHY 204可发送睡眠命令608。在各种实施例中，睡眠命令608可发信号通知信宿PHY 208进入低功率模式，具体地断开耦接至主链路205的接收器。在其它实施例中，睡眠命令608可发信号通知信宿PHY 208执行其他操作。
在时间t2处，在信宿VSYNC 601上生成另一脉冲。信宿VSYNC 601上的脉冲继而可触发HPD 602的逻辑状态的变化。HPD 602的逻辑状态的变化继而可发信号通知信源PHY204在信源VSYNC 604上生成另一脉冲。在一些实施例中，睡眠命令608的传输可响应于信源VSYNC 604上的脉冲。
在时间t3处，在信宿VSYNC 601上生成另一脉冲。如前所述，VSYNC 601上的脉冲触发HPD 602的逻辑状态的变化，该变化继而触发在信源VSYNC 604上生成脉冲。信源PHY 204继而可向信宿PHY 208发送垂直同步命令609，之后传输数据610。在一些实施例中，数据610可包括退出PSR模式的命令。在其它实施例中，数据610可包括更新显示在显示器210上的图形或视频的数据。需注意，图6所示的波形仅为一个实例。在其它实施例中，不同的波形可为可能的。
转到图7，其示出了示例性唤醒命令。在一些实施例中，图7中所描述的唤醒命令可对应于图4所示的唤醒命令410或图5所示的唤醒命令511，并且可由耦接至显示接口的信源PHY来传输。命令700可经由辅链路诸如如图2所示的显示端口211的辅链路206来传输，并且可由一个或多个部分组成。
在于时间t0处开始传输命令之前，可对链路进行预充电。在各种实施例中，可对链路预充电至电源电压、地电平或任何适当的预充电电压电平。在时间t0处，开始传输前导码702。在例示的实施例中，前导码702由八个连续逻辑0值(低逻辑电平)组成，但在其它实施例中，可采用逻辑1值和逻辑0值的任何适当组合。
在时间t1处一旦前导码的传输完成，便开始传输WAKE_F_CHANGE 703。在命令700中，WAKE_F_CHANGE 703包括逻辑0值、随后两个逻辑1值并以逻辑0值结尾的序列。在各种实施例中，可采用逻辑0值和逻辑1值的不同组合来实现WAKE_F_CHANGE命令。在一些实施例中，WAKE_F_CHANGE可指示主链路诸如如图2所示的主链路205上的频率已改变。
在时间t2处，WAKE_F_CHANGE 703的传输结束，并且开始STOP 704的传输。STOP704包括两个逻辑1值随后两个逻辑0值的序列，但在不同的实施例中也可采用逻辑值的其他组合。在时间t3处一旦STOP 704的传输结束，命令700的传输便完成。
需注意，图7所示的命令仅为一个实例。在其它实施例中，可采用逻辑值的不同组合和不同的命令部分。
参考图8，其示出了通过接口调节多个部件的操作的示例性方法。该方法始于框801。通过接口连接的部件继而协商一个或多个部件能力(框802)。在一些实施例中，协商可涉及多个部件中的每个部件将彼此识别为符合接口标准，诸如例如eDP。
一旦协商完成，这些部件便可交换一个或多个参数(框803)。所交换的参数可包括管理部件操作的设置，诸如数据速率设置或收发器设置。然后基于所交换的参数来调节部件的操作(框804)。在各种实施例中，这些部件可调节其相应的收发器采用在交换参数期间所接收的数据速率。还可响应于所交换的参数来调节功率消耗模式设置。
在各种实施例中，可从一组预先确定的频率中选择数据速率设置(或数据的传输频率)。该选择可取决于协商过程和接口的物理特性。在其它实施例中，信源部件可从可选择频率的连续范围中选择传输频率，并且其他信宿部件可根据传输频率来调节传输数据的采样。可选择频率的连续范围至少由信源部件中定时发生器电路的频率范围和信宿部件中的PLL或其他适当的锁相电路的捕获范围来确定。
图8所示的方法仅为一个实例。在其它实施例中，不同的操作或不同顺序的操作是可能的。
图9中描述了示出操作显示端口诸如如图2所示的显示端口211的方法的流程图。该方法始于框901。在框902中，继而从显示端口信源向显示端口信宿发信号通知显示端口的操作的终止。操作的终止可能是为了进入节电模式。在一些实施例中，该终止可特定于显示端口的主链路或主要链路，诸如如图2所述的显示端口211的主链路205。操作的终止的信号可经由显示端口的主链路或辅链路来传输。
主链路的操作继而可终止于框903中。在各种实施例中，终止可包括停止主链路的操作能力的一部分。在其它实施例中，可停止主链路的全部操作能力。
在框904中，显示端口信源向显示端口信宿发送用于恢复操作的信号。在一些实施例中，可使用显示端口的辅链路来发送用于恢复操作的信号。用于恢复操作的信号可包括多个部分，诸如如图7所示的命令700。在各种实施例中，在数据传输可恢复之前从显示端口信源向显示端口信宿发送附加命令或操作参数，诸如用于时钟数据恢复的多个时钟恢复符号。可在数据传输恢复之前经由显示端口的主链路来发送诸如以上参考图4和图5所描述的此类命令和参数。
一旦已传输任一附加命令或操作参数，显示端口的正常操作便可利用数据传输来恢复(框906)。该方法继而结束于框907。尽管将图9所示的方法中描述的各种操作示出为以顺序方式来执行，但在其它实施例中，可并行执行操作中的一个或多个操作。
转到图10，其示出了在睡眠或待机周期期间改变显示端口的链路时钟频率的方法。该方法始于框1001，其中显示端口处于睡眠或待机模式。显示端口信源继而可向显示端口信宿发送用于恢复操作的信号(框1002)。在一些实施例中，可经由显示端口的辅链路来发送用于恢复操作的信号。
一旦已传输用于恢复操作的信号，显示端口信源便发送用于管理新时钟频率的时钟恢复的参数(框1003)。在一些实施例中，该参数可包括执行时钟数据恢复所必需的多个时钟恢复符号。
显示端口信源继而可发送训练链路所需的多个符号(框1004)。在一些实施例中，用于进行训练的符号可为专门训练的符号，诸如嵌入式显示端口(eDP)规格中所限定的TPS2或TPS3。在其它实施例中，可采用任何适当的训练符号模式。
然后可从显示端口信源发送空闲参数(框1005)。在一些实施例中，空闲参数可包括在恢复耦接至显示端口信宿的显示器的活动操作之前的多个行。在各种实施例中，多个行是指多个帧符号，诸如嵌入式显示端口(eDP)规格中所限定的消隐开始(BS)帧符号。
随着空闲参数传输完成，显示端口信源继而可向显示端口信宿传输像素数据或图形数据(框1006)。在一些实施例中，像素数据或图形数据可包括来自一个或多个视频源诸如例如数字通用光盘(DVD)的视频数据。然后该方法结束(框1007)。需注意，图10所示的方法仅为一个实例。在其它实施例中，可能存在并可设想到不同的操作和不同顺序的操作。
图11示出了一种用于在显示器上保持垂直同步的方法。该方法始于框1101，其中处理器和显示控制器之间的显示端口接口处于睡眠模式或低功率模式。在该时间期间，显示控制器及其相关联的显示器可能正在执行自刷新。处理器继而可向显示控制器发送用于恢复操作的信号(框1102)。在一些实施例中，可经由显示端口接口的辅链路来发送用于恢复操作的信号。
一旦已传输用于恢复操作的信号，处理器便可发送用于由显示控制器管理新时钟频率的时钟恢复的参数(框1103)。在一些实施例中，该参数可包括执行时钟数据恢复所必需的多个时钟恢复符号，并且可经由显示端口接口的主链路来传输。在其它实施例中，时钟频率可能相对于显示端口接口的先前活动期不发生变化。
处理器继而可发送用于训练链路所需的多个符号(框1104)。在一些实施例中，用于训练的符号可为专门的训练符号诸如嵌入式显示端口(eDP)规格中所限定的TPS2或TPS3，并且可经由显示端口接口的主链路来发送。在其它实施例中，可采用任何适当的训练符号模式来训练显示端口接口。
可从处理器发送空闲参数(框1105)。在一些实施例中，空闲参数可包括在恢复耦接至显示端口信宿的显示器的活动操作之前的多个行。在各种实施例中，多个行是指多个帧符号，诸如在嵌入式显示端口(eDP)规格中所限定的消隐开始(BS)帧符号。在一些实施例中，可经由显示端口接口的主链路来传输空闲参数。
随着空闲参数传输完成，处理器继而可向显示控制器发送同步信号(框1106)。在一些实施例中，同步信号可为垂直同步信号，并且显示控制器可采用同步信号来调节定时参考电路诸如例如例如PLL的相位和/或频率。可调节定时电路的相位和/或频率以匹配处理器内的定时参考电路诸如例如PLL或晶体振荡器的相位和/或频率。
一旦已传输同步信号，处理器便可发送睡眠信号或关闭信号(框1107)。在一些实施例中，可经由显示端口接口的主链路来发送睡眠信号或关闭信号，并且睡眠信号或关闭信号可通知显示控制器将耦接至显示端口接口的主链路的接收器断电。在显示控制器接收到睡眠信号或关闭信号之后，显示控制器及其相关联的显示器可保持处于自刷新模式。该方法结束于框1108。
需注意，将图11所示的方法中描述的操作示出为顺序执行。在其它实施例中，可并行执行这些操作中的全部或一些操作。
转到图12，其示出了保持通过接口诸如如图2中所描述的显示端口211耦接的信源处理器和信宿处理器之间的同步的另一方法。该方法始于框1201。信宿处理器继而可生成第一同步信号(框1202)。在一些实施例中，信宿处理器可接收来自外部源诸如例如晶体振荡器、RC振荡器、LC振荡器等的定时参考信号。所接收的定时参考信号可用作锁相电路诸如PLL的输入，该输入作为第一同步信号的一部分。在其它实施例中，可使用可变振荡器诸如例如VCO来生成第一同步信号。
信宿处理器继而可经由接口向信源处理器传输第一同步信号(框1203)。在一些实施例中，接口可包括三条链路，即主链路、辅链路和热插拔检测(HPD)链路，并且信源处理器可经由HPD链路来传输第一同步信号。尽管描述了三条链路，但在各种其他实施例中，可将附加链路包括在接口中，并且可采用用于传输第一同步信号的专用链路。
一旦信源处理器接收了第一同步信号，便可使用第一同步信号来生成定时信号(框1204)。在一些实施例中，第一同步信号可用作任何适当的锁相电路诸如例如PLL的输入，该输入作为定时信号的生成的一部分。在其它实施例中，可使用所生成的定时信号来生成第二同步信号。
信源处理器继而可使用所生成的定时信号来向信宿处理器传输数据(框1205)。在一些实施例中，信源处理器可经由接口的主链路来传输数据。数据可包括诸如以上参考图4和图5所描述的图形数据或视频数据、命令和初始化参数。在其它实施例中，数据可包括可对应于第二同步信号的垂直同步命令。信宿处理器可接收数据并执行如上参考图4和图5所描述的操作。
随着数据的传输，该方法结束于框1206。需注意，图12所示的方法仅为一个实例。在其它实施例中，可能存在并可设想到不同的操作和不同顺序的操作。
一旦完全理解了以上公开，很多变型和修改对于本领域的技术人员而言将变得显而易见。本发明旨在将以下权利要求解释为涵盖所有此类变型和修改。

Claims (20)

1.一种用于实现显示端口接口的装置，包括：
信源处理器；和
信宿处理器，所述信宿处理器通过所述显示端口接口耦接至所述信源处理器，其中所述信宿处理器被配置为经由所述显示端口接口向所述信源处理器发送同步信号；
其中所述信源处理器被配置为：
使用所述同步信号经由所述显示端口接口向所述信宿处理器传输时钟恢复数据；
协商所述信宿处理器的一个或多个部件能力；以及
根据所述一个或多个部件能力，与所述信宿处理器交换一个或多个参数，并且
其中所述信宿处理器还被配置为使用所述时钟恢复数据执行时钟恢复操作。
2.根据权利要求1所述的装置，其中所述显示端口接口包括主链路、辅链路和热插拔检测HPD链路。
3.根据权利要求2所述的装置，其中所述信宿处理器被进一步配置为经由所述HPD链路向所述信源处理器发送所述同步信号。
4.根据权利要求1所述的装置，其中所述信宿处理器被进一步配置为接收定时参考信号。
5.根据权利要求4所述的装置，其中所述信宿处理器被进一步配置为根据所接收的定时参考信号来生成所述同步信号。
6.一种用于实现显示端口接口的方法，包括：
由第一部件通过所述显示端口接口向第二部件传输同步信号；
由所述第二部件根据所传输的同步信号来生成定时信号；
由所述第二部件使用所生成的定时信号通过所述显示端口接口向所述第一部件传输时钟恢复数据；
由第一部件执行时钟恢复操作；
由所述第二部件协商所述第一部件的一个或多个部件能力；以及
根据所述一个或多个部件能力，与所述第一部件交换一个或多个参数。
7.根据权利要求6所述的方法，其中所述显示端口接口包括主链路、辅链路和热插拔检测HPD链路。
8.根据权利要求7所述的方法，其中传输所述同步信号进一步包括通过所述HPD链路来发送所述同步信号。
9.根据权利要求6所述的方法，还包括当所述时钟恢复操作完成时由第二部件传输图形数据。
10.根据权利要求6所述的方法，其中所传输的数据包括多个初始化参数。
11.一种用于实现显示端口接口的系统，包括：
存储器；
第一处理器，所述第一处理器耦接至所述存储器，其中所述第一处理器包括第一定时发生器电路；
第二处理器，所述第二处理器通过所述显示端口接口耦接至所述第一处理器，其中所述第二处理器包括第二定时发生器电路，该第二定时发生器电路被配置为生成同步信号，并且其中第二处理器被配置为向第一处理器传输所述同步信号；和
显示器，所述显示器耦接至所述第二处理器；
其中所述第一定时电路被配置为根据所述同步信号来生成定时信号；并且
其中所述第一处理器被配置为：
使用所述定时信号通过所述显示端口接口向所述第二处理器传输时钟恢复数据；
协商所述第二处理器的一个或多个部件能力；以及
根据所述一个或多个部件能力，与所述第二处理器交换一个或多个参数，并且
其中所述第二处理器还被配置为使用所述时钟恢复数据执行时钟恢复操作。
12.根据权利要求11所述的系统，其中生成所述定时信号包括锁相至所述同步信号。
13.根据权利要求11所述的系统，其中所述显示端口接口包括主链路、辅链路和热插拔检测HPD链路。
14.根据权利要求13所述的系统，其中传输所述同步信号包括经由所述HPD链路来发送所述同步信号。
15.根据权利要求11所述的系统，其中第二处理器还被配置为当所述时钟恢复操作完成时传输图形数据。
16.一种用于实现显示端口接口的设备，包括：
用于由第一部件通过所述显示端口接口向第二部件传输同步信号的装置；
用于由所述第二部件根据所传输的同步信号来生成定时信号的装置；
用于由所述第二部件根据所生成的定时信号通过所述显示端口接口向所述第一部件传输时钟恢复数据的装置；
用于由所述第一部件使用所述时钟恢复数据执行时钟恢复操作的装置；
用于由所述第二部件协商所述第一部件的一个或多个部件能力的装置；以及
用于根据所述一个或多个部件能力，与所述第一部件交换一个或多个参数的装置。
17.根据权利要求16所述的设备，其中所述显示端口接口包括主链路、辅链路和热插拔检测HPD链路。
18.根据权利要求17所述的设备，其中传输所述同步信号的装置进一步包括用于通过所述HPD链路来发送所述同步信号的装置。
19.根据权利要求16所述的设备，还包括用于当所述时钟恢复操作完成时从第二部件向第一部件传输图形数据的装置。
20.根据权利要求16所述的设备，其中所传输的数据包括多个初始化参数。
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