TW201428730A - 顯示面板自刷新之進入及退出 - Google Patents

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Abstract

揭示用於實施顯示埠介面之設備的實施例。該設備可包括經由一介面耦接之一源處理器及一資料收集處理器。該資料收集處理器可操作以經由介面將一同步信號發送至該源處理器。該源處理器可操作以取決於該同步信號而將資料發送至該資料收集處理器。

Description

顯示面板自刷新之進入及退出
本發明係關於處理器通信之領域，且更特定言之，係關於處理器之間的顯示埠介面之實施。
用於電腦系統之顯示技術仍舊在發展。自第一陰極射線管(CRT)開始，新的顯示技術已經出現，包括(例如)液晶顯示器(LCD)、發光二極體(LED)、電致發光顯示器(ELD)、電漿顯示面板(PDP)、矽上液晶(LCoS)。另外，電腦系統可使用多個顯示器、投影儀、電視及其他合適的顯示裝置。
為了支援愈來愈多的顯示技術及連接至多個顯示器的需求，處理器與顯示器之間的介面技術已開發成複雜系統，其可支援平台獨立的操作、網路操作、「即插即用」連接及其類似者。另外，諸如高清晰度多媒體介面(HDMI)、視訊圖形陣列(VGA)、數位視覺介面(DVI)或嵌入式顯示埠(eDP)之新的介面技術可需要支援舊式顯示類型。在一些狀況下，較新的介面技術可藉由在未被舊式裝置使用的時間間隔期間傳輸二級資料而利用對舊式顯示類型的支援。
揭示實施顯示埠介面之設備的各種實施例。廣泛而言，預期源處理器及資料收集處理器(sink processor)經由介面耦接之設備及方法。資料收集處理器可經組態以經由介面將同步信號發送至源處理 器。源處理器可經組態以取決於同步信號經由介面將資料傳輸至資料收集處理器。
在一項實施例中，介面可包括主要鏈路及輔助鏈路。介面亦可包括熱插拔偵測鏈路。
在另一實施例中，資料收集處理器可經組態以經由熱插拔偵測鏈路將同步信號發送至源處理器。
100‧‧‧電腦系統
101‧‧‧處理器
102‧‧‧處理器
103‧‧‧記憶體區塊
104‧‧‧顯示器
105‧‧‧類比/混合信號區塊
106‧‧‧I/O區塊
200‧‧‧電腦系統
201‧‧‧主機板
202‧‧‧顯示面板
203‧‧‧視訊處理器
204‧‧‧顯示埠源實體層(PHY)
205‧‧‧主鏈路
206‧‧‧輔助鏈路
207‧‧‧熱插拔偵測(HPD)鏈路
208‧‧‧顯示埠資料收集PHY
209‧‧‧顯示器控制器
210‧‧‧顯示器
211‧‧‧顯示埠
212‧‧‧時序產生器
213‧‧‧時序產生器
300‧‧‧鎖相迴路(PLL)
301‧‧‧相位頻率偵測器
302‧‧‧電荷泵
303‧‧‧低通濾波器
304‧‧‧壓控振盪器(VCO)
305‧‧‧分頻器
306‧‧‧參考輸入
307‧‧‧頻率輸出
308‧‧‧分頻器
400‧‧‧波形
404‧‧‧垂直消隱
405‧‧‧作用中
406‧‧‧操作參數時脈恢復(CR)
407‧‧‧操作參數符號鎖定
408‧‧‧操作參數BS及閒置
409‧‧‧像素封包
410‧‧‧喚醒命令
500‧‧‧波形
504‧‧‧垂直消隱
505‧‧‧垂直同步(VSYNC)
506‧‧‧初始化參數時脈恢復(CR)/操作參數時脈恢復(CR)
507‧‧‧初始化參數符號鎖定
508‧‧‧初始化參數BS及閒置
509‧‧‧同步信號
510‧‧‧睡眠命令
511‧‧‧喚醒命令
600‧‧‧波形
601‧‧‧VSYNC信號
602‧‧‧波形HPD/HPD信號
603‧‧‧波形PSR
604‧‧‧源VSYNC
605‧‧‧顯示埠鏈路
606‧‧‧垂直同步命令
607‧‧‧資料
608‧‧‧睡眠命令
609‧‧‧垂直同步命令
610‧‧‧資料
700‧‧‧命令
701‧‧‧PRE_CHARGE
702‧‧‧PREAMBLE
703‧‧‧WAKE_F_CHANGE
704‧‧‧STOP
t0‧‧‧時間
t1‧‧‧時間
t2‧‧‧時間
t3‧‧‧時間
以下詳細描述參看附圖，現在簡短地描述附圖。
圖1說明計算系統之實施例。
圖2說明計算系統之另一實施例。
圖3說明鎖相迴路之方塊圖。
圖4描繪說明喚醒程序之實施例的實例波形。
圖5描繪說明喚醒程序之另一實施例的實例波形。
圖6描繪說明同步程序之實例波形。
圖7描繪說明喚醒命令之實例波形。
圖8描繪說明訓練鏈路之方法的流程圖。
圖9描繪說明睡眠及喚醒程序之方法的流程圖。
圖10描繪說明調整改變鏈路時脈頻率之方法的流程圖。
圖11描繪說明維持垂直同步之方法的流程圖。
圖12描繪說明維持垂直同步之另一方法的流程圖。
雖然本發明易受各種修改及替代形式之影響，但在圖式中以舉例方式展示了其特定實施例，且將在本文中對其進行詳細描述。然而應理解，該等圖式及對其之詳細描述並非意欲將本發明限於所說明的特定形式，而正相反，本發明將涵蓋屬於附加申請專利範圍所界定的本發明之精神及範疇內的所有修改、等效物及替代物。本文中所使用之標題僅為達成組織性目的，且不意欲用以限制該描述之範疇。如遍 及本申請案所使用，詞「可」以許可之意義(亦即，意謂有可能)而非強制性之意義(亦即，意謂必須)來使用。類似地，詞「包括」意謂包括但不限於。
各種單元、電路或其他組件可描述為「經組態以」執行一或多項任務。在此等上下文中，「經組態以」為一般意謂「具有電路，該電路」在操作期間執行該或該等任務的結構之寬泛陳述。因而，單元/電路/組件可經組態以甚至在單元/電路/組件當前未接通時仍執行任務。一般而言，形成對應於「經組態以」之結構之電路可包括硬體電路。類似地，為了描述之方便起見，各種單元/電路/組件可經描述為執行一或多項任務。此等描述應解釋為包括片語「經組態以」。陳述經組態以執行一或多項任務之單元/電路/組件明確地意欲不援引35 U.S.C.§ 112第六段對彼單元/電路/組件之解釋。更一般而言，對任何元件的陳述明確地意欲不援引35 U.S.C.§ 112第六段對彼元件之解釋，除非特定地陳述為語言「用於……之構件」或「用於……之步驟」。
電腦系統可包括耦接至顯示器之一或多個功能區塊，諸如處理器、記憶體等。專用處理器或顯示器控制器可直接耦接至顯示器，且可控制圖形資料自電腦系統內之其他處理器至顯示器的流動。在一些電腦系統中可使用具有各別顯示器控制器的多個顯示器。
在電腦系統內的處理器與顯示器控制器之間可使用專門介面。介面可支援多個顯示類型，及數量很多的顯示器控制器及處理器。此外，介面可具有操作模式，其可允許介面的功率降低操作，及初始化或操作參數自處理器至顯示器控制器的傳輸。
電腦系統概述
在圖1中說明電腦系統的方塊圖。在電腦系統100中，處理器101 耦接至記憶體區塊103、類比/混合信號區塊105、I/O區塊106及處理器102。處理器102進一步耦接至顯示器104。在各種實施例中，電腦系統100可經組態以用於行動計算應用中，諸如平板、膝上型電腦或蜂巢式電話。
在各種實施例中，處理器101及102可代表執行計算操作之一般用途處理器。舉例而言，處理器101及102可為中央處理單元(CPU)，諸如微處理器、微控制器、特殊應用積體電路(ASIC)或場可程式化閘陣列(FPGA)。在一些實施例中，處理器101及102可實施任何合適的指令集架構(ISA)，諸如ARMTM、PowerPCTM或x28 ISA，或其組合。
記憶體區塊103可包括任何合適類型的記憶體，諸如動態隨機存取記憶體(DRAM)、靜態隨機存取記憶體(SRAM)、唯讀記憶體(ROM)、電可抹除可程式化唯讀記憶體(EEPROM)、快閃記憶體或鐵電隨機存取記憶體(FeRAM)。應注意，在圖1中所說明之電腦系統的實施例中，描繪了單一記憶體區塊。在其他實施例中，可使用任何合適數目個記憶體區塊。
類比/混合信號區塊105可包括多種電路，包括(例如)晶體振盪器、鎖相迴路(PLL)、類比至數位轉換器(ADC)及數位至類比轉換器(DAC)(皆未圖示)。在其他實施例中，類比/混合信號區塊105可經組態以執行功率管理任務，包括晶片上電源供應器及電壓調節器。在一些實施例中，類比/混合信號區塊105亦可包括射頻(RF)電路，射頻(RF)電路可經組態以配合蜂巢式電話網路操作。
I/O區塊106可經組態以協調處理器101與一或多個周邊裝置之間的資料傳送。此等周邊裝置可包括(而不限制)儲存裝置(例如，包括硬碟機、磁帶機、CD光碟機、DVD光碟機等之基於磁性或光學媒體之儲存裝置)、音訊處理子系統或任何其他合適類型之周邊裝置。在一些實施例中，I/O區塊106可經組態以實施通用串列匯流排(USB)協定 或IEEE 1394(Firewire®)協定之版本。
I/O區塊106亦可經組態以協調處理器101與經由網路耦接至處理器101之一或多個裝置(例如，其他電腦系統或系統單晶片)之間的資料傳送。在一項實施例中，I/O區塊106可經組態以執行實施乙太網路(IEEE 802.3)網路連接標準(諸如十億位元乙太網路或百億位元乙太網路)所必要的資料處理，但預期可實施任何合適的網路連接標準。在一些實施例中，I/O區塊106可經組態以實施多個離散網路介面埠。
顯示元件104可包括任何合適類型的顯示器，諸如液晶顯示器(LCD)、發光二極體(LED)、電致發光顯示器(ELD)、陰極射線管(CRT)、電漿顯示面板(PDP)、矽上液晶(LCoS)。儘管在圖1中所說明之電腦系統的實施例中展示了單一顯示元件，但在其他實施例中，可使用任何合適數目個顯示元件。
轉而參看圖2，說明電腦系統之另一實施例。在電腦系統200中，主機板201經由顯示埠211耦接至顯示面板202。主機板201包括視訊處理器203，且顯示面板202包括顯示器控制器209及顯示器210。在一些實施例中，視訊處理器203可對應於如圖1中所說明之電腦系統100的處理器101，且顯示器控制器209可對應於如圖1中所說明之電腦系統100的處理器102。
視訊處理器203包括顯示埠源實體層(PHY)204及時序產生器212，且顯示器控制器209包括顯示埠資料收集PHY 208及時序產生器213。在一些實施例中，時序產生器212及213可包括PLL或其他合適之鎖相電路，及適合於提供所傳輸及所接收資料之時序參考的振盪器電路(未圖示)。在各種實施例中，顯示埠源PHY及顯示埠資料收集PHY可實施任何合適的顯示介面標準，諸如高清晰度多媒體介面(HDMI)、視訊圖形陣列(VGA)、數位視覺介面(DVI)或嵌入式顯示埠(eDP)。
視訊處理器203及顯示器控制器209可經實施為專用處理裝置。在各種其他實施例中，視訊處理器203及顯示器控制器209可經實施為一般用途處理器，該等一般用途處理器經組態以執行儲存於記憶體(諸如，如圖1中所說明之電腦系統100的記憶體區塊103)中的程式指令。
顯示埠211包括主鏈路205、輔助鏈路206及熱插拔偵測(HPD)鏈路207。如下文參看圖3及圖4更詳細所描述，可使用主鏈路205將資料自顯示埠源PHY 204傳輸至顯示埠資料收集PHY 208。輔助鏈路206可由顯示埠源PHY 204或顯示埠資料收集PHY 208使用以傳輸命令信號。儘管在圖2中所說明之顯示埠211的實施例中描繪了三個鏈路類型，但在其他實施例中，可使用不同數目個鏈路。
HPD鏈路207可由顯示埠源PHY 204使用以偵測顯示面板202之存在。在各種實施例中，偏壓電阻器(未圖示)可耦接至HPD鏈路207，且顯示埠資料收集PHY 208可包括上拉裝置或下拉裝置，其耦接至HPD鏈路207且經組態以對HPD鏈路207充電或放電以達成所要邏輯位準。任何上拉裝置或下拉裝置可包括一或多個金屬氧化物場效電晶體(MOSFET)。在一些實施例中，HPD鏈路207可由顯示埠資料收集PHY 208使用以傳輸信號(諸如，同步信號)至顯示埠源PHY 204。
在一些實施例中，主鏈路205可包括由多個信號線組成之資料匯流排，該資料匯流排經組態以使用時脈資料恢復(CDR)方法。舉例而言，可在無附帶的時脈信號的情況下將資料自源PHY 204發送至資料收集PHY 208。資料收集PHY 208可基於近似頻率參考產生時脈信號。所產生之時脈接著可使用鎖相迴路(PLL)或任何其他合適的相位偵測電路進行相位對準以在所傳輸資料中轉變。
為了校正PLL之振盪器的頻率漂移，所傳輸資料必須含有足夠數目個轉變以使所產生之時脈對準。可對所傳輸資料編碼以確保足夠的 轉變。在一些實施例中，可使用8B/10B曼徹斯特(Manchester)或任何其他合適類型的編碼方法來對所傳輸資料編碼。儘管上文在主鏈路205的上下文中描述了CDR，但在各種實施例中，亦可在輔助鏈路206上使用CDR方法的全部或部分。
應注意，「低」或「低邏輯位準」係指接地或接近接地之電壓，且「高」或「高邏輯位準」係指大到足以接通n通道MOSFET及關斷p通道MOSFET之電壓。在其他實施例中，不同技術可導致「低」及「高」之不同電壓位準。
應注意，圖2中所說明之電腦系統僅為一實例。在其他實施例中，不同數目個功能區塊及鏈路以及功能區塊之不同配置係可能的及被預期的。
轉而參看圖3，說明鎖相迴路之實施例的方塊圖，鎖相迴路可對應於如圖2中所說明之時序產生器212及213中所包括的PLL。在所說明實施例中，PLL 300包括相位頻率偵測器301、電荷泵302、低通濾波器303、壓控振盪器(VCO)304及分頻器305。相位偵測器301之輸入耦接至參考輸入306及分頻器305之輸出。相位偵測器301之輸出耦接至電荷泵302之輸入。電荷泵302之輸出經由低通濾波器303耦接至VCO 304之輸入。輸出307耦接至VCO 304之輸出且耦接至分頻器305之輸入。
相位頻率偵測器301可經組態以比較參考輸入306與分頻器308之輸出，且產生與經比較信號之間的相位差成比例的一或多個誤差信號。在一些實施例中，相位頻率偵測器301可藉由將兩個類比乘法器(諸如，雙平衡二極體混頻器或四象限乘法器(Gilbert單元))之輸出求和來實施。在一些實施例中，相位頻率偵測器301可使用互斥或邏輯閘、正反器或數位邏輯閘之任何其他合適的組合來實施。
電荷泵302可經組態以取決於相位頻率偵測器301之輸出而對電 容器充電及放電。在一些實施例中，相位頻率偵測器301提供通常被稱作「上」及「及」之兩個輸出信號，該兩個輸出信號可分別用信號通知電荷泵使電流流出電容器，或使電流自電容器資料收集。在此狀況下，橫跨電容器之電壓與參考輸入306與分頻器305的輸出之間的相位差成比例。在各種實施例中，電荷泵302可使用p通道MOSFET使電流流出電容器，且使用n通道MOSFET使電流自電容器資料收集。在其他實施例中，可與電容器並聯地添加一電阻器以改良電路之穩定性。
低通濾波器303(亦被稱作「迴路濾波器」)可經組態以移除電荷泵302之輸出上的高頻率雜訊。在一些實施例中，可選擇低通濾波器之截止頻率來判定PLL 300之捕獲範圍。在一些實施例中，低通濾波器303可經實施為由電阻器及電容器組成之被動式濾波器。在其他實施例中，低通濾波器303可經實施為使用放大器(諸如，操作放大器(通常被稱作「op-amp」))及回饋路徑之主動式濾波器，該主動式濾波器可包括電阻器及電容器兩者。
壓控振盪器304可經組態以取決於電荷泵302之經濾波輸出而輸出一頻率，且可經實施為諧波振盪器或弛緩振盪器，或任何其他合適的振盪器電路拓撲。在一些實施例中，變化電流可對電容器充電或放電，藉此調整VCO 304之頻率。變化電流可取決於電荷泵302之輸出，該輸出可用以藉由VCO 304調整電流源。在其他實施例中，可使用電荷泵302之輸出來調整放大級之增益，該等放大級一起耦接成一個環。
分頻器305可經組態以用頻率輸出307除以預定值。所除得的頻率接著可輸入至相位頻率偵測器301，藉此允許不同於參考輸入306之在頻率輸出307上的頻率。在一些實施例中，分頻器305可包括一或多個正反器，該等正反器經組態以用其輸入頻率除以因子二。在其他實 施例中，混頻器或乘法器可包括於分頻器305中。
在操作期間，將預定頻率應用於參考輸入306。在一些實施例中，可使用晶體振盪器、RC振盪器、LC振盪器或用於產生頻率參考之任何合適的電路以產生預定頻率。相位頻率偵測器301接著比較輸入頻率與分頻器305之輸出。最初，輸入頻率及分頻器305之輸出可在頻率及相位上不同。在一些實施例中，預定頻率必須在一頻率範圍內以便於PLL 300進行操作。此範圍可被稱作「捕獲範圍」且可為低通濾波器303之頻寬以及VCO 304之能力的函數。
當預定頻率高於分頻器305之輸出的頻率時，相位頻率偵測器可用信號通知電荷泵302將電荷添加至包括於電荷泵內之電容器。當預定頻率低於分頻器305之輸出的頻率時，相位頻率偵測器301可用信號通知電荷泵302將電荷自該電容器移除。在其他實施例中，用信號通知電荷泵302自電容器添加或減去電荷可以與上文描述反向的方式操作，亦即當預定頻率低於分頻器305之輸出的頻率時，相位頻率偵測器301可用信號通知電荷泵302將電荷添加至電容器，反之亦然。
橫跨包括於電荷泵內之電容器的電壓接著可經由低通濾波器303濾波。橫跨電容器之電壓位準的高頻率分量可為電源供應雜訊、電荷泵302內之切換雜訊及其類似者的結果。低通濾波器303可為前述高頻率分量提供低阻抗至接地，藉此防止高頻率分量進入VCO 304。
VCO 304接著可在對應於來自低通濾波器303之電壓輸出的頻率處產生一輸出信號。VCO 304之輸出可經緩衝且使用功能區塊(諸如，如圖2中所說明之視訊處理器203或顯示器控制器209)內的時脈或時序參考。在一些實施例中，VCO 304之輸出的頻率可由分頻器305做除法運算，且輸入至相位頻率偵測器301。如上文所描述，在一些實施例中，分頻器305可包括混頻器及乘法器，其可允許VCO 304之輸出在頻率上比輸入預定頻率高或低，同時仍與輸入頻率同相。當分 頻器305之輸出與預定頻率同相時，PLL 300據說是「鎖定的」。由輸入頻率的改變、電源供應電壓的波動等誘發之兩個信號之間的相位變化將由PLL 300之回饋補償以便維持兩個信號之間的相位關係。
應注意，如圖3中所說明之PLL 300僅為一實例。在其他實施例中，不同的功能區塊及不同的功能區塊實施係可能的及被預期的。
顯示埠操作
圖4中說明描繪顯示埠之操作的實例波形。共同參考圖2中所說明之電腦系統200及波形400，顯示埠211可在時間t0之前處於睡眠模式。在此時間期間，顯示器210可處於垂直消隱週期，且主鏈路205可能在非作用中。
在時間t0，源PHY 204在輔助鏈路206上將喚醒命令410傳輸至資料收集PHY 208。喚醒命令410可包括主鏈路205上之頻率已改變且可需要執行時脈恢復及鎖定的指示。應注意，在各種實施例中，喚醒命令410可使用8B/10B,Manchester-II或任何其他合適的編碼方法來編碼。源PHY 204亦在主鏈路205上傳輸操作參數CR 406。在一些實施例中，操作參數CR 406可含有待用於資料收集PHY 208中以自所傳輸資料恢復時脈的數個時脈恢復符號。
一旦已傳輸操作參數CR 406，則源PHY 204在時間t1傳輸操作參數符號鎖定407。在一些實施例中，符號鎖定407可包括資料收集PHY 208達成符號鎖定所需要的訓練型樣符號的數目。訓練型樣符號可包括如嵌入式顯示埠(eDP)規範中所定義之TPS2或TPS3。
隨著符號鎖定407之傳輸的結束，源PHY 204接著在時間t2傳輸操作參數BS及閒置408。在一些實施例中，BS及閒置408可包括在顯示器210變為作用中之前的數個線。發送至顯示器210之該等線可包括消隱開始成框符號或可在非作用中週期期間發送至顯示器210的任何其他合適的成框符號。
在時間t3，源PHY 204開始像素封包409之傳輸。像素封包之傳輸可繼續直至起始另一消隱週期為止。除了實際視訊資料之外，像素封包亦可包括與水平線中的像素數目、視訊圖框中之線的總數、水平及垂直同步寬度有關的封包。
圖4中所說明之波形及操作僅為一實例。在其他實施例中，不同的命令及不同的命令次序係可能的。
圖5中說明描繪顯示埠之喚醒操作的波形。共同參考圖2中所說明之電腦系統200及波形500，顯示埠211可處於睡眠模式，且顯示器210可在時間t0之前處於水平或垂直消隱模式。在一些實施例中，在時間t0之前的時間週期期間，顯示器210可處於自刷新模式(通常被稱作「面板自刷新」或「PSR」)，在該自刷新模式期間，顯示器控制器209可依賴於內部PLL或其他合適的時序參考電路將資料發送至顯示器210。在時間t0之前，主鏈路205之邏輯狀態可為邏輯1、邏輯0或高阻抗狀態。當信號之狀態可為任何可允許的邏輯位準時，信號之值通常被稱作「任意值(don't care)」。
在時間t0，源PHY 204可經由輔助鏈路206發出喚醒命令511。在一些實施例中，喚醒命令511可指示資料收集PHY 208結束睡眠或功率降低模式，且啟用耦接至主鏈路205之接收器。在各種實施例中，喚醒命令511可使用8B/10B,Manchester-II或任何其他合適的編碼方法來編碼。源PHY 204亦可在主鏈路205上傳輸初始化參數CR 506。在一些實施例中，操作參數CR 506可含有待用於資料收集PHY 208中以自所傳輸資料恢復時脈的數個時脈恢復符號。
一旦已傳輸操作參數CR 506，則源PHY 204在時間t1傳輸初始化參數符號鎖定507。在一些實施例中，符號鎖定507可包括資料收集PHY 208達成符號鎖定所需要的訓練型樣符號的數目。訓練型樣符號可包括如嵌入式顯示埠(eDP)規範或任何其他合適的訓練型樣中所定 義之TPS2或TPS3。
隨著符號鎖定507之傳輸的結束，源PHY 204接著在時間t2傳輸初始化參數BS及閒置508。在一些實施例中，BS及閒置508可包括在顯示器210變為作用中之前的數個線。發送至顯示器210之該等線可包括消隱開始成框符號或可在非作用中週期期間發送至顯示器210的任何其他合適的成框符號。
如上文所描述，在時間t0之前的週期期間，顯示器控制器209及顯示器210可正執行自刷新。在執行自刷新時，顯示器控制器209之時序參考可能放鬆與視訊處理器203之時序參考的同步。當退出自刷新模式時，視覺假影(通常被稱作「顯示撕裂」或「畫面撕裂」)可能歸因於兩個前述時序參考之間的差而在顯示器210上可見。在一些實施例中，可在視訊處理器203與顯示器控制器209之間發送同步信號以減少兩個組件之時序參考之間的差。
在時間t4，源PHY 204可傳輸同步信號509。在一些實施例中，同步信號509可為垂直同步信號，其可用以同步顯示器控制器209中之PLL或其他時序參考電路與圖形處理器203內之時序參考。在垂直同步期間，顯示器控制器209可不發送新的圖形資料至顯示器210直至顯示器210之作用中刷新完成為止。
一旦同步信號509之傳輸完成，則源PHY 204可傳輸睡眠命令510。在一些實施例中，睡眠命令510可用信號通知資料收集PHY 208電源關閉與主鏈路205相關聯之輸入接收器以節省電力。顯示器210可保持處於PSR，或亦可進入功率降低模式。一旦資料收集PHY 208已進入功率降低狀態，則主鏈路205之邏輯狀態可為邏輯「任意值」。
圖5中所說明之波形及操作僅為一實例。在其他實施例中，喚醒操作可包括不同的命令或不同數目個命令，且可使用不同的初始化或操作參數。
轉而參看圖6，說明描繪顯示埠之喚醒操作的波形。共同參考圖2中所說明之電腦系統200及波形600，顯示埠211可處於睡眠模式，且顯示器210可在時間t0之前處於PSR模式。在時間t0，資料收集PHY 208可產生VSYNC信號601。在一些實施例中，資料收集PHY 208可接收外部時序參考信號，且使用時序產生器電路203產生VSYNC信號601。一旦已產生VSYNC信號601，則資料收集PHY 208可經由HPD鏈路207將信號傳輸至源PHY 204，從而導致波形HPD 602。在其他實施例中，顯示埠211可包括用於資料收集PHY 208之專用鏈路以傳輸VSYNC信號601。
當源PHY 204接收HPD信號602時，源PHY 204可產生源VSYNC 604。在一些實施例中，源PHY 204可藉由相位鎖定內部信號與所接收HPD信號602而使用時序產生器電路212產生源VSYNC 604。使用源VSYNC 604，源PHY 204接著可發送垂直同步命令606至資料收集PHY 208，後續接著發送資料607至資料收集PHY 208。在一些實施例中，資料607可包括圖形資料或初始化參數，諸如圖4中所說明之CR 406。在一些實施例中，垂直同步命令606及資料607可使用Manchester-II編碼或任何其他合適的編碼方法來編碼。
在時間t1，PSR模式可如波形PSR 603中所說明般選擇。回應於PSR模式之選擇，源PHY 204可傳輸睡眠命令608。在各種實施例中，睡眠命令608可用信號通知資料收集PHY 208進入低功率模式，明確地說，關斷耦接至主鏈路205之接收器。在其他實施例中，睡眠命令608可用信號通知資料收集PHY 208執行其他操作。
在時間t2在資料收集VSYNC 601上產生另一脈衝。資料收集VSYNC 601上之脈衝接著可觸發HPD 602之邏輯狀態的改變。HPD 602之邏輯狀態的改變接著可用信號通知源PHY 204在源VSYNC 604上產生另一脈衝。在一些實施例中，睡眠命令608之傳輸可回應於源 VSYNC 604上之脈衝。
在時間t3，在資料收集VSYNC 601上產生另一脈衝。如前所述，VSYNC 601上之脈衝觸發HPD 602之邏輯狀態的改變，其又觸發源VSYNC 604上之脈衝的產生。源PHY 204接著可將垂直同步命令609傳輸至資料收集PHY 208，後續接著資料610之傳輸。在一些實施例中，資料610可包括退出PSR模式之命令。在其他實施例中，資料610可包括用以更新顯示於顯示器210上之圖形或視訊的資料。應注意，圖6中所說明之波形僅為一實例。在其他實施例中，不同的波形係可能的。
轉而參看圖7，說明實例喚醒命令。在一些實施例中，圖7中所描繪之喚醒命令可對應於如圖4中所說明之喚醒命令410或如圖5中所說明之喚醒命令511，且可由耦接至顯示介面之源PHY進行傳輸。命令700可在輔助鏈路(諸如，如圖2中所說明之顯示埠211的輔助鏈路206)上傳輸，且可由一或多個部分組成。
在時間t0開始命令之傳輸之前，可對鏈路預充電。在各種實施例中，可對鏈路預充電至電源供應電壓，至接地位準，或至任何合適的預充電電壓位準。在時間t0，PREAMBLE 702之傳輸開始。在所說明之實施例中，PREAMBLE 702由八個連續邏輯0值(低邏輯位準)組成，但在其他實施例中，可使用邏輯1值及邏輯0值之任何合適的組合。
一旦前置項之傳輸在時間t1完成，則WAKE_F_CHANGE 703之傳輸開始。在命令700中，WAKE_F_CHANGE 703包括邏輯0值後續接著兩個邏輯1值及結尾邏輯0值的序列。在各種實施例中，可使用邏輯0值及邏輯1值的不同組合來實施WAKE_F_CHANGE命令。在一些實施例中，WAKE_F_CHANGE可指示主要鏈路(諸如，如圖2中所說明之主鏈路205)上之頻率已改變。
在時間t2，WAKE_F_CHANGE 703的傳輸結束，且STOP 704的傳輸開始。STOP 704包括兩個邏輯1值後續接著兩個邏輯0值的序列，但在不同實施例中可使用邏輯值之其他組合。一旦STOP 704之傳輸在時間t3結束，則命令700之傳輸完成。
應注意，圖7中所說明之命令僅為一實例。在其他實施例中，可使用邏輯值之不同組合及不同的命令部分。
參看圖8，說明經由介面調整複數個組件之操作的實例方法。方法在區塊801中開始。經由介面連接之組件接著與一或多個組件能力協商(區塊802)。在一些實施例中，協商可涉及識別彼此為遵照介面標準(諸如，eDP)之複數個組件中的每一者。
一旦協商完成，則組件可交換一或多個參數(區塊803)。交換的參數可包括控管組件之操作的設定，諸如資料速率設定或收發器設定。接著基於交換的參數調整組件之操作(區塊804)。在各種實施例中，組件可調整其各別收發器以採用在參數的交換期間所接收之資料速率。亦可回應於交換的參數而調整功率消耗模式設定。
在一些實施例中，資料速率設定(或資料的傳輸頻率)可選自預定頻率集合。選擇可取決於介面之實體特性及協商程序。在其他實施例中，源組件可自可選擇頻率的連續範圍選擇傳輸頻率，且其他資料收集組件可取決於傳輸頻率而調整所傳輸資料的取樣。可選擇頻率之連續範圍由至少源組件中之時序產生器電路的頻率範圍及資料收集組件中之PLL或其他合適的鎖相電路的捕獲範圍來判定。
圖8中所說明之方法僅為一實例。在其他實施例中，不同的操作或不同的操作次序係可能的。
在圖9中描繪說明操作顯示埠(諸如，如圖2中所說明之顯示埠211)之方法的流程圖。方法在區塊901中開始。接著在區塊902中將顯示埠之操作的終止自顯示埠源用信號發出至顯示埠資料收集。操作的 終止可係為了進入電力節省模式。在一些實施例中，終止可能係特定於顯示埠之主鏈路或主要鏈路，諸如，如圖2中所描繪之顯示埠211的主鏈路205。操作之終止的信號可在顯示埠之主要鏈路或輔助鏈路上傳輸。
接著可在區塊903中終止主要鏈路之操作。在各種實施例中，終止可包括主要鏈路之操作能力的部分之停止。在其他實施例中可能停止主要鏈路之所有操作能力。
在區塊904中，顯示埠源將信號傳輸至顯示埠資料收集以再繼續操作。在一些實施例中，可使用顯示埠之輔助鏈路來發送用以再繼續操作之信號。用以再繼續操作之信號可包括多個部分，諸如，如圖7中所說明之命令700。在各種實施例中，額外命令或操作參數(諸如，時脈資料恢復之數個時脈恢復符號)可在資料之傳輸可能再繼續之前自顯示埠源發送至顯示埠資料收集。此等命令及參數(諸如，上文參看圖4及圖5所描述之命令及參數)可在資料傳輸之再繼續之前經由顯示埠的主要鏈路而被發送。
一旦已傳輸任何額外命令或操作參數，則顯示埠之正常操作可再繼續資料之傳輸(區塊906)。方法接著在區塊907中結束。儘管在圖9中所說明之方法中所描繪的各種操作經展示為按順序方式執行，但在其他實施例中，可並行執行操作中之一或多者。
轉而參看圖10，說明一種在睡眠或待用週期期間改變顯示埠之鏈路時脈頻率的方法。方法在區塊1001中開始，其中顯示埠處於睡眠或待用模式。用以再繼續操作之信號接著可由顯示埠源發送至顯示埠資料收集(區塊1002)。在一些實施例中，可經由顯示埠之輔助鏈路來發送用以再繼續操作之信號。
一旦已傳輸用以再繼續操作之信號，則顯示埠源接著發送參數以控管新的時脈頻率之時脈恢復(區塊1003)。在一些實施例中，參數 可包括執行時脈資料恢復所必要的數個時脈恢復符號。
顯示埠源接著可發送訓練鏈路所需要之數個符號(區塊1004)。在一些實施例中，用於訓練之符號可為專門訓練符號，諸如，如嵌入式顯示埠(eDP)規範中所定義之TPS2或TPS3。在其他實施例中，可使用任何合適的訓練符號型樣。
接著可自顯示埠源發送閒置參數(區塊1005)。在一些實施例中，閒置參數可包括在耦接至顯示埠資料收集之顯示器的作用中操作的再繼續之前的數個線。在各種實施例中，數個線可能係指數個成框符號，諸如，如嵌入式顯示埠(eDP)規範中所定義之消隱開始(BS)成框符號。
隨著閒置參數之傳輸的完成，顯示埠源接著可將像素或圖形資料傳輸至顯示埠資料收集(區塊1006)。在一些實施例中，像素或圖形資料可包括來自一或多個視訊源(諸如，數位影音光碟(DVD))之視訊資料。方法接著結束(區塊1007)。應注意，圖10中所說明之方法僅為一實例。在其他實施例中，不同的操作及不同的操作次序係可能的及被預期的。
圖11中說明用於維持顯示器上之垂直同步的方法。方法在區塊1101中開始，其中在處理器與顯示器控制器之間的顯示埠介面處於睡眠或低功率模式。在此時間期間，顯示器控制器及其相關聯的顯示器可正執行自刷新。用以再繼續操作之信號接著可由處理器發送至顯示器控制器(區塊1102)。在一些實施例中，可經由顯示埠介面之輔助鏈路來發送用以再繼續操作之信號。
一旦已傳輸用以再繼續操作之信號，則處理器接著可發送參數以控管由顯示器控制器進行的新的時脈頻率之時脈恢復(區塊1103)。在一些實施例中，參數可包括執行時脈資料恢復所必要之數個時脈恢復符號，且可在顯示埠介面之主要鏈路上傳輸。在其他實施例中，時 脈頻率可能不會自顯示埠介面之先前作用中週期改變。
處理器接著可發送訓練鏈路所需要之數個符號(區塊1104)。在一些實施例中，用於訓練之符號可為專門訓練符號，諸如，如嵌入式顯示埠(eDP)規範中所定義之TPS2或TPS3，且可在顯示埠介面之主要鏈路上發送。在其他實施例中，可使用任何合適的訓練符號型樣來訓練顯示埠介面。
接著可自處理器發送閒置參數(區塊1105)。在一些實施例中，閒置參數可包括在耦接至顯示埠資料收集之顯示器的作用中操作的再繼續之前的數個線。在各種實施例中，數個線可能係指數個成框符號，諸如，如嵌入式顯示埠(eDP)規範中所定義之消隱開始(BS)成框符號。在一些實施例中，閒置參數可在顯示埠介面之主要鏈路上傳輸。
隨著閒置參數之傳輸的完成，處理器接著可將同步信號發送至顯示器控制器(區塊1106)。在一些實施例中，同步信號可為垂直同步信號，且可由顯示器控制器使用以調整時序參考電路(諸如，PLL)之相位及/或頻率。可調整時序電路之相位及/或頻率以匹配處理器內之時序參考電路(諸如，PLL或晶體振盪器)的相位及/或頻率。
一旦已傳輸同步信號，則處理器接著可發送睡眠或關機信號(區塊1107)。在一些實施例中，睡眠或關機信號可在顯示埠介面之主要鏈路上被發送，且可用信號通知顯示器控制器電源關閉耦接至顯示埠介面之主要鏈路的接收器。顯示器控制器及其相關聯的顯示器可在由顯示器控制器接收睡眠或關機信號之後保持處於自刷新模式。方法接著在區塊1108中結束。
應注意，在圖11中所說明之方法中所描繪的操作經展示成順序地執行。在其他實施例中，可並行執行操作中之全部或一些。
轉而參看圖12，說明維持由介面(諸如，如圖2中所描繪之顯示埠211)耦接之源處理器及資料收集處理器之間的同步之另一方法。方法 在區塊1201中開始。資料收集處理器接著可產生第一同步信號(區塊1202)。在一些實施例中，資料收集處理器可自外部源(諸如，晶體振盪器、RC振盪器、LC振盪器及其類似者)接收時序參考信號。所接收時序參考信號可被用作至鎖相電路(諸如，PLL)的輸入，作為第一同步信號之產生的部分。在其他實施例中，可變振盪器(諸如，VCO)可用以產生第一同步信號。
資料收集處理器接著可經由介面將第一同步信號傳輸至源處理器(區塊1203)。在一些實施例中，介面可包括三個鏈路，亦即主要鏈路、輔助鏈路及熱插拔偵測(HPD)鏈路，且源處理器可經由HPD鏈路傳輸第一同步信號。儘管已描述三個鏈路，但在各種其他實施例中，額外鏈路可包括於介面中，且可使用用於傳輸第一同步信號之專用鏈路。
一旦已由源處理器接收第一同步信號，則第一同步信號可用以產生時序信號(區塊1204)。在一些實施例中，第一同步信號可被用作至任何合適的鎖相電路(諸如，PLL)的輸入，作為時序信號之產生的部分。在其他實施例中，所產生時序信號可用以產生第二同步信號。
所產生時序信號接著可由源處理器使用以將資料傳輸至資料收集處理器(區塊1205)。在一些實施例中，源處理器可經由介面之主要鏈路傳輸資料。資料可包括圖形或視訊資料、命令及初始化參數，諸如上文參看圖4及圖5所描述之圖形或視訊資料、命令及初始化參數。在其他實施例中，資料可包括垂直同步命令，其可對應於第二同步信號。資料收集處理器可接收資料且執行如上文參看圖4及圖5所描述之操作。
藉由資料之傳輸，方法在區塊1206中結束。應注意，圖12中所說明之方法僅為一實例。在其他實施例中，不同的操作及不同的操作次序係可能的及被預期的。
對於熟習此項技術者而言，一旦已完全瞭解以上揭示內容，眾多變化及修改便將變得顯而易見。意欲將以下申請專利範圍解釋為涵蓋所有此等變化及修改。
200‧‧‧電腦系統
201‧‧‧主機板
202‧‧‧顯示面板
203‧‧‧視訊處理器
204‧‧‧顯示埠源實體層(PHY)
205‧‧‧主鏈路
206‧‧‧輔助鏈路
207‧‧‧熱插拔偵測(HPD)鏈路
208‧‧‧顯示埠資料收集PHY
209‧‧‧顯示器控制器
210‧‧‧顯示器
211‧‧‧顯示埠
212‧‧‧時序產生器
213‧‧‧時序產生器

Claims (20)

  1. 一種設備，其包含：一源處理器；及一資料收集處理器，其經由一顯示埠介面耦接至該源處理器，其中該資料收集處理器經組態以經由該介面將一同步信號發送至該源處理器；其中該源處理器經組態以取決於同步信號而經由該介面將資料傳輸至資料收集處理器。
  2. 如請求項1之設備，其中該顯示埠介面包含一主要鏈路、一輔助鏈路及一熱插拔偵測(HPD)鏈路。
  3. 如請求項2之設備，其中該資料收集處理器經進一步組態以經由該HPD鏈路將該同步信號發送至該源處理器。
  4. 如請求項1之設備，其中該資料收集處理器經進一步組態以接收一時序參考信號。
  5. 如請求項4之設備，其中該資料收集處理器經進一步組態以取決於該所接收之時序參考信號而產生該同步信號。
  6. 一種方法，其包含：藉由一第一組件經由一顯示埠介面將一同步信號傳輸至一第二組件；取決於該所傳輸同步信號藉由該第二組件而產生一時序信號；及取決於該所產生時序信號藉由該第二組件經由該顯示埠介面將資料傳輸至該第一組件。
  7. 如請求項6之方法，其中該顯示埠介面包括：一主要鏈路；及輔助鏈路；及一熱插拔偵測(HPD)鏈路。
  8. 如請求項7之方法，其中傳輸該同步信號進一步包含：經由該HPD鏈路發送該同步信號。
  9. 如請求項6之方法，其中該所傳輸資料包括圖形資料。
  10. 如請求項6之方法，其中該所傳輸資料包括複數個初始化參數。
  11. 一種系統，其包含：一記憶體；一第一處理器，其耦接至該記憶體，其中該第一處理器包括一第一時序產生器電路；一第二處理器，其經由一介面耦接至該第一處理器，其中該第二處理器包括一第二時序產生器電路；及一顯示器，其耦接至該第二處理器；其中該第二時序電路經組態以產生一同步信號；其中該第二處理器經組態以將該同步信號傳輸至該第一處理器；其中該第一時序電路經組態以取決於該同步信號而產生一時序信號；及其中該第一處理器經組態以取決於該時序信號而經由該介面將資料傳輸至該第二處理器。
  12. 如請求項11之系統，其中產生該時序信號包含：相位鎖定至該同步信號。
  13. 如請求項11之系統，其中該介面包括一主要鏈路、一輔助鏈路及一熱插拔偵測(HPD)鏈路。
  14. 如請求項13之系統，其中傳輸該同步信號包含：經由該HPD鏈路發送該同步信號。
  15. 如請求項11之系統，其中該所傳輸資料包括圖形資料。
  16. 一種非暫時性電腦可存取儲存媒體，其具有儲存於其中之程式 指令，該等程式指令回應於由一電腦系統執行而致使該電腦系統執行包括以下各者之操作：藉由一第一組件經由一顯示埠介面將一同步信號傳輸至一第二組件；取決於該所傳輸同步信號藉由該第二組件而產生一時序信號；取決於該所產生時序信號藉由該第二組件經由該顯示埠介面將資料傳輸至該第一組件。
  17. 如請求項16之非暫時性電腦可存取儲存媒體，其中該介面包括：一主要鏈路；及輔助鏈路；及一熱插拔偵測(HPD)鏈路。
  18. 如請求項17之非暫時性電腦可存取儲存媒體，其中傳輸該同步信號進一步包含經由該HPD鏈路發送該同步信號。
  19. 如請求項16之非暫時性電腦可存取儲存媒體，其中該所傳輸資料包括圖形資料。
  20. 如請求項16之非暫時性電腦可存取儲存媒體，其中該所傳輸資料包括複數個初始化參數。
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