JP2024041970A - 制御回路、表示装置及びメインプロセッサの駆動方法 - Google Patents

Abstract

【課題】インターフェースに接続される送受信回路で消費される電力を低減できる制御回路、表示装置及びメインプロセッサの駆動方法を提供する。【解決手段】本明細書の実施形態は、制御回路、表示装置、及びメインプロセッサの駆動方法に関し、より詳細には、垂直ブランク期間のうち少なくとも一部の期間中、補助チャネルＡＵＸと電気的に接続されたソース送受信回路及びシンク送受信回路のうち少なくとも１つの電源をオフにする。【選択図】図１１

Description

［１］本明細書の実施形態は、制御回路、表示装置及びメインプロセッサの駆動方法に関する。

［２］情報化社会が発展するにつれて、画像を表示するための表示装置への要求が様々な形態で増加しており、近年、液晶表示装置（ＬＣＤ: Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）、プラズマ表示装置（ＰＤＰ: Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ）、有機発光表示装置（ＯＬＥＤ: Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｓｐｌａｙ ｄｅｖｉｃｅ）などのような様々な表示装置が活用されている。

［３］表示装置は、映像を表示するための電圧を生成して出力するディスプレイ駆動回路と、ディスプレイ駆動回路の動作タイミングを制御するためのタイミングコントローラとを含むことができる。

［４］タイミングコントローラは、予め設定されたインターフェースを介して、メインプロセッサと接続することができる。メインプロセッサとタイミングコントローラとは、予め設定されたインターフェース規格に応じて、命令、データなどを送信又は受信することができる。

［５］本明細書の実施形態は、インターフェースに接続される送受信回路で消費される電力を低減できる制御回路、表示装置及びメインプロセッサの駆動方法を提供することができる。

［６］本明細書の実施形態は、ソース送受信回路を含むメインプロセッサ、及び、前記メインプロセッサとインターフェースを介して接続されるシンク送受信回路を含み、イメージデータ及び制御信号を生成して出力するタイミングコントローラを備え、前記インターフェースは、メインリンク及び補助チャネルを含み、前記メインプロセッサは、異なるリフレッシュフレーム期間の間の垂直ブランク期間のうち少なくとも一部の期間中、前記補助チャネルと電気的に接続された前記ソース送受信回路及び前記シンク送受信回路のうち少なくとも１つの電源をオフにする制御回路を提供することができる。

［７］本明細書の実施形態は、ソース送受信回路を含むメインプロセッサと、前記メインプロセッサとインターフェースを介して接続されるシンク送受信回路を含み、イメージデータ及び制御信号を生成して出力するタイミングコントローラと、前記タイミングコントローラによって駆動タイミングが制御され、前記イメージデータ及び前記制御信号に基づいて、データ電圧を生成して出力するデータ駆動回路と、前記タイミングコントローラによって制御され、前記制御信号に基づいて、ゲート電圧を出力するゲート駆動回路と、前記データ電圧が印加される複数のデータライン、前記ゲート電圧が印加される複数のゲートライン、及び前記複数のデータラインと前記複数のゲートラインに電気的に接続される複数のサブピクセルが配置される表示パネルとを備え、 前記インターフェースは、メインリンクと補助チャネルとを含み、前記メインプロセッサは、異なるリフレッシュフレーム期間の間の垂直ブランク期間のうち少なくとも一部の期間中、前記補助チャネルと電気的に接続された前記ソース送受信回路及び前記シンク送受信回路のうち少なくとも１つの電源をオフにする表示装置を提供することができる。

［８］本明細書の実施形態は、メインプロセッサが、イメージデータを生成するためのピクセルパケットを、インターフェースのメインリンクを介して、タイミングコントローラに送信するステップと、前記タイミングコントローラが、前記ピクセルパケットを受信した後、ソース送受信回路を含む前記メインプロセッサが、前記インターフェースの補助チャネルと電気的に接続された前記ソース送受信回路の電源をオフにするステップと、前記メインプロセッサが、前記補助チャネルと電気的に接続された前記ソース送受信回路の電源をオンにするステップと、前記メインプロセッサが、前記メインリンクを介して、リンクトレーニング信号を送信するステップとを含む、メインプロセッサの駆動方法を提供することができる。

［９］本開示の実施形態によれば、インターフェースに接続される送受信回路で消費される電力を低減できる制御回路、表示装置及びメインプロセッサの駆動方法を提供することができる。

本明細書の実施形態による制御回路と、制御回路によって制御されるディスプレイ駆動回路とのブロック図である。 本明細書の実施形態によるメインプロセッサの構成ブロック図である。 図１の制御回路を含む表示装置のシステム構成図である。 本明細書の実施形態による表示装置が、様々なリフレッシュフレームレートを実施する一例を示す図である。 本明細書の実施形態によるメインプロセッサと、タイミングコントローラとの間のインターフェースを示す図である。 位相固定ループの構成ブロック図である。 本明細書の実施形態による表示装置のディスプレイタイミングと、それに応じたメインリンク及び補助チャネルの状態を示す図である。 カウンタの実施形態と動作方法を例示的に示す図である。 カウンタの実施形態と動作方法を例示的に示す図である。 カウンタの実施形態と動作方法を例示的に示す図である。 垂直ブランク期間のうち少なくとも一部の期間中、メインリンクと補助チャネルの両方がリンクオフ状態であることを示す図である。 本明細書の実施形態によるメインプロセッサの駆動方法のフローチャートである。 本明細書の実施形態によるメインプロセッサの駆動方法のフローチャートである。

［１１］以下、本開示の一部の実施形態を、例示的な図面を参照して詳細に説明する。各図面の構成要素に参照符号を付け加えるにおいて、同一の構成要素については、たとえ他の図面上に表示されていても、可能な限り同一の符号を付することがある。なお、本開示を説明するに当たって、関連する公知の構成又は機能の具体的な説明が、本開示の要旨を曖昧にすることがあると判断される場合、その詳細な説明は省略する。本明細書上で言及した「含む」、「有する」、「行われる」などが使用される場合、「～のみ」が使用されない限り、他の部分が追加されてもよい。構成要素を単数として表現した場合に、特に明示的な記載事項のない限り、複数を含む場合を含むことができる。

［１２］また、本開示の構成要素を説明するにあたって、第１、第２、Ａ、Ｂ、（ａ）、（ｂ）などの用語を使用することができる。これらの用語は、その構成要素を、他の構成要素と区別するためのものであるだけで、その用語によって当該構成要素の本質、順番、順序又は数などが限定されない。

［１３］構成要素の位置関係についての説明において、２つ以上の構成要素が、「連結」、「結合」又は「接続」されると記載されている場合、２つ以上の構成要素が、直接「連結」、「結合」又は「接続」され得るが、２つ以上の構成要素と他の構成要素とが、さらに「介在」され、「連結」、「結合」又は「接続」されることも可能であることを理解されたい。ここで、他の構成要素は、互いに「連結」、「結合」又は「接続」される２つ以上の構成要素のうち１つ以上に含まれてもよい。

［１４］構成要素や、動作方法や作製方法などに関する時間的流れの関係の説明において、例えば、「～後に」、「～に続いて」、「～次に」、「～前に」などで、時間的先後関係又は流れ的前後関係が説明される場合、「直ちに」又は「直接」が使用されていない限り、連続的でない場合も含み得る。

［１５］一方、構成要素に関する数値又はその対応情報（例えば、レベルなど）が言及されている場合、別途の明示的な記載がなくても、数値又はその対応情報は、各種要因（例えば、工程上の要因、内部又は外部の衝撃、ノイズなど）によって発生できる誤差の範囲を含むと解釈され得る。

［１６］以下、添付の図面を参照して、本開示の様々な実施形態を詳細に説明する。

［１７］図１は、本明細書の実施形態による制御回路１００と、制御回路１００によって制御されるディスプレイ駆動回路１３０とのブロック図である。

［１８］図１を参照すると、本明細書の実施形態による制御回路１００は、メインプロセッサ１１０と、画像表示のためのデータ電圧を生成して出力するように構成されたタイミングコントローラ１２０とを含む。

［１９］メインプロセッサ１１０とタイミングコントローラ１２０とは、予め設定されたインターフェース規格に応じて変換された命令、信号などを送受信することができる。

［２０］タイミングコントローラ１２０は、ディスプレイ駆動回路１３０を制御し、ディスプレイ駆動回路１３０が、タイミングに合わせて映像表示のための信号（例えば、データ電圧、ゲート電圧など）を表示パネルに出力するように機能する。

［２１］図２は、本明細書の実施形態によるメインプロセッサ１１０の構成ブロック図である。

［２２］図２を参照すると、本明細書の実施形態によるメインプロセッサ１１０は、システムメモリ２１０、ＣＰＵ（Ｃｅｎｔｒａｌ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）２２０、割り込みコントローラ２３０、送受信回路２４０、メモリコントローラ２５０、イメージ生成部２６０及びディスプレイコントローラ２７０などを含むことができる。

［２３］システムメモリ２１０は、前述のディスプレイ駆動回路１３０の動作に必要な命令、パラメータなどを記憶することができる。例えば、ＣＰＵ２２０は、システムメモリ２１０に記憶された命令、パラメータなどを用いて動作することができる。

［２４］ＣＰＵ２２０は、メインプロセッサ１１０の動作を全体的に制御することができる。例えば、ＣＰＵ２２０は、各構成要素であるシステムメモリ２１０、割り込みコントローラ２３０、送受信回路２４０、メモリコントローラ２５０、イメージ生成部２６０及びディスプレイコントローラ２７０などの動作を制御することができる。また、ＣＰＵ２２０は、イメージ生成部２６０にイメージを生成するか、又はプロセッシングするように要求することができる。

［２５］割り込みコントローラ２３０は、メインプロセッサ１１０の動作中に発生する割り込みを制御することができる。すなわち、割り込みコントローラ２３０は、各構成要素から割り込みを受け取り、各割り込みの実行順序を調整して、当該割り込みに対応する動作をするように、ＣＰＵ２２０に伝達することができる。

［２６］送受信回路２４０は、様々なインターフェース規格に応じて変換した命令、信号、割り込み及びデータを、前述のタイミングコントローラ１２０と送受信することができる。送受信回路２４０は、外部メモリ（図示せず）に記憶されたイメージデータを、タイミングコントローラ１２０を介して、ディスプレイ駆動回路１３０（特にデータ駆動回路）に提供することができる。本明細書において、送受信回路２４０は、データ等を送信するための構成を含む送信回路のみを意味してもよく、データ等を受信するための構成を含む受信回路のみを意味してもよく、データ等を送受信するための構成を含む送受信回路を意味することもある。

［２７］メモリコントローラ２５０は、メインプロセッサ１１０に接続される外部メモリからデータを送受信する際に、外部メモリを制御することができる。すなわち、メモリコントローラ２５０は、ＣＰＵ２２０、イメージ生成部２６０又はディスプレイコントローラ２７０の要求に応じて、外部メモリにアクセスして、イメージデータを読み取ったり、書き込んだり、削除することができる。

［２８］イメージ生成部２６０は、ＣＰＵ２２０の制御に従って、グラフィック処理に関連するプログラム命令を生成するか、又はプロセッシングすることができる。 このようなイメージ生成部２６０は、グラフィックエンジン、ＧＰＵ（Ｇｒａｐｈｉｃ Ｐｒｏｃｅｓｓｉｎｇ Ｕｎｉｔ）、グラフィックアクセラレータ（Ａｃｃｅｌｅｒａｔｏｒ）、２Ｄなどで実現することができる。

［２９］ディスプレイコントローラ２７０は、前述のタイミングコントローラ１２０に対するメインプロセッサ１１０の動作を制御するか、又はメインプロセッサ１１０に対するタイミングコントローラ１２０の動作を制御することができる。例えば、ディスプレイコントローラ２７０は、外部メモリに記憶されたデータが、送受信回路２４０を介して出力されるように、メモリコントローラ２５０を制御することができる。また、ディスプレイコントローラ２７０は、イメージ生成部２６０の生成したイメージデータが、送受信回路２４０を介して出力されるように、イメージ生成部２６０を制御することができる。

［３０］システムバス２８０は、メインプロセッサ１１０の各構成要素を連結して、各構成要素間のデータ送受信の経路として役立つことができる。システムバス２８０は、構成要素間のデータ通信のための小規模のバスを含むことができる。

［３１］本明細書の実施形態によるメインプロセッサ１１０は、ホストシステム、ＳｏＣ（Ｓｙｓｔｅｍ ｏｎ Ｃｈｉｐ）装置などであり得る。

［３２］図３は、図１の制御回路１００を含む表示装置３００のシステム構成図である。

［３３］図３を参照すると、本明細書の実施形態による表示装置３００は、メインプロセッサ１１０と、メインプロセッサ１１０と通信可能なタイミングコントローラ１２０と、タイミングコントローラ１２０によって動作タイミングが制御されるディスプレイ駆動回路１３０と、ディスプレイ駆動回路１３０から出力された電圧が印加される複数のデータラインＤＬ及び複数のゲートラインＧＬが配置される表示パネル３１０とを含む。

［３４］ディスプレイ駆動回路１３０は、表示パネル３１０を構成するための回路であり、データ駆動回路３２０と、ゲート駆動回路３３０とを含むことができる。

［３５］表示パネル３１０は、映像が表示される表示領域ＡＡと、映像が表示されない非表示領域ＮＡとを含むことができる。非表示領域ＮＡは、表示領域ＡＡの外郭領域であってもよく、ベゼル領域ともいう。非表示領域ＮＡの全体又は一部は、表示装置３００の前面から見える領域であってもよく、曲げられて表示装置３００の前面から見えない領域であってもよい。

［３６］表示パネル３１０は、基板と、基板上に配置された複数のサブピクセルＳＰとを含むことができる。さらに、表示パネル３１０は、複数のサブピクセルＳＰを駆動するために、様々な種類の信号ラインをさらに含むことができる。

［３７］本明細書の実施形態による表示装置３００は、液晶表示装置などであってもよく、表示パネル３１０が自ら発光する発光表示装置であってもよい。本明細書の実施形態による表示装置３００が、自己発光表示装置である場合、複数のサブピクセルＳＰのそれぞれは、発光素子を含むことができる。

［３８］例えば、本明細書の実施形態による表示装置３００は、発光素子が有機発光ダイオード（ＯＬＥＤ：Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ）で具現された有機発光表示装置であり得る。別の例として、本明細書の実施形態による表示装置３００は、発光素子が自ら光を発する半導体結晶の量子ドット（Ｑｕａｎｔｕｍ Ｄｏｔ）で具現された量子ドット表示装置であり得る。

［３９］例えば、様々な種類の信号ラインは、データ信号（データ電圧又は画像信号ともいう）を伝達する複数のデータラインＤＬ、及び、ゲート信号（ゲート電圧又はスキャン信号ともいう）を伝達する複数のゲートラインＧＬなどを含むことができる。

［４０］データ駆動回路３２０は、複数のデータラインＤＬを駆動するように構成された回路であり、複数のデータラインＤＬにデータ電圧を出力することができる。ゲート駆動回路３３０は、複数のゲートラインＧＬを駆動するように構成された回路であり、複数のゲートラインＧＬにゲート信号を出力することができる。

［４１］タイミングコントローラ１２０は、データ駆動回路３２０及びゲート駆動回路３３０を制御するように構成された装置であり得る。タイミングコントローラ１２０は、複数のデータラインＤＬに対する駆動タイミングと、複数のゲートラインＧＬに対する駆動タイミングとを制御することができる。

［４２］タイミングコントローラ１２０は、データ駆動回路３２０を制御するために、データ駆動制御信号ＤＣＳを、データ駆動回路３２０に供給することができる。タイミングコントローラ１２０は、ゲート駆動回路３３０を制御するために、ゲート駆動制御信号ＧＣＳを、ゲート駆動回路３３０に供給することができる。

［４３］タイミングコントローラ１２０は、メインプロセッサ１１０から入力イメージデータを受信し、入力イメージデータに基づいて、イメージデータＤＡＴＡをデータ駆動回路３２０に供給することができる。

［４４］タイミングコントローラ１２０は、データ駆動回路３２０と、ゲート駆動回路３３０とを、正確なタイミングで駆動するために、１つ以上の同期化信号を生成して出力することができる。

［４５］例えば、タイミングコントローラ１２０は、各フレームの開始を指示する垂直同期化信号（Ｖｓｙｎｃ信号ともいう）を生成することができる。また、タイミングコントローラ１２０は、水平ラインの開始を指示する水平同期化信号（Ｈｓｙｎｃ信号ともいう）を生成することができる。

［４６］データ駆動回路３２０は、タイミングコントローラ１２０の駆動タイミング制御に応じて、複数のデータラインＤＬにデータ電圧を供給することができる。

［４７］データ駆動回路３２０は、タイミングコントローラ１２０からデジタル形式のイメージデータＤＡＴＡを受信し、受信したイメージデータＤＡＴＡを、アナログ形式のデータ電圧に変換して、複数のデータラインＤＬに出力することができる。

［４８］ゲート駆動回路３３０は、タイミングコントローラ１２０のタイミング制御に応じて、複数のゲートラインＧＬにゲート信号を供給することができる。ゲート駆動回路３３０は、各種ゲート駆動制御信号ＧＣＳとともに、ターンオンレベルの電圧に対応する第１のゲート電圧、及び、ターンオフレベルの電圧に対応する第２のゲート電圧を供給され、ゲート信号を生成し、生成されたゲート信号を複数のゲートラインＧＬに供給することができる。

［４９］例えば、データ駆動回路３２０は、テープオートメチドボンディング（ＴＡＢ：Ｔａｐｅ Ａｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）方式で、表示パネル３１０と連結されてもよく、チップオンガラス（ＣＯＧ：Ｃｉｐ Ｏｎ Ｇｌａｓｓ）、又はチップオンパネル（ＣＯＰ：Ｃｉｐ Ｏｎ Ｐａｎｅｌ）方式で、表示パネル３１０のボンディングパッド（Ｂｏｎｄｉｎｇ Ｐａｄ）に連結されてもよく、チップオンフィルム（ＣＯＦ：Ｃｈｉｐ Ｏｎ Ｆｉｌｍ）方式で具現されて、表示パネル３１０と連結されてもよい。

［５０］ゲート駆動回路３３０は、テープオートメチドボンディング（ＴＡＢ）方式で、表示パネル３１０と連結されてもよく、チップオンガラス（ＣＯＧ）、又はチップオンパネル（ＣＯＰ）方式で、表示パネル３１０のボンディングパッドに連結されてもよく、チップオンフィルム（ＣＯＦ）方式に従って、表示パネルと連結されてもよい。又は、ゲート駆動回路３３０は、ゲートインパネル（ＧＩＰ：Ｇａｔｅ Ｉｎ Ｐａｎｅｌ）タイプで、表示パネル３１０の非表示領域ＮＡに形成されてもよい。

［５１］一方、データ駆動回路３２０及びゲート駆動回路３３０のうち少なくとも１つの駆動回路は、表示パネル３１０の表示領域ＡＡに配置されてもよい。例えば、データ駆動回路３２０及びゲート駆動回路３３０のうち少なくとも１つの駆動回路は、サブピクセルＳＰと重ならないように配置されてもよく、サブピクセルＳＰと一部又は全部が重なるように配置されてもよい。

［５２］データ駆動回路３２０は、表示パネル３１０の一側（例えば、上側又は下側）に接続されてもよい。駆動方式、設計方式などに応じて、データ駆動回路３２０は、表示パネル３１０の両側（例えば、上側と下側）に接続されてもよく、表示パネル３１０の４つの側面のうち２つ以上の側面に接続されてもよい。

［５３］ゲート駆動回路３３０は、表示パネル３１０の一側（例えば、左側又は右側）に接続されてもよい。駆動方式、パネル設計方式等に応じて、ゲート駆動回路３３０は、表示パネル３１０の両側（例えば、左側及び右側）に全て接続されるか、又は表示パネル３１０の４側面のうち２つ以上の側面に接続されることもある。

［５４］タイミングコントローラ１２０は、データ駆動回路３２０とは別個の部品で実現されてもよく、データ駆動回路３２０と一体化されて、集積回路として実現されてもよい。

［５５］タイミングコントローラ１２０は、通常のディスプレイ技術で使用されるタイミングコントローラ（Ｔｉｍｉｎｇ Ｃｏｎｔｒｏｌｌｅｒ）であってもよく、タイミングコントローラを含んで、他の制御機能もさらに実行できる制御装置であってもよく、制御装置内の回路であってもよい。タイミングコントローラ１２０は、ＩＣ（Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）、又はプロセッサ（Ｐｒｏｃｅｓｓｏｒ）などの様々な回路や電子部品で実現することができる。

［５６］タイミングコントローラ１２０は、プリント回路基板（ＰＣＢ：Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）、フレキシブルプリント回路基板（ＦＰＣＢ：Ｆｌｅｘｉｂｌｅ Ｐｒｉｎｔｅｄ Ｃｉｒｃｕｉｔ Ｂｏａｒｄ）などを介して、データ駆動回路３２０及びゲート駆動回路３３０と電気的に接続することができる。

［５７］タイミングコントローラ１２０は、所定の１つ以上のインターフェースに応じて、データ駆動回路３２０と信号を送受信することができる。ここで、インターフェースは、例えば、ＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）インターフェース、ＥＰＩインターフェース、ＳＰＩ（Ｓｅｒｉａｌ Ｐｅｒｉｐｈｅｒａｌ Ｉｎｔｅｒｆａｃｅ）などを含むことができる。

［５８］本明細書の実施形態による表示装置３００は、映像表示機能だけでなく、タッチセンシング機能をさらに提供するために、タッチセンサと、タッチセンサをセンシングして、指やペンなどのタッチオブジェクトによって、タッチが発生したかを検出したり、タッチ位置を検出したりするタッチセンシング回路とを含むことができる。

［５９］タッチセンシング回路は、タッチセンサを駆動してセンシングし、タッチセンシングデータを生成して出力するタッチ駆動回路３６０と、タッチセンシングデータを用いて、タッチ発生を感知したり、タッチ位置を検出したりすることができるタッチコントローラ３７０などを含むことができる。

［６０］タッチセンサは、複数のタッチ電極を含むことができる。タッチセンサは、複数のタッチ電極とタッチ駆動回路３６０を電気的に接続するための複数のタッチラインをさらに含むことができる。

［６１］タッチセンサは、表示パネル３１０の外部にタッチパネルの形態で存在してもよく、表示パネル３１０の内部に存在してもよい。タッチセンサが、パネル形態で表示パネル３１０の外部に存在する場合、タッチセンサは、外装型という。タッチセンサが外装型の場合、タッチパネルと表示パネル３１０とは、別々に作製されて、組み立ての過程で結合することができる。外装型のタッチパネルは、タッチパネル用基板及びタッチパネル用基板上の複数のタッチ電極などを含むことができる。

［６２］タッチセンサが、表示パネル３１０の内部に存在する場合、表示パネル３１０の作製工程中に、ディスプレイ駆動に関連する信号ラインや電極などと共に、基板上にタッチセンサが形成され得る。

［６３］タッチ駆動回路１６０は、複数のタッチ電極のうち少なくとも１つにタッチ駆動信号を供給し、複数のタッチ電極のうち少なくとも１つをセンシングして、タッチセンシングデータを生成することができる。

［６４］タッチセンシング回路は、セルフキャパシタンス（Ｓｅｌｆ－Ｃａｐａｃｉｔａｎｃｅ）センシング方式、又は、ミューチュアル－キャパシタンス（Ｍｕｔｕａｌ－Ｃａｐａｃｉｔａｎｃｅ）センシング方式で、タッチセンシングを行うことができる。

［６５］タッチセンシング回路に含まれるタッチ駆動回路３６０及びタッチコントローラ３７０は、別々の装置として実装されてもよく、１つの装置として実装されてもよい。また、タッチ駆動回路３６０とデータ駆動回路３２０とは、別々の装置として実装されてもよく、１つの装置として実装されてもよい。

［６６］表示装置３００は、ディスプレイ駆動回路１３０及び／又はタッチセンシング回路に、各種電源を供給する電源供給回路などをさらに含むことができる。

［６７］本明細書の実施形態による表示装置３００は、スマートフォン、タブレットなどのモバイル端末であってもよく、多様なサイズのモニタやテレビ（ＴＶ）などであってもよく、これに限定されず、情報や映像を表出できる多様なタイプ、サイズの表示装置であってもよい。

［６８］図４は、本明細書の実施形態による表示装置が、様々なリフレッシュフレームレートを実現する一例を示す図である。

［６９］図４を参照すると、本明細書の実施形態による表示装置は、垂直同期化信号に基づいて、リフレッシュフレーム（Ｒｅｆｒｅｓｈ Ｆｒａｍｅ）と、スキップフレーム（Ｓｋｉｐ Ｆｒａｍｅ）との比を異なるようにすることで、様々なリフレッシュフレームレートを実現することができる。例えば、リフレッシュフレームとスキップフレームとは、垂直同期化信号の立ち上がりエッジ（Ｒｉｓｉｎｇ ｅｄｇｅ）又は立ち下がりエッジ（Ｆａｌｌｉｎｇ ｅｄｇｅ）などに基づいて開始することができる。

［７０］リフレッシュフレーム（Ｒｅｆｒｅｓｈ Ｆｒａｍｅ）は、前述したデータ駆動回路３２０が、サブピクセルの明るさなどに応じて、様々なレベルのデータ電圧を出力するフレーム期間を指すことができる。リフレッシュフレーム期間には、当該サブピクセルが表示する画像の明るさなどに応じて、サブピクセル毎に様々なレベルのデータ電圧が印加され得る。

［７１］リフレッシュフレーム期間中に、サブピクセルに印加されるデータ電圧によって、サブピクセルに含まれるキャパシタ（Ｃａｐａｃｉｔｏｒ）は、充電される。これにより、当該サブピクセルは、１フレーム期間にわたって発光することができる。

［７２］スキップフレームは、サブピクセル毎に様々なレベルのデータ電圧が印加されるリフレッシュフレームと区別される。スキップフレーム期間中、複数のサブピクセルには、予め設定されたレベルのデータ電圧が印加され得る。

［７３］これによれば、静的な静止画像（Ｓｔｉｌｌ ｉｍａｇｅ）などを長時間、表示領域で表示する場合に、低いリフレッシュフレームレートで映像を表示することができる。これにより、データ駆動回路で消費される消費電力を下げることができる利点がある。

［７４］図４を参照すると、１２０Ｈｚの周波数を有する垂直同期化信号に基づいて、すべてのフレームがリフレッシュフレームの場合、リフレッシュフレームレートは、１２０Ｈｚである。すなわち、リフレッシュフレームレートが、垂直同期化信号の周波数と同一である場合、スキップフレームは、存在しなくてもよい。動画コンテンツを表示する場合、リフレッシュフレームレートの高いことが望ましい場合がある。

［７５］これによれば、リフレッシュフレーム間の時間の間隔は、約８．３ｍｓ（１／１２０秒）であり得る。

［７６］一方、１つのリフレッシュフレームが終了した後、１つ以上のスキップフレームが開始され得る。

［７７］図４を参照すると、１２０Ｈｚの周波数を有する垂直同期化信号に基づいて、１つのリフレッシュフレームが終了した後、４つのリフレッシュフレームが連続して開始される。これによれば、リフレッシュフレームレートは、２４Ｈｚである。リフレッシュフレーム間の時間の間隔は、約４１．７ｍｓ（１／２４秒）である。

［７８］リフレッシュフレームレートは、前述したメインプロセッサ１１０によって制御されるものであり得る。例えば、図１を参照すると、メインプロセッサ１１０で設定されたリフレッシュフレームレートに応じて、メインプロセッサ１１０が、 イメージデータをタイミングコントローラ１２０に生成するためのピクセルパケットを、フレーム毎に、又は間欠的に送信することによって、様々なリフレッシュフレームレートを実現することができる。

［７９］図５は、本明細書の実施形態によるメインプロセッサ１１０と、タイミングコントローラ１２０との間のインターフェース５１０を示す図である。

［８０］図５を参照すると、インターフェース５１０は、メインリンク（ＭＡＩＮ又はＭＡＩＮ ＬＩＮＫとも呼ばれる）、補助チャネル（ＡＵＸ：Ａｕｘｉｌｉａｒｙ ｃｈａｎｎｅｌ）、ＨＰＤ（Ｈｏｔ Ｐｌｕｇ Ｄｅｔｅｃｔｏｒ）信号ライン（以下では、「ＨＰＤ」と称する）を含むディスプレイポート（Ｄｉｓｐｌａｙ Ｐｏｒｔ）である場合もある。

［８１］ディスプレイポートのメインリンクＭＡＩＮは、イメージデータをメインプロセッサ１１０からタイミングコントローラ１２０に伝送するためのチャネルである。メインリンクＭＡＩＮは、帯域幅が高く、呼び出し時間が短いチャネルであり、データをメインプロセッサ１１０からタイミングコントローラ１２０に送信する単方向（Ｓｉｍｐｌｅｘ）チャネルである。

［８２］ディスプレイポートの補助チャネルＡＵＸは、半二重双方向（Ｈａｌｆ－ｄｕｐｌｅｘ、ｂｉｄｉｒｅｃｔｉｏｎａｌ）チャネルとしてリンク管理及び装置制御に使用される。

［８３］ＨＰＤは、メインプロセッサ１１０と、タイミングコントローラ１２０との間の接続状態を知らせるために使用される。

［８４］伝送されるデータは、８Ｂ／１０Ｂコード、マンチェスターコード（Ｍａｎｃｈｅｓｔｅｒ）などに変換され、ソース送受信回路５２０及びシンク送受信回路５３０からインターフェース５１０に伝送され得る。

［８５］ソース送受信回路５２０及びシンク送受信回路５３０は、データを送信するための１つ以上の送信機（ｔｒａｎｓｍｉｔｔｅｒ）と、データを受信するための１つ以上の受信機（ｒｅｃｅｉｖｅｒ）とを含み得る。ソース送受信回路５２０とシンク送受信回路５３０とは、フィジカルレイヤ（Ｐｈｙｓｉｃａｌ Ｌａｙｅｒ）を構成する。

［８６］図５を参照すると、メインプロセッサ１１０とタイミングコントローラ１２０とは、それぞれタイミングジェネレータ５４０、５５０を含む。

［８７］メインプロセッサ１１０に含まれるタイミングジェネレータ５４０は、タイミングコントローラ１２０から受信した信号の同期化のために、タイミング信号を生成する装置であり得る。また、タイミングコントローラ１２０に含まれるタイミングジェネレータ５５０は、メインプロセッサ１１０から受信した信号の同期化のために、タイミング信号を生成する装置であり得る。

［８８］このようなタイミングジェネレータ５４０、５５０は、クロック信号を生成するクロックジェネレータの機能を実行することができる。

［８９］タイミングジェネレータ５４０、５５０により、メインプロセッサ１１０とタイミングコントローラ１２０とは、互いに同期化され得る。

［９０］図６は、位相固定ループ（ＰＬＬ：Ｐｈａｓｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）６００の構成ブロック図である。

［９１］前述の図５のタイミングジェネレータ５４０、５５０は、位相固定ループ６００を含むことができる。

［９２］位相固定ループ６００は、位相周波数検出器６０１、チャージポンプ６０２、ローパスフィルタ６０３、電圧制御発振器（ＶＣＯ：Ｖｏｌｔａｇｅ Ｃｏｎｔｒｏｌｌｅｄ Ｏｓｃｉｌａｔｏｒ）６０４、及び分周器回路６０５などを含むことができる。

［９３］図６を参照すると、位相周波数検出器６０１は、位相固定ループ６００の入力段６０６に入力される基準周波数（Ｆｒｅｑ Ｒｅｆ）と、分周器回路６０５から入力されるフィードバック信号とをそれぞれ入力される。位相周波数検出器６０１は、入力された２つの信号間の位相差に基づいたパルスを生成し、これを出力する。位相周波数検出器６０１から出力されたパルスは、チャージポンプ６０２に入力される。

［９４］チャージポンプ６０２の出力段は、ローパスフィルタ６０３を介して、電圧制御発振器６０４の入力段に接続されている。電圧制御発振器６０４の出力段６０７は、分周器回路６０５の入力段に接続されている。

［９５］位相周波数検出器６０１は、基準周波数（Ｆｒｅｑ Ｒｅｆ）と分周器回路６０５との出力を比較し、比較された信号間の位相差に比例するパルスを生成するように構成され得る。

［９６］位相周波数検出器６０１は、一例では、２つのアナログ乗算器の出力を合計することによって実現することができる。あるいは、位相周波数検出器６０１は、排他的論理和論理ゲート、フリップフロップ、又はデジタル論理ゲートなどの組み合わせによって実施することができる。

［９７］チャージポンプ６０２は、 位相周波数検出器６０１の出力に応じて、キャパシタを充電及び放電するように構成することができる。位相周波数検出器６０１は、「アップ」及び「ダウン」と呼ばれる２つの出力信号を提供することができる。２つの出力信号は、それぞれキャパシタを充電する信号であってもよく、キャパシタを放電させる信号であってもよい。これによれば、キャパシタの両端の電圧は、位相固定ループ６００の入力段６０６に入力されるパルスと、分周器回路６０５から入力されるパルスとの間の位相差に比例する。

［９８］チャージポンプ６０２は、一例として、ｐチャネルＭＯＳＦＥＴを介して、キャパシタに電流を供給し、ｎチャネルＭＯＳＦＥＴを介して、キャパシタから電流を放電させることができる。

［９９］一方、位相固定ループ６００は、位相周波数検出器６０１の出力段から出力される高周波数の高調波（ｈａｒｍｏｎｉｃ）成分を除去するように構成されたローパスフィルタ（Ｌｏｗ Ｐａｓｓ Ｆｉｌｔｅｒ）６０３をさらに含むことができる。ローパスフィルタ６０３は、抵抗とキャパシタとを直列に接続して構成される受動フィルタとして実現することができる。また、ローパスフィルタ６０３は、アクティブフィルタとして実現することができる。この場合、ローパスフィルタ６０３は、オペアンプ（Ｏｐｅｒａｔｉｏｎ ａｍｐｌｉｆｉｅｒ；ｏｐ ａｍｐともいう）のようなアンプ、及び抵抗とキャパシタなどを含むフィードバック経路を含むことができる。

［１００］ローパスフィルタ６０３のカットオフ周波数（Ｃｕｔｏｆｆ Ｆｒｅｑｕｅｎｃｙ）は、位相固定ループ６００が動作するための「キャプチャ範囲」を決定するために予め設定されてもよい。

［１０１］一方、電圧制御発振器６０４は、ローパスフィルタ６０３でフィルタリングされたチャージポンプ６０２の出力に依存する周波数を出力するように構成することができる。

［１０２］電圧制御発振器６０４は、高調波発振器（ｈａｒｍｏｎｉｃ ｏｓｃｉｌｌａｔｏｒ）、緩和発振器（ｒｅｌａｘａｔｉｏｎ ｏｓｃｉｌｌａｔｏｒ）などで実現することができる。チャージポンプ６０２のキャパシタが、充電及び放電されるにつれた可変電流は、電圧制御発振器６０４の周波数を変えることができる。これによれば、電圧制御発振器６０４の出力は、チャージポンプ６０２の出力に依存するようになる。

［１０３］一方、図６を参照すると、分周器回路６０５は、電圧制御発振器６０４の出力段６０７から出力された信号を、予め設定された値に分割するように構成されてもよい。これによれば、予め設定された値に分割された周波数が、位相周波数検出器６０１に入力され得る。これにより、入力段６０６に入力された信号とは異なる周波数が、出力段６０７に出力され得る。

［１０４］入力段６０６には、予め設定された周波数の信号が入力される。例えば、予め設定された周波数の信号を出力するための構成として、水晶発振器（ｃｒｙｓｔａｌ ｏｓｃｉｌｌａｔｏｒ）、ＲＣ発振器（ＲＣ ｏｓｃｉｌｌａｔｏｒ）、ＬＣ発振器（ＬＣ ｏｓｃｉｌｌａｔｏｒ）などが用いられ得る。

［１０５］このような予め設定された周波数は、位相固定ループ６００が動作するための周波数の範囲内でなければならない。位相固定ループ６００が動作するための範囲は、「キャプチャ範囲」と称することがある。

［１０６］予め設定された周波数が、分周器回路６０５から出力された信号の周波数より高い場合、位相周波数検出器６０１は、チャージポンプ６０２に信号を送り、チャージポンプ６０２内に含まれるキャパシタに電荷を充電することができる。予め設定された周波数が、分周器回路６０５から出力された信号の周波数より低い場合、位相周波数検出器６０１は、チャージポンプ６０２に信号を送り、チャージポンプ６０２内に含まれるキャパシタの電荷を取り除くことができる。

［１０７］又は、予め設定された周波数が、分周器回路６０５から出力された信号の周波数より高い場合、位相周波数検出器６０１は、チャージポンプ６０２に信号を送り、チャージポンプ６０２内に含まれるキャパシタに電荷を取り除くことができる。予め設定された周波数が、分周器回路６０５から出力された信号の周波数より低い場合、位相周波数検出器６０１は、チャージポンプ６０２に信号を送り、チャージポンプ６０２内に含まれるキャパシタに電荷を充電することができる。

［１０８］チャージポンプ６０２から出力された信号は、ローパスフィルタ６０３でフィルタリングされ、フィルタリングされた信号が、電圧制御発振器６０４に入力される。電圧制御発振器６０４は、フィルタリングされた信号に対応する周波数の信号を生成して出力することができる。

［１０９］位相固定ループ６００の入力段６０６に入力される信号の周波数及び位相が、位相固定ループ６００の出力段６０７から出力される信号の周波数及び位相と等しい場合、位相固定ループ６００は、「ロックされている（Ｌｏｃｋｅｄ）」と表現する。

［１１０］位相固定ループ６００の入力段６０６に入力される信号の周波数又は位相が、位相固定ループ６００の出力段６０７から出力される信号の周波数又は位相と異なる場合（すなわち、位相固定ループ６００がロックされていない場合）、前述のフィードバック過程を経て、出力段６０７から出力される信号の周波数又は位相が補償され得る。

［１１１］図７は、本明細書の実施形態による表示装置のディスプレイタイミングと、それに応じたメインリンク（ＭＡＩＮ；ＭＡＩＮ ＬＩＮＫ）及び補助チャネルＡＵＸの状態を示す図である。

［１１２］図７を参照すると、本明細書の実施形態による表示装置のディスプレイタイミングは、アクティブ期間ＡＣＴＩＶＥと垂直ブランク期間ＶＢＬＡＮＫとを含むことができる。

［１１３］図７のアクティブ期間ＡＣＴＩＶＥは、メインプロセッサが、メインリンクＭＡＩＮ ＬＩＮＫを介して、タイミングコントローラに映像を表示するためのピクセルパケットＰＸＬ ＰＡＣＫＥＴを伝送する期間に対応する。

［１１４］ピクセルパケットＰＸＬ ＰＡＣＫＥＴは、実際の映像を表示するためのイメージデータ以外にも、水平ラインに配置されるピクセル（又はサブピクセル）の数、１つの映像フレーム内のラインの総数、水平同期化信号の幅及び垂直同期化信号の幅などの情報をさらに含むことができる。

［１１５］即ち、図７のアクティブ期間ＡＣＴＩＶＥは、前述のリフレッシュフレーム期間のうち、映像表示のためのデータ電圧が、複数のデータラインに印加される期間（ｔ０～ｔ１期間及びｔ７以降の期間）に対応することができる。

［１１６］一方、図７を参照すると、ディスプレイタイミングは、アクティブ期間ＡＣＴＩＶＥの前後に、ダミー映像期間ＤＵＭＭＹ ＶＩＤＥＯをさらに含むことができる（図７のｔ１～ｔ２の期間、ｔ６～ｔ７の期間）。

［１１７］ダミー映像期間ＤＵＭＭＹ ＶＩＤＥＯは、表示領域に映像表示のためのイメージデータが入力される期間ではない。例えば、サブピクセルと電気的に接続されていないダミーゲートラインが、表示パネルの非表示領域にさらに配置される場合、ダミー映像期間ＤＵＭＭＹ ＶＩＤＥＯ中、ダミーゲートラインには、ゲート信号が出力され得る。

［１１８］これによると、ダミーゲートラインに入力されるゲート信号の出力タイミングを検出することにより、表示パネルの表示領域に配置されたゲートラインに、ゲート信号が適切なタイミングで入力されるかどうかを、間接的に確認することができる。

［１１９］ダミー映像期間ＤＵＭＭＹ ＶＩＤＥＯ中、メインリンクＭＡＩＮ ＬＩＮＫは、垂直フロントダミーデータ(ＶＦＤ：Ｖｅｒｔｉｃａｌ Ｆｒｏｎｄ Ｄｕｍｍｙ ｄａｔａ）を伝達するか、垂直バックダミーデータ（ＶＢＤ：Ｖｅｒｔｉｃａｌ Ｂａｃｋ Ｄｕｍｍｙ ｄａｔａ）を伝達することができる。

［１２０］場合によって、垂直ブランク期間ＶＢＬＡＮＫのうち一部の期間中に、ダミーゲートラインにゲート信号を入力することができる。この場合、ダミー映像期間ＤＵＭＭＹ ＶＩＤＥＯは、省略してもよい。

［１２１］これによれば、メインリンクＭＡＩＮ ＬＩＮＫが、垂直フロントダミーデータ（ＶＦＤ：Ｖｅｒｔｉｃａｌ Ｆｒｏｎｄ Ｄｕｍｍｙ ｄａｔａ）又は垂直バックダミーデータ（ＶＢＤ：Ｖｅｒｔｉｃａｌ Ｂａｃｋ Ｄｕｍｍｙ ｄａｔａ）信号を伝送する期間は、垂直ブランク期間ＶＢＬＡＮＫと重なり得る。

［１２２］一方、 図７を参照すると、アクティブ期間ＡＣＴＩＶＥと重ならない期間に、垂直ブランク期間ＶＢＬＡＮＫが存在する。垂直ブランク期間ＶＢＬＡＮＫは、リフレッシュフレームの垂直ブランク期間及びスキップフレーム期間を含むことができる。これによれば、垂直ブランク期間ＶＢＬＡＮＫの長さは、１フレーム期間の長さ（例えば、１２０Ｈｚに基づいて、約８．３ｍｓ）を超えることができる。

［１２３］メインリンクＭＡＩＮ ＬＩＮＫが、垂直フロントダミーデータＶＦＤを伝達する期間（ｔ１～ｔ２の期間）が終了すると、メインリンクＭＡＩＮ ＬＩＮＫは、垂直フロントポーチ（ＶＦＰ：Ｖｅｒｔｉｃａｌ Ｆｒｏｎｔ Ｐｏｒｃｈ）信号を伝達する期間（ｔ２～ｔ３の期間）に進入する。メインリンクＭＡＩＮ ＬＩＮＫが、垂直バックポーチ（ＶＢＰ：Ｖｅｒｔｉｃａｌ Ｂａｃｋ Ｐｏｒｃｈ）信号を伝達する期間ｔ５～ｔ６の期間が終了すると、メインリンクＭＡＩＮ ＬＩＮＫが、垂直バックダミーデータＶＢＤを伝達する期間（ｔ６～ｔ７の期間）に進入する。

［１２４］メインリンクＭＡＩＮ ＬＩＮＫが、垂直フロントポーチＶＦＰ信号を伝達する期間（ｔ２～ｔ３の期間）又は垂直バックポーチＶＢＰ信号を伝達する期間（ｔ５～ｔ６の期間）で、メインプロセッサは、メインリンクＭＡＩＮ ＬＩＮＫを介して、ピクセルパケットＰＸＬ ＰＡＣＫＥＴとは異なるデータを、タイミングコントローラに送信することができる。

［１２５］例えば、メインプロセッサは、メインリンクＭＡＩＮ ＬＩＮＫを介して、タッチセンシング機能を実行するためのタイミングデータを、タイミングコントローラに送信することができる。タイミングコントローラは、タッチセンシング機能を実行するためのタイミングデータの入力を受け取り、タッチ同期化信号（例えば、Ｔｓｙｎｃ信号など）を生成し、前述したタッチコントローラに出力することができる。

［１２６］又は、メインプロセッサは、メインリンクＭＡＩＮ ＬＩＮＫを介して、画面の明るさを調整するためのデータを、タイミングコントローラに送信することができる。これによれば、タイミングコントローラは、新たなイメージデータを入力されなくても、受信したデータに基づいて、サブピクセルの明るさを、設定された値に応じて調整するのが可能である。

［１２７］図７を参照すると、メインリンクＭＡＩＮ ＬＩＮＫを介した垂直フロントポーチＶＦＰ信号の伝達が終了する時点（ｔ３に対応）と、垂直バックポーチＶＢＰ信号の伝達が開始される時点（ｔ５に対応）との間の期間（ｔ３～ｔ５の期間に対応）中に、メインリンクＭＡＩＮ ＬＩＮＫに接続された送受信回路（例えば、ソース送受信回路及び／又はシンク送受信回路）の電源は、オフにされ得る。

［１２８］図５と 図７を併せて参照すると、該当期間（ｔ３～ｔ５の期間）のうち少なくとも一部の期間中、メインリンクＭＡＩＮ ＬＩＮＫと接続された送受信回路５２０、５３０の電源をオフにすることにより、消費電力を下げることができる。

［１２９］メインリンクＭＡＩＮ ＬＩＮＫの観点から、メインリンクＭＡＩＮ ＬＩＮＫに接続されたソース送受信回路５２０及び／又はシンク送受信回路５３０の電源がオフされた状態を、「リンクオフ（ＬＩＮＫ ＯＦＦ）」状態と定義することができる。「リンクオフ（ＬＩＮＫ ＯＦＦ）」状態は、「スリープ（ｓｌｅｅｐ）」状態とも称することもある。

［１３０］これと反対に、メインリンクＭＡＩＮ ＬＩＮＫの観点から、メインリンクＭＡＩＮ ＬＩＮＫと接続されたソース送受信回路５２０及びシンク送受信回路５３０の電源が、オン（ｏｎ）になった状態を「リンクオン」状態と定義することができる。

［１３１］メインリンクＭＡＩＮ ＬＩＮＫのリンクオフ状態は、メインプロセッサが、補助チャネルＡＵＸを介して、アクティブシンク信号７１０を、タイミングコントローラに送信することによって終了することができる。

［１３２］従って、メインリンクＭＡＩＮ ＬＩＮＫが、リンクオフ状態である期間の間、補助チャネルＡＵＸに接続されたソース送受信回路５２０及びシンク送受信回路５３０の電源は、オン（ｏｎ）状態であり得る。これによれば、メインリンクＭＡＩＮ ＬＩＮＫが、「リンクオフ」状態である期間の間、補助チャネルＡＵＸは、「リンクオン」状態であり得る。

［１３３］図７を参照すると、補助チャネルＡＵＸを介して、アクティブシンク信号７１０が、メインプロセッサからタイミングコントローラにｔ４の時点で伝送され、メインリンクＭＡＩＮ ＬＩＮＫのリンクオフ状態が終了する。

［１３４］メインリンクＭＡＩＮ ＬＩＮＫのリンクオフ状態が終了すると、メインリンクＭＡＩＮ ＬＩＮＫを介して、リンクトレーニング信号ＬＩＮＫ ＴＲＡＩＮＩＮＧの伝送が開始される。

［１３５］リンクトレーニング信号ＬＩＮＫ ＴＲＡＩＮＩＮＧは、クロックリカバリ（Ｃｌｏｃｋ Ｒｅｃｏｖｅｒｙ）パラメータを含むことができる。タイミングコントローラは、クロックリカバリパラメータを受信して、前述の位相固定ループ６００を介して、誤差が発生したクロックを復旧することができる（図６を参照）。

［１３６］リンクトレーニング信号ＬＩＮＫ ＴＲＡＩＮＩＮＧは、１つ以上のシンボルロックパターン（Ｓｙｍｂｏｌ ｌｏｃｋ ｐａｔｔｅｒｎ）を含むことができる。シンボルロックパターンは、クロックリカバリパラメータの伝送が完了した後に、メインリンクを介して送信されるものであり得る。タイミングコントローラは、シンボルロックパターンを受信して、メインプロセッサと同期化され得る。

［１３７］これによって、メインプロセッサが、リンクトレーニング信号ＬＩＮＫ ＴＲＡＩＮＩＮＧの送信を終了する時点（ｔ５の時点）には、メインプロセッサとタイミングコントローラとが同期化される。

［１３８］メインプロセッサが、リンクトレーニング信号ＬＩＮＫ ＴＲＡＩＮＩＮＧの送信を終了した後、メインリンクＭＡＩＮ ＬＩＮＫは、垂直バックポーチＶＢＰ信号と垂直バックダミーデータＶＢＤとを伝達することができる。

［１３９］一方、図７を参照すると、メインリンクＭＡＩＮ ＬＩＮＫが、「リンクオフ」状態である期間に、補助チャネルＡＵＸは、「リンクオン」状態である。メインプロセッサは、メインリンクＭＡＩＮ ＬＩＮＫのリンクオフ状態を終了するために、補助チャネルＡＵＸを介して、アクティブシンク信号７１０を伝達する必要があるため、補助チャネルＡＵＸをリンクオフ状態に保持することは困難である。

［１４０］本明細書の実施形態は、クロック信号ＣＬＫのパルス数に基づいて、メインリンクＭＡＩＮ ＬＩＮＫと補助チャネルＡＵＸを共にリンクオフ状態に切り替えることができる。

［１４１］図７を参照すると、メインリンクＭＡＩＮ ＬＩＮＫが、リンクオフ状態である期間（ｔ３～ｔ４の期間）に対応するクロック信号ＣＬＫのパルス数に基づいて、メインリンクＭＡＩＮ ＬＩＮＫと補助チャネルＡＵＸの両方とも、リンクオフ状態に保つことができる。クロック信号ＣＬＫは、前述のタイミングジェネレータ５４０、５５０（図５を参照）から出力される信号であってもよい。

［１４２］本明細書の実施形態によるメインプロセッサ及び／又はタイミングコントローラは、クロック信号ＣＬＫのパルス数を算出するためのカウンタＣＯＵＮＴＥＲをさらに含み得る。

［１４３］カウンタＣＯＵＮＴＥＲは、クロック信号ＣＬＫの入力を受け、クロック信号ＣＬＫのパルスの立ち上がりエッジ（Ｒｉｓｉｎｇ ｅｄｇｅ）、又は、立ち下がりエッジ（Ｆａｌｌｉｎｇ ｅｄｇｅ）を検出することによって、パルス数を算出することができる。一定期間に、カウンタＣＯＵＮＴＥＲが算出したクロック信号ＣＬＫのパルス数は、当該期間の長さに対応する。

［１４４］これによると、メインリンクＭＡＩＮ ＬＩＮＫのリンクオフ期間の長さは、カウンタＣＯＵＮＴＥＲで計算されるパルスの数に置き換えることができる。

［１４５］メインプロセッサに含まれるカウンタＣＯＵＮＴＥＲは、算出されたパルスの数をメインプロセッサに出力することができる。タイミングコントローラに含まれるカウンタＣＯＵＴＮＥＲは、算出されたパルスの数をタイミングコントローラに出力することができる。

［１４６］以下では、図５及び図７を参照して、メインプロセッサ１１０が、メインリンクＭＡＩＮ ＬＩＮＫに接続された送受信回路５２０、５３０、及び、補助チャネルＡＵＸに接続された送受信回路５２０、５３０の電源を、オフにする期間を調整する方法について説明する。

［１４７］本発明の実施形態によるメインプロセッサ１１０は、メモリ（図示せず）を含むことができる。前記メモリには、リフレッシュフレームレートに応じた垂直ブランク期間ＶＢＬＡＮＫの長さに対する値が、予め格納され得る。

［１４８］垂直ブランク期間ＶＢＬＡＮＫの長さの値が格納されたメモリは、メインプロセッサ１１０に含まれるメモリであってもよく、メインプロセッサ１１０に接続される外部メモリであってもよい。前記メモリが、メインプロセッサ１１０に含まれる場合、ディスプレイコントローラ２７０は、前記メモリを含むことができる。

［１４９］メインプロセッサ１１０は、メインリンクＭＡＩＮ ＬＩＮＫを介して送信するイメージデータのリフレッシュフレームレート情報に基づいて、ｔ３の時点でメインリンクＭＡＩＮ ＬＩＮＫと接続されたソース送受信回路５２０の電源をオフにする。

［１５０］これにより、メインリンクＭＡＩＮ ＬＩＮＫに接続されたソース送受信回路５２０の電源がオフされ得る。

［１５１］一方、メインプロセッサ１１０は、ｔ３の時点で補助チャネルＡＵＸに接続されたソース送受信回路５２０の電源をオフにすることができる。

［１５２］補助チャネルＡＵＸに接続されるソース送受信回路５２０とシンク送受信回路５３０とが、同じ電源に接続されるように設計することができる。補助チャネルＡＵＸに接続されるソース送受信回路５２０とシンク送受信回路５３０との電源が、１つの電源に接続されることにより、ソース送受信回路５２０とシンク送受信回路５３０とは、同じ時点で全てオフにされ得る。これにより、消費電力の低減の効果がさらに上昇できる。

［１５３］したがって、ｔ３の時点で、メインリンクＭＡＩＮ ＬＩＮＫと補助チャネルＡＵＸの両方とも、「リンクオフ」状態に転換され得る。

［１５４］カウンタＣＯＵＮＴＥＲは、クロック信号ＣＬＫを基準にして、ｔ３時点からパルスの数をカウントし、カウント結果値を出力する。

［１５５］メインプロセッサ１１０は、カウンタＣＯＵＮＴＥＲの出力値と、予め格納された垂直ブランク期間ＶＢＬＡＮＫの長さとを比較する。メインプロセッサ１１０は、入力されたカウンタＣＯＵＮＴＥＲの出力値が、予め設定された垂直ブランク期間ＶＢＬＡＮＫの長さと等しくなると、メインリンクＭＡＩＮ ＬＩＮＫに接続されたソース送受信回路５２０の電源をオンにし、補助チャネルＡＵＸに接続されたソース送受信回路５２０及びシンク送受信回路５３０の電源をオンにする。すなわち、ｔ４の時点でカウンタＣＯＵＮＴＥＲが出力した値に応じて、メインプロセッサ１１０は、メインリンクＭＡＩＮ ＬＩＮＫと補助チャネルＡＵＸとを、「リンクオフ」状態から「リンクオン」状態に切り替えることができる。

［１５６］メインリンクＭＡＩＮ ＬＩＮＫと補助チャネルＡＵＸの両方とも、「リンクオフ」状態から「リンクオン」状態に転換されると、メインプロセッサ１１０は、メインリンクＭＡＩＮ ＬＩＮＫを介して、リンクトレーニング信号ＬＩＮＫ ＴＲＡＩＮＩＮＧを、タイミングコントローラ１２０に伝送する。タイミングコントローラ１２０は、リンクトレーニング信号ＬＩＮＫ ＴＲＡＩＮＩＮＧの入力を受け、メインプロセッサ１１０と同期化される過程を実行することができる。

［１５７］メインプロセッサ１１０は、ｔ４時点の以降にカウンタＣＯＵＮＴＥＲの出力値を初期化することができる。

［１５８］一方、本発明の実施形態によるメインプロセッサ１１０は、メモリ（図示せず）を含むことができ、前記メモリには、リフレッシュフレームレートに応じた垂直ブランク期間ＶＢＬＡＮＫの長さの値が、予め格納されていない場合がある。この場合、前記メモリに格納されている値は、カウンタＣＯＵＮＴＥＲから出力された値に基づいて、更新されることができる。

［１５９］例えば、リフレッシュフレームレートが保持されずに、変更された最初の垂直ブランク期間ＶＢＬＡＮＫに、メインリンクＭＡＩＮ ＬＩＮＫは、「リンクオフ」状態であり、メインリンクＭＡＩＮ ＬＩＮＫが、「リンクオフ」の状態である期間に、補助チャネルＡＵＸは、「リンクオン」状態を保持することができる。

［１６０］カウンタＣＯＵＮＴＥＲは、ｔ３の時点からクロック信号ＣＬＫのパルス数をカウントする。カウンタＣＯＵＮＴＥＲは、ｔ３の時点からメインプロセッサ１１０が、アクティブシンク信号７１０を、補助チャネルＡＵＸに送信するｔ４時点までの期間（すなわち、ｔ３～ｔ４までの期間）クロック信号ＣＬＫのパルス数をカウントする。

［１６１］カウンタＣＯＵＮＴＥＲは、前記ｔ３～ｔ４までの期間の間、カウントされたクロック信号ＣＬＫのパルス数を出力し、メインプロセッサ１１０は、前記カウンタＣＯＵＮＴＥＲの出力値をメモリに格納することができる。

［１６２］リフレッシュフレームレートが保持される垂直ブランク期間ＶＢＬＡＮＫに、メインリンクＭＡＩＮ ＬＩＮＫと補助チャネルＡＵＸは共に「リンクオフ」状態であり得る。

［１６３］メインプロセッサ１１０は、ｔ３時点から、カウンタＣＯＵＮＴＥＲから出力される値を入力され得る。メインプロセッサ１１０は、メモリに格納された値と、カウンタＣＯＵＮＴＥＲから出力される値とを比較することができる。比較される２つの値が等しくなる時点で、メインプロセッサ１１０は、メインリンクＭＡＩＮ ＬＩＮＫと補助チャネルＡＵＸの両方の状態を、「リンクオフ」状態から「リンクオン」状態に切り替えることができる。

［１６４］これによると、メインリンクＭＡＩＮ ＬＩＮＫと補助チャネルＡＵＸとは、垂直ブランク期間ＶＢＬＡＮＫのうち少なくとも一部の期間中、両方とも「リンクオフ」状態であり得る。これにより、消費電力を下げることができる効果がある。

［１６５］図７を参照すると、ｔ３時点前の期間と、ｔ４時点以降の期間中、カウンタＣＯＵＮＴＥＲは、クロック信号ＣＬＫのパルス数をカウントしてもよく、カウントしなくてもよい（ＤＯＮ′Ｔ ＣＡＲＥ）。

［１６６］図８～図１０は、カウンタ８００の実施形態と動作方法を例示的に示す図である。

［１６７］図８を参照すると、カウンタ８００は、クロック信号ＣＬＫ ＰＵＬＳＥの入力を受け、入力される信号のパルスの数を計算するように構成することができる。図８のカウンタ８００は、図７のカウンタＣＯＵＮＴＥＲを実現するための一例に過ぎず、これに限定されない。

［１６８］図８を参照すると、カウンタ８００は、２つ以上のフリップフロップ８１０、８２０、８３０、８４０を含むことができる。例えば、カウンタ８００は、第１のフリップフロップ８１０、第２のフリップフロップ８２０、第３のフリップフロップ８３０、及び第４のフリップフロップ８４０を含むことができる。

［１６９］第１のフリップフロップ８１０の入力段には、クロック信号ＣＬＫ ＰＵＬＳＥが入力される。第１のフリップフロップ８１０の出力段は、第２のフリップフロップ８２０の入力段に接続される。第２のフリップフロップ８２０の出力段は、第３のフリップフロップ８３０の入力段に接続される。第３のフリップフロップ８３０の出力段は、第４のフリップフロップ８４０の入力段に接続される。

［１７０］第１のフリップフロップ８１０の出力値Ｑ０は、第２のフリップフロップ８２０の入力段に入力される。第２のフリップフロップ８２０の出力値Ｑ１は、第３のフリップフロップ８３０の入力段に入力される。第３のフリップフロップ８３０の出力値Ｑ２は、第４のフリップフロップ８４０の入力段に入力される。第４のフリップフロップ８４０の出力値は、Ｑ３である。

［１７１］第１～ 第４のフリップフロップ８１０～８４０のそれぞれは、パルスの立ち上がりエッジ又は立ち下がりエッジを検出する。パルスの立ち上がりエッジ又は立ち下がりエッジを検出すると、出力値の位相が変わる。第１～第４のフリップフロップ８１０～８４０のそれぞれは、通常のＪＫフリップフロップで実現することができる。

［１７２］図９は、図８のカウンタ８００が、クロック信号ＣＬＫ ＰＵＬＳＥのパルス数をカウントする原理を示す図である。

［１７３］図８と図９を参照すると、第１～第４のフリップフロップ８１０～８４０は、入力パルスの立ち下がりエッジを検出することができる。例えば、第１のフリップフロップ８１０に入力されるクロック信号ＣＬＫ ＰＵＬＳＥの論理値が、１から０に変わると、第１のフリップフロップ８１０の出力値Ｑ０の論理値が変わる。これによれば、Ｑ０値は、０から１に変化するか、１から０に変化する。

［１７４］これによれば、第１～第４のフリップフロップ８１０～８４０のそれぞれが出力する信号の周波数は、入力された信号の周波数の半分である。

［１７５］したがって、第１のフリップフロップ８１０の出力値Ｑ０、第２のフリップフロップ８２０の出力値Ｑ１、第３のフリップフロップ８３０の出力値Ｑ２、及び第４のフリップフロップ８４０の出力値Ｑ４を用いて、クロック信号ＣＬＫ ＰＵＬＳＥのパルス数を、２進数で表すことができる。

［１７６］これによれば、Ｎ個のフリップフロップを含むカウンタ８００は、クロック信号ＣＬＫ ＰＵＬＳＥのパルスの数を、２ ^ Ｎ個までカウントすることができる。

［１７７］図９を参照すると、Ｑ０、Ｑ１、Ｑ２、Ｑ３の値がそれぞれ、０、０、０、０の場合、パルスの数は、０にカウントされる。Ｑ０、Ｑ１、Ｑ２、Ｑ３の値がそれぞれ、１、０、０、０の場合、パルスの数は、１にカウントされる。Ｑ０、Ｑ１、Ｑ２、Ｑ３の値がそれぞれ、１、１、１、１の場合、パルスの数は、１５にカウントされる。

［１７８」これにより、第１～第４のフリップフロップ８１０～８４０を用いて、１６個のパルス数をカウントできるカウンタ８００を構成することができる。

［１７９］図１０は、図８のカウンタ８００の真理表である。

［１８０］図１０を参照すると、Ｑ０は、２進数の最初の桁、Ｑ１は、２進数の２番目の桁、Ｑ２は、２進数の３番目の桁、Ｑ３は、２進数の４番目の桁に対応する。

［１８１］カウントされたパルスの数が１増加すると、Ｑ０値が１増加する。Ｑ０、Ｑ１、Ｑ２、Ｑ３の値が全て１になった後、Ｑ０値が１増加すると、Ｑ０、Ｑ１、Ｑ２、Ｑ３は、全て０に回帰する。

［１８２］これにより、Ｑ０、Ｑ１、Ｑ２、Ｑ３の論理値を用いて、一定期間のクロック信号のパルス数を、最大１６個まで検出することができる。

［１８３］図８～図１０は、図７のカウンタＣＯＵＮＴＥＲを実現するための一例にすぎず、これに限定されない。メインリンク及び補助チャネルのリンクオフＬＩＮＫ ＯＦＦ期間の長さと、基準となるクロック信号ＣＬＫの周波数などを考慮して、カウンタＣＯＵＮＴＥＲのカウントできる最大パルスの数（例：図８に示されたカウンタ８００の場合に検出可能な最大パルスの数は、１６個である）は、異なるように設計することができる。

［１８４］図１１は、垂直ブランク期間ＶＢＬＡＮＫのうち少なくとも一部の期間に、メインリンクＭＡＩＮ ＬＩＮＫと補助チャネルＡＵＸとが共に、リンクオフ状態であることを示す図である。

［１８５］図１１を参照すると、メインリンクＭＡＩＮ ＬＩＮＫは、ｔ３～ｔ４期間の間、リンクオフ状態であり得る。補助チャネルＡＵＸは、ｔ３～ｔ４期間の間、リンクオフ状態であり得る。場合によっては、補助チャネルＡＵＸは、ｔ３～ｔ４期間のうち少なくとも一部の期間中、リンクオフ状態であり、残りの一部の期間中、リンクオン状態であり得る。

［１８６］図１１を参照すると、メインリンクＭＡＩＮ ＬＩＮＫにリンクトレーニング信号ＬＩＮＫ ＴＲＡＩＮＩＮＧが伝送される時点で、補助チャネルＡＵＸには、予め設定されたレベルの定電圧が印加され得る。すなわち、補助チャネルＡＵＸには、アクティブシンク信号７１０（図７を参照）が印加されず、予め設定されたレベルの定電圧が印加され得る。アクティブシンク信号７１０が、補助チャネルＡＵＸを介して伝送されなくても、メインリンクＭＡＩＮ ＬＩＮＫを介してリンクトレーニング信号ＬＩＮＫ ＴＲＡＩＮＩＮＧが伝送され得る。

［１８７］メインリンクＭＡＩＮ ＬＩＮＫと補助チャネルＡＵＸとが、リンクオフ状態である期間の長さ（ｔ３～ｔ４期間の長さ）は、ＣＬＫ信号のパルスの数に置き換えられてもよい。

［１８８］前述のカウンタＣＯＵＮＴＥＲ（図７を参照）は、ｔ３時点からクロック信号ＣＬＫのパルス数をカウントすることができる。

［１８９］メインプロセッサは、リフレッシュフレームレートに基づいて、メインリンクＭＡＩＮ ＬＩＮＫと補助チャネルＡＵＸとがリンクオフ状態である期間の長さを調整する。メインプロセッサは、カウンタＣＯＵＮＴＥＲで算出されたパルスの数を用いて、前記期間の長さを調整することができる。

［１９０］カウンタＣＯＵＮＴＥＲが、パルスの数をカウントするクロック信号ＣＬＫは、一例として、タイミングコントローラが生成して出力する水平同期化信号（Ｈｓｙｎｃ信号ともいう）と同じ周波数を有する信号であってもよい。

［１９１］これにより、本明細書の実施形態によるメインプロセッサは、メインリンクＭＡＩＮ ＬＩＮＫと補助チャネルＡＵＸの両方が、リンクオフ状態である期間を有するように、送受信回路２４０（図２を参照）を制御することができる。

［１９２］図１２は、本明細書の実施形態によるメインプロセッサの駆動方法（１２００）のフローチャートである。

［１９３］図１２を参照すると、フローチャートの開始が定義される（１２１０）。フローチャートの開始は、メインプロセッサが、イメージデータを生成するためのピクセルパケットを、メインリンクを介して、タイミングコントローラに送信するステップに対応し得る。

［１９４］ディスプレイタイミングが、垂直ブランク期間ＶＢＬＡＮＫに入ると、メインプロセッサは、メインリンクを介して、タッチ信号などを生成するための信号などを伝送することができる（１２２０）。垂直ブランク期間ＶＢＬＡＮＫ中に、メインリンクを介して伝送される信号は、イメージデータ以外の信号であり得る。

［１９５］メインプロセッサは、垂直ブランク期間ＶＢＬＡＮＫ中に、メインリンクＭＡＩＮ ＬＩＮＫと補助チャネルＡＵＸとが、リンクオフ状態に切り替わるように、送受信回路（例えば、ソース送受信回路など）の電源をオフにすることができる（１２３０）。

［１９６］メインプロセッサは、メインリンクＭＡＩＮ ＬＩＮＫと補助チャネルＡＵＸとが、リンクオフ状態に切り替わった後、クロック信号に基づいて、パルスの数をカウントする（１２４０）。メインプロセッサに含まれるカウンタが、クロック信号のパルスの数をカウントするものであり得る。

［１９７］カウンタから算出されたクロック信号のパルス数が、予め設定されたリンクオフ期間の長さに対応するクロック信号のパルス数と等しくなると、メインプロセッサは、メインリンクＭＡＩＮ ＬＩＮＫと補助チャネルＡＵＸと接続された送受信回路の電源をオンにする（１２５０）。これにより、メインリンクＭＡＩＮ ＬＩＮＫと補助チャネルＡＵＸとが、リンクオン状態に切り替わる。

［１９８］メインプロセッサは、メインリンクＭＡＩＮ ＬＩＮＫを介して、リンクトレーニング信号ＬＩＮＫ ＴＲＡＩＮＩＮＧを、タイミングコントローラに送信する（１２６０）。タイミングコントローラは、受信したリンクトレーニング信号に基づいて、メインプロセッサと同期化する。

［１９９］メインプロセッサは、アクティブ期間ＶＡＣＴＩＶＥ中に映像表示のためのピクセルパケットを、メインリンクＭＡＩＮ ＬＩＮＫを介して、タイミングコントローラに送信する（１２７０）。

［２００］ 以降、フローチャートの終了が定義される（１２８０）。

［２０１］これによれば、本明細書の実施形態によるメインプロセッサの駆動方法は、補助チャネルを介して、アクティブ期間の開始を指示するアクティブシンク信号が送信されなくても、メインリンクＭＡＩＮ ＬＩＮＫを介して、トレーニング信号が伝送される。

［２０２］これにより、メインリンクＭＡＩＮ ＬＩＮＫが、リンクオフ状態である期間の間、補助チャネルＡＵＸは、リンクオフ状態であり得る。すなわち、補助チャネルＡＵＸに接続された送受信回路の電源をオフにすることで、消費電力を下げることができる。

［２０３］図１３は、本明細書の実施形態によるメインプロセッサの駆動方法（１３００）のフローチャートである。

［２０４］図１３を参照すると、フローチャートの開始が定義される（１３１０）。フローチャートの開始は、メインプロセッサが、イメージデータを生成するためのピクセルパケットを、メインリンクを介して、タイミングコントローラに送信するステップに対応し得る。

［２０５］ディスプレイタイミングが、垂直ブランク期間ＶＢＬＡＮＫに入ると、メインプロセッサは、メインリンクＭＡＩＮ ＬＩＮＫを介して、タッチ信号などを生成するためのタイミング信号などを伝送することができる（１３１５）。

［２０６］ディスプレイタイミングが、垂直ブランク期間ＶＢＬＡＮＫである期間に、メインプロセッサは、メインリンクＭＡＩＮ ＬＩＮＫに接続された送受信回路（例えば、ソース送受信回路など）の電源をオフにすることができる（１３２０）。これにより、メインリンクＭＡＩＮ ＬＩＮＫは、リンクオフ状態であり得る。

［２０７］メインプロセッサは、メインリンクＭＡＩＮ ＬＩＮＫに接続された送受信回路の電源をオフにした後、クロック信号ＣＬＫのパルス数をカウントする（１３２５）。メインプロセッサに含まれるカウンタは、クロック信号のパルス数をカウントすることができる。

［２０８］メインプロセッサは、アクティブ期間の開始を指示するアクティブシンク信号ＡＣＴＩＶＥ ＳＹＮＣを、補助チャネルＡＵＸを介して、タイミングコントローラに送信する（１３３０）。メインプロセッサは、アクティブシンク信号ＡＣＴＩＶＥ ＳＹＮＣを、補助チャネルＡＵＸに出力する時点まで、カウンタからカウントされたクロック信号のパルス数をメモリに記憶する。

［２０９］ アクティブ期間ＶＡＣＴＩＶＥにおいて、メインプロセッサは、メインリンクＭＡＩＮ ＬＩＮＫを介して、タイミングコントローラにイメージデータを生成するためのピクセルパケットを送信する（１３３５）。

［２１０］アクティブ期間ＶＡＣＴＩＶＥが終了した後、ディスプレイタイミングは、垂直ブランク期間ＶＢＬＡＮＫに入る（１３４０）。メインプロセッサは、メインリンクＭＡＩＮ ＬＩＮＫを介して、タッチ信号などを生成するためのタイミング信号などを伝送することができる。

［２１１］メインプロセッサは、メインリンクＭＡＩＮ ＬＩＮＫと電気的に接続された送受信回路の電源をオフにし、補助チャネルＡＵＸに電気的に接続された送受信回路の電源をオフにする（１３４５）。これにより、メインリンクと補助チャネルとの状態は、リンクオフ状態に入る。

［２１２］メインプロセッサは、クロック信号ＣＬＫのパルスの数をカウントする（１３５０）。メインプロセッサに含まれるカウンタが、クロック信号ＣＬＫのパルス数をカウントするものであり得る。

［２１３］カウンタのカウントしたパルスの数が、メモリに格納されたクロック信号のパルスの数と等しくなると、メインプロセッサは、メインリンクＭＡＩＮ ＬＩＮＫに接続された送受信回路の電源、及び、補助チャネルＡＵＸに接続された送受信回路の電源をオンにする（１３５５）。これにより、メインリンクＭＡＩＮ ＬＩＮＫと補助チャネルＡＵＸとの状態は、リンクオン状態に切り替わる。メインプロセッサは、リンクトレーニング信号を、メインリンクを介して、タイミングコントローラに送信することができる。これにより、メインプロセッサとタイミングコントローラとが、同期化される。

［２１４］ディスプレイタイミングは、アクティブ期間に入り、メインプロセッサは、メインリンクＭＡＩＮ ＬＩＮＫを介して、ピクセルパケットを伝送する（１３６０）。

［２１５］フローチャートの終了が定義される（１３６５）。

［２１６］これによれば、リフレッシュフレームレート毎に垂直ブランク期間の長さが、メモリに予め格納されていなくても、垂直ブランク期間の長さを検出し、補助チャネルと接続された送受信回路の電源をオフにすることができる。

［２１７］これにより、メインプロセッサとタイミングコントローラとの消費電力を下げることができる。

［２１８］以上で説明した本明細書の実施形態を簡単に説明すると、以下の通りである。

［２１９］本明細書の実施形態は、ソース送受信回路５２０を含むメインプロセッサ１１０と、シンク送受信回路５３０を含み、前記シンク送受信回路５３０で、前記メインプロセッサ１１０とインターフェース５１０を介して接続され、イメージデータＤＡＴＡ及び制御信号ＤＣＳ、ＧＣＳを生成して出力するタイミングコントローラ１２０とを含み、前記インターフェース５１０は、メインリンクＭＡＩＮ、ＭＡＩＮ ＬＩＮＫ及び補助チャネルＡＵＸを含み、前記メインプロセッサ１１０は、異なるリフレッシュフレーム期間の間の垂直ブランク期間ＶＢＬＡＮＫのうち少なくとも一部の期間中に、前記補助チャネルＡＵＸと電気的に接続された前記ソース送受信回路５２０及び前記シンク送受信回路５３０のうち少なくとも１つの電源をオフにする制御回路１００を提供することができる。

［２２０］本明細書の実施形態では、前記メインプロセッサ１１０は、クロック信号ＣＬＫを生成して出力するタイミングジェネレータ５４０、及び前記クロック信号ＣＬＫのパルスエッジを検出するように構成されたカウンタ８００を含む制御回路１００を提供することができる。

［２２１］本明細書の実施形態では、前記メインプロセッサ１１０は、予め設定された数の前記クロック信号ＣＬＫのパルスエッジが検出されると、前記補助チャネルＡＵＸに電気的に接続されたソース送受信回路５２０の電源をオンにする制御回路１００を提供することができる。

［２２２］本明細書の実施形態では、前記カウンタ８００は、前記クロック信号ＣＬＫの立ち下がりエッジ（Ｆａｌｌｉｎｇ ｅｄｇｅ）又は立ち上がりエッジ（Ｒｉｓｉｎｇ ｅｄｇｅ）のいずれかを検出する制御回路１００を提供することができる。

［２２３］本明細書の実施形態では、前記タイミングコントローラ１２０は、1つのフレームで水平ラインの開始を指示する水平同期化信号を生成して出力し、前記タイミングジェネレータ５４０が出力するクロック信号ＣＬＫは、前記水平同期化信号と周波数が同じ制御回路１００を提供することができる。

［２２４］本明細書の実施形態は、メインリンクＭＡＩＮ ＬＩＮＫと電気的に接続されたソース送受信回路５２０の電源がオフ状態である期間の長さを検出し、前記メインプロセッサ１１０は、検出された期間の長さに基づいて、補助チャネルＡＵＸに電気的に接続された前記ソース送受信回路５２０の電源がオフになる期間の長さを制御する制御回路１００を提供することができる。

［２２５］本明細書の実施形態は、前記垂直ブランク期間ＶＢＬＡＮＫの長さに応じて、前記補助チャネルＡＵＸに電気的に接続されたソース送受信回路５２０の電源がオフになる期間の長さが可変である制御回路１００を提供することができる。

［２２６］本明細書の実施形態では、前記メインプロセッサ１１０は、前記垂直ブランク期間ＶＢＬＡＮＫの長さに応じて、前記補助チャネルＡＵＸと電気的に接続された前記ソース送受信回路５２０の電源がオフになる期間の長さを、異なるように制御する制御回路１００を提供することができる。

［２２７］本明細書の実施形態では、前記補助チャネルＡＵＸと電気的に接続される前記ソース送受信回路５２０及び前記シンク送受信回路５３０は、１つの電源に接続される制御回路１００を提供することができる。

［２２８］本明細書の実施形態では、前記メインプロセッサ１１０は、前記１つの電源のオンオフタイミングを制御する制御回路１００を提供することができる。

［２２９］本明細書の実施形態では、前記カウンタ８００は、前記クロック信号ＣＬＫの入力を受け取るフリップフロップ（例えば、第１のフリップフロップ８１０）を含む制御回路１００を提供することができる。

［２３０］本明細書の実施形態は、前記メインプロセッサ１１０が、前記メインリンクＭＡＩＮ ＬＩＮＫを介して、前記メインプロセッサ１１０と前記タイミングコントローラ１２０との同期化のためのリンクトレーニング信号ＬＩＮＫ ＴＲＡＩＮＩＮＧを送信する時点（例えば、ｔ４の時点）で、前記補助チャネルＡＵＸに、予め設定されたレベルの定電圧が印加される制御回路１００を提供することができる。

［２３１］本明細書の実施形態は、ソース送受信回路５２０を含むメインプロセッサ１１０と、シンク送受信回路５３０を含み、前記シンク送受信回路５３０で、前記メインプロセッサ１１０とインターフェース５１０を介して接続され、 イメージデータＤＡＴＡ及び制御信号ＤＣＳ、ＧＣＳを生成して出力するタイミングコントローラ１２０と、前記タイミングコントローラ１２０により駆動タイミングが制御され、前記イメージデータＤＡＴＡ及び前記制御信号ＤＣＳに基づいて、データ電圧を生成して出力するデータ駆動回路３２０と、前記タイミングコントローラ１２０によって制御され、前記制御信号ＧＣＳに基づいて、ゲート電圧を出力するゲート駆動回路３３０と、前記データ電圧が印加される複数のデータラインＤＬ、前記ゲート電圧が印加される複数のゲートラインＧＬ、前記複数のデータラインＤＬと前記複数のゲートラインＧＬに電気的に接続される複数のサブピクセルＳＰが配置された表示パネル３１０とを含み、前記インターフェース５１０は、メインリンクＭＡＩＮ ＬＩＮＫと補助チャネルＡＵＸとを含み、前記メインプロセッサ１１０は、異なるリフレッシュフレーム期間の間の垂直ブランク期間ＶＢＬＡＮＫのうち少なくとも一部の期間中、前記補助チャネルＡＵＸと電気的に接続された前記ソース送受信回路５２０及び前記シンク送受信回路５３０のうち少なくとも１つの電源をオフにする表示装置３００を提供することができる。

［２３２］本明細書の実施形態では、前記タイミングコントローラ１２０は、複数のフレーム期間を定義する垂直同期化信号を生成して出力し、前記メインプロセッサ１１０は、前記複数のフレーム期間のうちリフレッシュフレーム期間に、前記メインリンクＭＡＩＮ ＬＩＮＫを介して、ピクセルパケットＰＸＬ ＰＡＣＫＥＴを、前記タイミングコントローラ１２０に伝送し、前記メインプロセッサ１１０は、前記複数のフレーム期間のうち前記リフレッシュフレーム期間と異なるスキップフレーム期間に、前記補助チャネルＡＵＸと電気的に接続された前記ソース送受信回路５２０及び前記シンク送受信回路５３０のうち少なくとも１つの電源をオフにする表示装置３００を提供することができる。

［２３３］本明細書の実施形態は、メインプロセッサ１１０が、イメージデータＤＡＴＡを生成するためのピクセルパケットＰＸＬ ＰＡＣＫＥＴを、インターフェース５１０のメインリンクＭＡＩＮ ＬＩＮＫを介して、タイミングコントローラ１２０に送信するステップ（１２１０ 、１３１０）と、前記タイミングコントローラ１２０が、前記ピクセルパケットＰＸＬ ＰＡＣＫＥＴを受信した後、ソース送受信回路５２０を含む前記メインプロセッサ１１０が、前記インターフェース５１０の補助チャネルＡＵＸと電気的に接続された前記ソース送受信回路５２０の電源をオフにするステップ（１２３０、１３４５）と、前記メインプロセッサ１１０が、前記補助チャネルＡＵＸと電気的に接続された前記ソース送受信回路５２０の電源をオンにするステップ（１２５０、１３５５）と、前記メインプロセッサ１１０が、前記メインリンクＭＡＩＮ ＬＩＮＫを介して、リンクトレーニング信号ＬＩＮＫ ＴＲＡＩＮＩＮＧを送信するステップ（１２６０，１３５５）とを含むメインプロセッサの駆動方法（１２００、１３００）を提供することができる。

［２３４］本明細書の実施形態は、前記メインプロセッサ１１０に含まれるカウンタ８００が、前記メインプロセッサ１１０から生成され出力されるクロック信号ＣＬＫのパルス数をカウントするステップ（１２４０、１３２５、１３５０）をさらに含むメインプロセッサの駆動方法（１２００、１３００）を提供することができる。

［２３５］本明細書の実施形態では、前記カウンタ８００が、前記クロック信号ＣＬＫのパルス数をカウントするステップ（１２４０、１３５０）は、前記補助チャネルＡＵＸと電気的に接続された前記ソース送受信回路５２０の電源がオフになった状態で行われるメインプロセッサの駆動方法（１２００、１３００）を提供することができる。

［２３６］本明細書の実施形態では、前記カウンタ８００が、前記クロック信号ＣＬＫのパルス数をカウントするステップ１３２５は、前記補助チャネルＡＵＸと電気的に接続された前記ソース送受信回路５２０の電源がオンになった状態で行われるメインプロセッサの駆動方法（１３００）を提供することができる。

［２３７］以上の説明は、本開示の技術思想を例示的に説明したものに過ぎず、本開示が属する技術分野で通常の知識を有する者であれば、本開示の本質的な特性から逸脱しない範囲で、様々な修正及び変形が可能であるだろう。また、本開示に示されている実施形態は、本開示の技術思想を限定するものではなく、説明するためのものであるため、これらの実施形態によって本開示の技術思想の範囲が限定されるものではない。本開示の保護範囲は、以下の特許請求の範囲によって解釈されるべきであり、それと同等の範囲内にあるすべての技術思想は、本開示の権利範囲に含まれるものと解釈されるべきである。

Claims (18)

1. ソース送受信回路を含むメインプロセッサ；及び
   前記メインプロセッサとインターフェースを介して接続されるシンク送受信回路を含み、イメージデータ及び制御信号を生成して出力するタイミングコントローラを備え、
   前記インターフェースは、メインリンク及び補助チャネルを含み、
   前記メインプロセッサは、異なるリフレッシュフレーム期間の間の垂直ブランク期間のうち少なくとも一部の期間中、前記補助チャネルと電気的に接続された前記ソース送受信回路及び前記シンク送受信回路のうち少なくとも１つの電源をオフにする、制御回路。
2. 前記メインプロセッサは、
   クロック信号を生成して出力するタイミングジェネレータ；及び
   前記クロック信号のパルスエッジを検出するように構成されたカウンタを含む、請求項１に記載の制御回路。
3. 前記メインプロセッサは、予め設定された数の前記クロック信号のパルスエッジが検出されると、前記補助チャネルに電気的に接続された前記ソース送受信回路の電源をオンにする、請求項２に記載の制御回路。
4. 前記カウンタは、前記クロック信号の立ち下がりエッジ又は立ち上がりエッジのいずれかを検出する、請求項２に記載の制御回路。
5. 前記タイミングコントローラは、１つのフレームで水平ラインの開始を指示する水平同期化信号を生成して出力し、
   前記タイミングジェネレータが出力する前記クロック信号は、前記水平同期化信号と周波数が同じである、請求項２に記載の制御回路。
6. 前記メインプロセッサは、前記メインリンクと電気的に接続されたソース送受信回路の電源がオフ状態である期間の長さを検出し、
   前記メインプロセッサは、検出された前記期間の長さに基づいて、前記補助チャネルと電気的に接続された前記ソース送受信回路の電源がオフになる期間の長さを制御する、請求項１に記載の制御回路。
7. 前記垂直ブランク期間の長さに応じて、前記補助チャネルと電気的に接続された前記ソース送受信回路の電源がオフになる期間の長さが可変である、請求項１に記載の制御回路。
8. 前記メインプロセッサは、前記垂直ブランク期間の長さに応じて、前記補助チャネルと電気的に接続された前記ソース送受信回路の電源がオフになる期間の長さを異なるように制御する、請求項１に記載の制御回路。
9. 前記補助チャネルと電気的に接続される前記ソース送受信回路及び前記シンク送受信回路は、一つの電源に接続される、請求項１に記載の制御回路。
10. 前記メインプロセッサは、前記１つの電源のオンオフタイミングを制御する、請求項９に記載の制御回路。
11. 前記カウンタは、前記クロック信号の入力を受け取るフリップフロップを含む、請求項２に記載の制御回路。
12. 前記メインプロセッサが、前記メインリンクを介して、前記メインプロセッサと前記タイミングコントローラとの同期化のためのリンクトレーニング信号を、前記タイミングコントローラに送信する時点で、
    前記補助チャネルに予め設定されたレベルの定電圧が印加される、請求項１に記載の制御回路。
13. ソース送受信回路を含むメインプロセッサ；
    前記メインプロセッサとインターフェースを介して接続されるシンク送受信回路を含み、イメージデータ及び制御信号を生成して出力するタイミングコントローラ；
    前記タイミングコントローラによって駆動タイミングが制御され、前記イメージデータ及び前記制御信号に基づいて、データ電圧を生成して出力するデータ駆動回路；
    前記タイミングコントローラによって制御され、前記制御信号に基づいて、ゲート電圧を出力するゲート駆動回路；及び
    前記データ電圧が印加される複数のデータライン、前記ゲート電圧が印加される複数のゲートライン、及び前記複数のデータラインと前記複数のゲートラインとに電気的に接続される複数のサブピクセルが配置される表示パネルを備え、
    前記インターフェースは、メインリンク及び補助チャネルを含み、
    前記メインプロセッサは、異なるリフレッシュフレーム期間の間の垂直ブランク期間のうち少なくとも一部の期間中、前記補助チャネルと電気的に接続された前記ソース送受信回路及び前記シンク送受信回路のうち少なくとも１つの電源をオフにする、表示装置。
14. 前記タイミングコントローラは、複数のフレーム期間を定義する垂直同期化信号を生成して出力し、
    前記メインプロセッサは、前記複数のフレーム期間のうちリフレッシュフレーム期間に、前記メインリンクを介して、ピクセルパケットを前記タイミングコントローラに伝送し、
    前記メインプロセッサは、前記複数のフレーム期間のうち、前記リフレッシュフレーム期間とは異なるスキップフレーム期間において、前記補助チャネルと電気的に接続された前記ソース送受信回路及び前記シンク送受信回路のうち少なくとも一つの電源をオフにする、請求項１３に記載の表示装置。
15. メインプロセッサが、イメージデータを生成するためのピクセルパケットを、インターフェースのメインリンクを介して、タイミングコントローラに送信するステップ；
    前記タイミングコントローラが前記ピクセルパケットを受信した後、ソース送受信回路を含む前記メインプロセッサが、前記インターフェースの補助チャネルと電気的に接続された前記ソース送受信回路の電源をオフにするステップ；
    前記メインプロセッサが、前記補助チャネルと電気的に接続された前記ソース送受信回路の電源をオンにするステップ；及び
    前記メインプロセッサが、前記メインリンクを介して、リンクトレーニング信号を送信するステップを含む、メインプロセッサの駆動方法。
16. 前記メインプロセッサに含まれるカウンタが、前記メインプロセッサから生成され出力されるクロック信号のパルス数をカウントするステップをさらに含む、請求項１５に記載のメインプロセッサの駆動方法。
17. 前記カウンタが、前記クロック信号のパルス数をカウントするステップは、前記補助チャネルと電気的に接続された前記ソース送受信回路の電源がオフになった状態で行われる、請求項１６に記載のメインプロセッサの駆動方法。
18. 前記カウンタが、前記クロック信号のパルス数をカウントするステップは、前記補助チャネルと電気的に接続された前記ソース送受信回路の電源がオンになった状態で行われる、請求項１６に記載のメインプロセッサの駆動方法。

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