CN104795318A - 半导体器件的制造方法 - Google Patents

半导体器件的制造方法 Download PDF

Info

Publication number
CN104795318A
CN104795318A CN201510029447.6A CN201510029447A CN104795318A CN 104795318 A CN104795318 A CN 104795318A CN 201510029447 A CN201510029447 A CN 201510029447A CN 104795318 A CN104795318 A CN 104795318A
Authority
CN
China
Prior art keywords
electrode
deposited
energising
semiconductor wafer
film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Withdrawn
Application number
CN201510029447.6A
Other languages
English (en)
Inventor
村上善则
福间准
金冈卓
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Renesas Electronics Corp
Original Assignee
Renesas Electronics Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Renesas Electronics Corp filed Critical Renesas Electronics Corp
Publication of CN104795318A publication Critical patent/CN104795318A/zh
Withdrawn legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H01L21/2885—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition using an external electrical current, i.e. electro-deposition
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D3/00—Electroplating: Baths therefor
    • C25D3/02—Electroplating: Baths therefor from solutions
    • C25D3/48—Electroplating: Baths therefor from solutions of gold
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D17/00—Constructional parts, or assemblies thereof, of cells for electrolytic coating
    • C25D17/001—Apparatus specially adapted for electrolytic coating of wafers, e.g. semiconductors or solar cells
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D17/00—Constructional parts, or assemblies thereof, of cells for electrolytic coating
    • C25D17/10—Electrodes, e.g. composition, counter electrode
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/10—Electroplating with more than one layer of the same or of different metals
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/18—Electroplating using modulated, pulsed or reversing current
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60—Electroplating characterised by the structure or texture of the layers
    • C25D5/605—Surface topography of the layers, e.g. rough, dendritic or nodular layers
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60—Electroplating characterised by the structure or texture of the layers
    • C25D5/605—Surface topography of the layers, e.g. rough, dendritic or nodular layers
    • C25D5/611—Smooth layers
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/60—Electroplating characterised by the structure or texture of the layers
    • C25D5/615—Microstructure of the layers, e.g. mixed structure
    • C25D5/617—Crystalline layers
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/627—Electroplating characterised by the visual appearance of the layers, e.g. colour, brightness or mat appearance
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D7/00—Electroplating characterised by the article coated
    • C25D7/12—Semiconductors
    • C25D7/123—Semiconductors first coated with a seed layer or a conductive layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
    • H01L21/283—Deposition of conductive or insulating materials for electrodes conducting electric current
    • H01L21/288—Deposition of conductive or insulating materials for electrodes conducting electric current from a liquid, e.g. electrolytic deposition
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
    • H01L24/741—Apparatus for manufacturing means for bonding, e.g. connectors
    • H01L24/742—Apparatus for manufacturing bump connectors
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D21/00—Processes for servicing or operating cells for electrolytic coating
    • C25D21/10—Agitating of electrolytes; Moving of racks
    • C—CHEMISTRY; METALLURGY
    • C25—ELECTROLYTIC OR ELECTROPHORETIC PROCESSES; APPARATUS THEREFOR
    • C25D—PROCESSES FOR THE ELECTROLYTIC OR ELECTROPHORETIC PRODUCTION OF COATINGS; ELECTROFORMING; APPARATUS THEREFOR
    • C25D5/00—Electroplating characterised by the process; Pretreatment or after-treatment of workpieces
    • C25D5/16—Electroplating with layers of varying thickness
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/03—Manufacturing methods
    • H01L2224/034—Manufacturing methods by blanket deposition of the material of the bonding area
    • H01L2224/03444—Manufacturing methods by blanket deposition of the material of the bonding area in gaseous form
    • H01L2224/0345—Physical vapour deposition [PVD], e.g. evaporation, or sputtering
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/0401—Bonding areas specifically adapted for bump connectors, e.g. under bump metallisation [UBM]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/0502—Disposition
    • H01L2224/05022—Disposition the internal layer being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05117—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/05124—Aluminium [Al] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/05147—Copper [Cu] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/05001—Internal layers
    • H01L2224/05099—Material
    • H01L2224/051—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05163—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05166—Titanium [Ti] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/0556—Disposition
    • H01L2224/05571—Disposition the external layer being disposed in a recess of the surface
    • H01L2224/05572—Disposition the external layer being disposed in a recess of the surface the external layer extending out of an opening
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05575—Plural external layers
    • H01L2224/0558—Plural external layers being stacked
    • H01L2224/05582—Two-layer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H01L2224/056—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/05663—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/05664—Palladium [Pd] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/114—Manufacturing methods by blanket deposition of the material of the bump connector
    • H01L2224/1146—Plating
    • H01L2224/11462—Electroplating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/11—Manufacturing methods
    • H01L2224/1147—Manufacturing methods using a lift-off mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/1302—Disposition
    • H01L2224/13022—Disposition the bump connector being at least partially embedded in the surface
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/10—Bump connectors; Manufacturing methods related thereto
    • H01L2224/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L2224/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector
    • H01L2224/13001—Core members of the bump connector
    • H01L2224/13099—Material
    • H01L2224/131—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/13138—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/13144—Gold [Au] as principal constituent
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/12—Structure, shape, material or disposition of the bump connectors prior to the connecting process
    • H01L24/13—Structure, shape, material or disposition of the bump connectors prior to the connecting process of an individual bump connector

Landscapes

  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • Electrochemistry (AREA)
  • Materials Engineering (AREA)
  • Metallurgy (AREA)
  • Organic Chemistry (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Life Sciences & Earth Sciences (AREA)
  • Sustainable Development (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Electroplating Methods And Accessories (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

一种半导体器件的制造方法。通过抑制电沉积金电极的表面状态的变化防止有关半导体器件的外观检查的错误报告。在电沉积金电极的形成中，通过交替地重复执行在使电沉积金层的晶体生长的电镀设备的处理杯中提供的阳极电极和阴极电极之间的通电步骤即通电ON，和执行在阳极电极和阴极电极之间的不通电步骤即通电OFF，形成由堆叠的多个电沉积金层形成的电沉积金电极。因此，即使电镀液的成分出现老化变化，也能抑制电沉积金电极的表面状态的变化，并能够保持具有例如约0.25rad的表面粗糙度的表面状态。结果，能够减少由于在电沉积金电极的外观检查中发现的电沉积金电极的亮度变化的半导体器件的外观检查的错误报告。

Description

半导体器件的制造方法
相关申请的交叉引用
包括说明书、附图和摘要的、于2014年1月21日提交的日本专利申请No.2014-009004的公开作为参考全部并入本文。
技术领域
本发明涉及一种制造半导体器件的技术，该技术优选用于例如具有通过电解电镀工艺形成的电沉积电极的半导体器件的制造工艺。
背景技术
日本未审查专利申请公告No.2001-105968公开了一种技术，其中在通过使用非氰化物电镀液的电解镀金技术形成金凸块电极的步骤期间监测给电镀液施加的电压，因此检测加入到电镀液的铊的量，以抑制由于减少加入铊的浓度引起的诸如不规则沉积的差电镀质量的发生。
发明内容
已有在通过电解镀金工艺在半导体衬底的主表面上形成的电极(在下文中称为电沉积金电极)的半导体器件的外观检查中发现的关于不规则外观的大量报告。然而，关于不规则外观的大多数这种报告是错误报告，其中当金沉淀物基本上不必被检测为外来物质时，它们被检测为外来物质。由于电镀液的成分的老化变化，这种错误检测是由电沉积金电极的表面逐步从粗糙状态变成平滑状态引起的。因此为了减少有关半导体器件的外观检查的错误报告，必须抑制电沉积金电极的表面状态的变化。
从该说明书的描述和附图将说明其它问题和新的特征。
根据本发明的实施例，提供一种制造半导体器件的方法，其中在通过电解镀金工艺形成电沉积金电极时，交替地重复执行在使电沉积金层的晶体生长的电镀设备的处理杯中提供的阳极电极和阴极电极之间的通电步骤，和执行在阳极电极和阴极电极之间的不通电步骤，从而形成由堆叠的多个电沉积金层形成的电沉积金电极。
根据本发明的实施例，由于能够抑制电沉积金电极的表面状态的变化，所以能够防止有关半导体器件的外观检查的错误报告。
附图说明
图1是根据本发明实施例的在电沉积金电极的制造工艺期间的半导体器件的主要部分的截面图。
图2是在图1后面的制造工艺期间与图1的部分相同的主要部分的截面图。
图3是在图2后面的制造工艺期间与图1的部分相同的主要部分的截面图。
图4是在图3后面的制造工艺期间与图1的部分相同的主要部分的截面图。
图5是在图4后面的制造工艺期间与图1的部分相同的主要部分的截面图。
图6是在图5后面的制造工艺期间与图1的部分相同的主要部分的截面图。
图7A和7B每个都是根据该实施例的在第一电镀设备中提供的处理杯的主要部分的截面图，该处理杯被构造成用搅拌器搅拌电镀液。
图7A是示例当将半导体晶片放入其中或者从那里移除时第一电镀设备的处理杯的一方面的主要部分的截面图，以及图7B是示例当半导体晶片受到电镀时第一电镀设备的处理杯的一方面的主要部分的截面图。
图8是根据该实施例的使用第一电镀设备的电镀工艺的工艺流程图。
图9A是根据该实施例的使用第一电镀设备电镀时的制法配置的示意图，图9B是本发明人在比较研究中使用第一电镀设备电镀时的制法配置的示意图。
图10A是示意性示出根据该实施例的电沉积金电极的截面图，图10B是示意性示出本发明人在比较研究中的电沉积金电极的截面图。
图11包括示出根据该实施例的关于作为参数的通电ON时间和通电OFF时间每个的电沉积金电极的表面粗糙度的图，和共同示出用于每个半导体晶片的通电ON时间和通电OFF时间的表。
图12是根据该实施例的在第二电镀设备中提供的处理杯的主要部分的截面图，该处理杯被构造成用喷射搅拌电镀液。
图13A是根据该实施例的使用第二电镀设备电镀时的制法配置的示意图，以及图13B是本发明人在比较研究中使用第二电镀设备电镀时的制法配置的示意图。
具体实施方式
虽然根据需要为了方便下面的实施例可以被分成多个部分或者实施例加以描述，但是除了具体规定情况以外它们不是彼此无关的，它们是一个是另一个的部分或者全部的修改、细节、补充说明等的关系。
在下面的实施例中，当提及元件等的数字(包括数字、数值、数量、范围等)时，除了具体规定情况以外，或者除了该数字主要明确限制于具体数字情况以外，该数字不限制于具体数字。换句话说，该数字可以不小于或者不大于具体数字。
在下面的实施例中，将意识到，该实施例的组成元件(包括元件步骤等)不是必不可少的，除了具体规定的情况和组成元件被认为是主要明确必不可少的情况以外。
将意识到，例如，术语“由A组成”、“由A配置”、“具有A”或者“包括A”不意指排除不同于元件A的任何元件，除了元件A具体规定被排除的情况以外。类似地，在下面的实施例中，描述关于组成元件的形状等，位置关系等意指包括具有形状等基本上类似于组成元件等的元件等，除了具体规定的情况和这种元件等被认为是主要明确不包括的情况以外。这同样适用于数值和范围中的每个。
在用于下面实施例的图中，为了更好的可视性，还可以给平面图画阴影。在用于说明下面实施例的所有图中，具有相同功能的部件原则上指定相同的数字，且省略其重复的描述。在下文中，根据附图详细描述了本发明的实施例。
本发明人发现了半导体器件的外观检查的问题，由于认为将进一步阐明根据本发明实施例的制造半导体器件的方法，因此现在具体描述该问题。
本发明人采用了通过电解镀金工艺形成在衬垫电极上的其间具有籽晶膜的电沉积金电极，即，采用了具有所谓的衬垫上金属化(OPM)结构的电极，作为在半导体器件中提供的外部电极以便电耦合外部部件。然而，当报告的不规则外观基本上不是不规则外观时，报告了在半导体器件的外观检查中发现的电沉积金电极的不规则外观。因此本发明人对引起这种错误检查的原因和防止措施进行了研究。
在形成电沉积金电极的步骤中，由于处理次数的数量或者从初始组成电解槽经过的时间的增加，电镀液的成分的老化变化会出现，因此电沉积金电极的表面逐步从粗糙状态变成光滑状态。另外，电沉积金电极的视觉亮度变化取决于电沉积金电极的表面状态。具体地，当具有光滑表面的电沉积金电极(例如，小于0.025rad的表面粗糙度)在外观检查中示出明亮外观时，具有粗糙表面的电沉积金电极(例如，0.025rad或更大的表面粗糙度)在外观检查中示出了黑暗外观。
因此，在形成电沉积金电极的步骤中，由于处理次数的数量或者从初始组成电解槽经过的时间的增加，因此电沉积金电极的外观逐步从黑暗状态变成明亮状态。
在形成电沉积金电极的步骤中，由于金沉淀物所以可以形成具有20至100μm直径尺寸的金突起物。即使这种金突起物形成在电沉积金电极的表面上，也不会出现诸如半导体器件的产量显著减少的问题；因此，可以形成金突起物。在外观检查中，即使金突起物存在于具有黑暗外观的电沉积金电极(具有粗糙表面的电沉积金电极)上，该金突起物也不会被认出且确定该电沉积金电极为正常外观。
然而，如果该金突起物存在于具有明亮外观的电沉积金电极(具有光滑表面的电沉积金电极)上，则在外观检查中会将该金突起物认作为是外来物质，因此虽然基本上是正常的，但是确定该电沉积金电极为不规则外观。
因此，已了解为了降低关于半导体器件的外观检查的错误报告，必须使电沉积金电极的表面保持粗糙，例如0.025rad或更大，以便在外观检查中该金突起物不会被认出。通过控制电镀液中包含的亚硫酸与硫酸的浓度比，能够使电沉积金电极的表面保持粗糙。然而，这种方法需要置换该电镀液或者加入亚硫酸，导致制造成本增加。
第一实施例
<电沉积金电极的制造工艺>
在图1至图6的步骤顺序中描述了根据第一实施例的制造半导体器件的方法。图1至图6每个都是用于说明电沉积金电极的制造工艺的半导体器件的每个主要部分的截面图。
首先，如图1所示，制备在本示例性情况下具有处理成薄圆片状的半导体晶片SW的半导体衬底，并在该半导体晶片SW的主表面上形成每个被省略示出的多个半导体元件、多层结构互连等。此外，形成覆盖多层结构互连等的表面保护膜IL1，然后形成包括例如作为主要导体的铝的衬垫电极PD，每个衬垫电极PD都与例如多层结构互连的顶部互连电耦合。通过例如溅射工艺在半导体晶片SW的主表面上形成铝膜来形成衬垫电极PD，然后通过光刻工艺和干蚀刻工艺处理该铝膜。衬垫电极PD具有例如约1μm的厚度。虽然衬垫电极PD在第一实施例中包括作为主要导体的铝，但是该衬垫电极PD可以包括作为主要导体的铜。
随后，如图2所示，通过例如等离子体化学气相沉积(CVD)工艺在半导体晶片SW的主表面上形成氧化硅膜IL2a以覆盖衬垫电极PD。随后，通过例如等离子体CVD工艺在氧化硅膜IL2a上形成氮化硅膜IL2b，以便形成由氧化硅膜IL2a和氮化硅膜IL2b组成的钝化膜IL2。钝化膜IL2具有防止进入晶片或者来自外部的杂质的功能，和抑制α射线透射的功能。氧化硅膜IL2a具有例如0.2μm的厚度，并且氮化硅膜IL2b具有例如0.6μm的厚度。
随后，如图3所示，通过光刻工艺和干蚀刻工艺处理钝化膜IL2，因此在钝化膜IL2中形成每个都允许暴露不同于其外围的衬垫电极PD的部分的衬垫开口CN1。
随后，如图4所示，通过例如溅射工艺在半导体晶片SW的主表面上按顺序形成钛膜和钯膜，以便形成由钛膜和钯膜组成的籽晶膜(基膜)UM。提供钛膜以防止钯扩散到半导体晶片SW一侧，并且提供钯膜以促进在随后步骤中形成的电沉积金电极的生长。钛膜具有例如约0.175μm的厚度，并且钯膜具有例如约0.175μm的厚度。
随后，如图5所示，通过光刻工艺在籽晶膜UM上形成抗蚀图案RP。在平面图上该抗蚀图案RP在每个衬垫电极PD上具有开口CN2，并且在开口CN2的底部暴露出籽晶膜UM。开口CN2的平面尺寸小于衬垫电极PD的平面尺寸且大于开口CN1的平面尺寸。抗蚀图案RP具有例如约10μm的厚度。
随后，通过电解镀金工艺在抗蚀图案RP的开口CN2的内部形成电沉积金电极AP。该电沉积金电极AP具有例如约3μm的厚度。该电沉积金电极AP具有例如0.025rad或更大的表面粗糙度。随后详细描述通过电解镀金工艺形成电沉积金电极AP的方法。
随后，如图6所示，移除抗蚀图案RP。随后，通过用电沉积金电极AP作为掩模的湿蚀刻工艺移除不必要的(暴露的)籽晶膜UM。通过上述步骤，基本上完成了用其间的籽晶膜UM电耦合衬垫电极PD的电沉积金电极AP。
<使用第一电镀设备形成电沉积金电极的方法>
现在描述使用根据第一实施例的第一电镀设备形成电沉积金电极(图5示例的电沉积金电极AP)的方法。第一电镀设备具有被构造成用搅拌器搅拌电镀液的处理杯。
1.第一电镀设备的处理杯的内部结构：
现在用图7A和7B描述第一电镀设备的处理杯的内部结构。图7A和7B每个都是第一电镀设备的处理杯的主要部分的截面图，其中图7A是示例当将半导体晶片放入其中或者从那里移除时第一电镀设备的处理杯的一方面的主要部分的截面图，以及图7B是示例当半导体晶片受到电镀时第一电镀设备的处理杯的一方面的主要部分的截面图。
第一电镀设备的处理杯具有底部和侧壁，且定义了底部位于下面的直立状态，同时定义了底部位于上面的倒置状态。具体地，由于处理杯会垂直翻转180度，因此不管垂直翻转发生于否，通过参考处理杯的直立状态来定义顶部和底部。当电镀槽存在于处理杯的内部时，电镀槽的下侧称为电镀槽的底面，电镀槽的上侧称为其开口面，开口面与电镀槽的底部相对并用盖子覆盖。
如图7A所示，电镀槽PT1存在于处理杯TC1的内部。电镀槽PT1具有底部BO1和侧面，并且在与底部BO1相对的侧上开口。处理杯TC1具有配置成覆盖电镀槽PT1的开口面的盖子TO。
将半导体晶片SW放在电镀槽PT1的上侧，同时允许器件形成表面(图案表面或者主表面)面向电镀槽PT1的内部。用于搅拌电镀液的搅拌器SB提供在电镀槽PT1的中心。控制搅拌器SB以使其在电镀槽PT1内旋转。
阳极电极AE1提供在电镀槽PT1的中心和底部BO1之间。例如，阳极电极AE1是氧化铟电极或者铂电极。用于电耦合半导体晶片SW的未描述的阴极电极提供在电镀槽PT1的侧面的上侧。
用于排出电镀液的液体出口PO提供在电镀槽PT1的底部BO1中。用于引入电镀液的液体入口PI1提供在高于电镀槽PT1的中心的侧上的侧面中。
第一电镀设备的处理杯TC1具有垂直翻转机构。具体地，当将半导体晶片SW放在处理杯TC1中时，或者当将半导体晶片SW从处理杯TC1取出时，如图7A所示，半导体晶片SW的器件形成表面面朝下(面向下)。换句话说，当使半导体晶片SW受到电镀时，如图7B所示，将处理杯TC1垂直翻转，并且半导体晶片SW的器件形成表面面朝上(面向上)。
2.电镀工艺的步骤：
现在用图8描述电镀工艺的步骤。图8是使用第一电镀设备的电镀工艺的工艺流程图。
<晶片保持步骤(图8的步骤S1)>
将多个半导体晶片保持在晶片支架、所谓的晶圆盒(Foup)中，并将晶片支架放在在第一电镀设备中提供的负载端口中。
<对准步骤(图8的步骤S2)>
将晶圆盒中的备用半导体晶片取出并通过转移机器人转移到晶片对准部分，并在晶片对准部分中执行半导体晶片的对准。
<初步清洗步骤(图8的步骤S3)>
通过转移机器人将半导体晶片从晶片对准部分转移到清洗部分，并在清洗部分中用纯水清洗。
<电解电镀步骤(图8的步骤S4)>
通过转移机器人将半导体晶片从清洗部分转移到电镀部分的处理杯中，并在处理杯中进行电解电镀。
<冲洗和干燥步骤(图8的步骤S5)>
通过转移机器人将半导体晶片从电镀部分的处理杯转移到冲洗和干燥部分，并在冲洗和干燥部分中用纯水冲洗和利用离心力干燥。
<晶片保持步骤(图8的步骤S6)>
通过转移机器人将半导体晶片从冲洗和干燥部分转移到先前的晶片支架或者如有必要的另一晶片支架，并将其保持在其中。
3.通过电解镀金工艺形成电沉积金电极的方法：
现在用图7A和7B、图9A和9B、图10A和10B以及图11描述通过电解镀金工艺(电解电镀步骤(图8的步骤S4))形成电沉积金电极的方法。图9A是使用第一电镀设备电镀的制法配置的示意图。图9B是本发明人在比较研究中使用第一电镀设备电镀的制法配置的示意图。图10A是示意性示出电沉积金电极的截面图。图10B是示意性示出本发明人在比较研究中的电沉积金电极的截面图。图11包括示出关于作为参数的通电ON时间和通电OFF时间每个的电沉积金电极的表面粗糙度的图。
<电解电镀步骤的操作1>
如图7A所示，将用纯水清洗的半导体晶片SW转移到处理杯TC1的电镀槽PT1中，并且将半导体晶片SW放在电镀槽PT1的上侧上同时允许器件形成表面面向电镀槽PT1的内部。将半导体晶片SW放入同时在处理杯TC1的底部位于下面的垂直状态中。随后，关闭给处理杯TC1提供的盖子TO以覆盖电镀槽PT1的开口面。
<电解电镀步骤的操作2>
通过在处理杯TC1的上侧上(高于电镀槽PT1的中心的侧上的侧面中)提供的液体入口PI1提供电镀液，以使电镀槽PT1的内部充满电镀液。该电镀液是非氰化物电镀液，且例如为亚硫酸金电镀液(包括作为主要成分的亚硫酸金钠、乙二胺、无机酸盐和其它微量添加剂的水溶液)。电镀液的温度约为例如40℃，电镀液的供应流量约为例如5升/分钟。
<电解电镀步骤的操作3>
如图7B所示，使处理杯TC1垂直翻转180度以成为倒置状态。结果，处理杯TC1的底部位于上面，覆盖电镀槽PT1的开口面的盖子TO位于下面，因此半导体晶片SW的器件形成表面面朝上。在该操作中，不执行用于电解电镀的通电，即，没有电流能在阳极电极AE1和阴极电极之间流动。
<电解电镀步骤的操作4>
随后，如图9A所示，使搅拌器正常旋转(逆时针方向旋转)以搅拌电镀液(搅拌正常旋转1)。此时，使预定电流能连续地在阳极电极和阴极电极之间流动(通电ON)。搅拌器的旋转速度例如约为90转/分，且通电ON时间例如约为20至60秒。该连续通电使金能够在籽晶膜上各向同性地晶体生长，导致形成电沉积金层。
随后，使搅拌器的正常旋转(逆时针方向旋转)停止以使搅拌器的搅拌方向从正常旋转(逆时针方向旋转)转换成反向旋转(顺时针方向旋转)。此时，没有电流能在阳极电极和阴极电极之间流动(通电OFF)。通电OFF时间例如约为2至15秒。
随后，使搅拌器反向旋转(顺时针方向旋转)以搅拌电镀液(搅拌反向旋转1)。此时，使预定电流能连续地在阳极电极和阴极电极之间流动(通电ON)。搅拌器的旋转速度例如约为90转/分，通电ON时间例如约为20至60秒。该连续通电使得金能够参考在通过搅拌正常旋转1期间的晶体生长形成的电沉积金层上的新点，各向同性地晶体生长，以便形成新的电沉积金层。
随后，使搅拌器的反向旋转(顺时针方向旋转)停止以使搅拌器的搅拌方向从反向旋转(顺时针方向旋转)转换成正常旋转(逆时针方向旋转)。此时，没有电流能在阳极电极和阴极电极之间流动(通电OFF)。通电OFF时间例如约为2至15秒。
随后，以与搅拌正常旋转1和搅拌反向旋转1相同的方式，顺序地执行搅拌正常旋转2(通电ON)、通电OFF、搅拌反向旋转2(通电ON)、通电OFF、搅拌正常旋转3(通电ON)、通电OFF和搅拌反向旋转3(通电ON)。因此，形成了由组成的电沉积金电极，六个电沉积金层通过搅拌正常旋转1、搅拌反向旋转1、搅拌正常旋转2、搅拌反向旋转2、搅拌正常旋转3和搅拌反向旋转3的各个搅拌步骤中的晶体生长形成。
然而在每个搅拌步骤中形成的电沉积金层的厚度取决于电流密度、通电时间、电镀液的温度、电镀液的供应流量、搅拌器的旋转速度等，该厚度约为0.5μm，最终的电沉积金电极的厚度例如约为3μm。
在现有的电解镀金工艺中，如图9B所示，用于转换搅拌器的搅拌方向的时间，即，没有电流能在阳极电极和阴极电极之间流动的期间的通电OFF时间，例如约为1秒。这会防止金的连续晶体生长被中断。这样，例如，如图10B所示，金的晶体生长会各向同性地进行，并形成由具有相对大的晶粒尺寸的金晶体组成的电沉积金电极APR。然而，在电解电镀期间，随着处理次数的数量或者从初始组成电解槽经过的时间的增加，电镀液的成分的老化变化会出现。因此，由于电镀液的成分的老化变化，通过具有1秒通电OFF时间的连续晶体生长形成的电沉积金电极APR的表面状态往往不同。通常，由于处理次数的数量或者从初始组成电解槽经过的时间的增加，所以电沉积金电极APR的表面会逐步从粗糙状态变成光滑状态。
另一方面，在使用根据第一实施例的第一电镀设备的电解镀金工艺中，用于转换搅拌器的搅拌方向的时间，即，没有电流能在阳极电极和阴极电极之间流动的期间的通电OFF时间，例如约为2至15秒。这样，例如，如图10A所示，当在每个搅拌步骤重新开始通电时，金的晶体生长会参考新点各向同性地进行，以便在每个搅拌步骤中顺序地形成由具有相对小的晶粒尺寸的金晶体组成的电沉积金层。例如，与图9A的制法配置做比较，第一电沉积金层P1在搅拌正常旋转1中形成，第二电沉积金层P2在搅拌反向旋转1中形成，第三电沉积金层P3在搅拌正常旋转2中形成，第四电沉积金层P4在搅拌反向旋转2中形成，第五电沉积金层P5在搅拌正常旋转3中形成，以及第六电沉积金层P6在搅拌反向旋转3中形成。
随后，能够形成具有显著不规则的粗糙表面的电沉积金电极AP；因此，电沉积金电极AP的表面状态会较少受电镀液的成分的老化变化的影响，因此使得电沉积金电极AP能够保持其粗糙表面状态。
如果没有电流能在阳极电极和阴极电极之间流动的期间的通电OFF时间长于15秒，则电镀工艺时间相对长，导致电镀工艺的生产量降低。如果通电OFF时间小于2秒，则金的晶体生长在没有中断的情况下进行；因此，如图10B所示，生长具有相对大的晶粒尺寸的金晶体。因此，认为使没有电流能在阳极电极和阴极电极之间流动的期间的通电OFF时间的适当范围是例如2至15秒(应该意识到，根据其它条件通电OFF时间不限制于这种范围)。认为适合大规模生产的通电OFF时间的范围是3至11秒，此外认为具有5和7秒之间的中间值的范围是最优选的。
尽管将使电流能在阳极电极和阴极电极之间流动的期间的通电ON时间设置得长于通电OFF时间，但是如果通电ON时间太长，则在每个搅拌步骤中会顺序地形成由具有相对大晶粒尺寸的金晶体组成的电沉积金层，并且不能形成具有粗糙表面的电沉积金电极AP。因此，认为使电流能在阳极电极和阴极电极之间流动的期间的通电ON时间的适当范围是例如20至60秒(应该意识到，根据其它条件通电ON时间不限制于这种范围)。
图11包括示出关于作为参数的通电ON时间和通电OFF时间每个的电沉积金电极的表面粗糙度的图，和共同示出用于每个半导体晶片的通电ON时间和通电OFF时间的表。该图示出了电沉积金电极的表面粗糙度的测量结果，该粗糙度在每个半导体晶片的平面中以九个点测量。
如图11所示，晶片编号#01和Ref之间的比较表明提供长于1秒的通电OFF时间会增加电沉积金电极的表面粗糙度。晶片编号#01、#02和#03之间的比较表明较短的通电ON时间会增加电沉积金电极的表面粗糙度。例如，尽管晶片编号Ref的表面粗糙度的平均值为0.027rad，但是晶片编号#01(通电ON时间：59秒)的表面粗糙度的平均值为0.032rad，晶片编号#02(通电ON时间：29秒)的表面粗糙度的平均值为0.033rad，晶片编号#03(通电ON时间：20秒)的表面粗糙度的平均值为0.038rad。这样，提供约为2至15秒的通电OFF时间且设置通电ON时间短，执行电镀，因此能够形成具有粗糙表面的电沉积金电极AP。
虽然用六个搅拌步骤，即搅拌正常旋转1、搅拌反向旋转1、搅拌正常旋转2、搅拌反向旋转2、搅拌正常旋转3和搅拌反向旋转1描述了第一实施例，但是搅拌步骤的数量不限制于此。例如，考虑到电沉积金电极AP的厚度、电沉积金电极AP的表面粗糙度、电镀参数(例如，电流密度、通电时间、电镀液温度、电镀液供给流量和搅拌器的旋转速度)、电镀工艺的生产量等，来确定搅拌步骤的数量。
虽然规定在第一实施例中搅拌正常旋转为逆时针旋转且搅拌反向旋转为顺时针旋转，但是颠倒同样可以接受，即，可以规定搅拌正常旋转为顺时针旋转且搅拌反向旋转为逆时针旋转。
<电解电镀步骤的操作5>
如图7A所示，在停止将电镀液供应到电镀槽PT1中之后，处理杯TC1垂直翻转180度以成为直立状态。结果，处理杯TC1的底部位于下面，且覆盖电镀槽PT1的盖子TO位于上面，因此半导体晶片SW的器件形成表面面朝下。
<电解电镀步骤的操作6>
电镀液经由液体出口PO从电镀槽PT1的内部排出。由于处理杯TC1处于直立状态，因此电镀液从电镀槽PT1的上侧流到它的下侧，并从处理杯TC1的底部排出。
<电解电镀步骤的操作7>
打开覆盖电镀槽PT1的开口面的盖子TO以从处理杯TC1取出半导体晶片SW。
4.通过电解镀金工艺形成电沉积金电极的方法的变形：
在上述的3.通过电解镀金工艺形成电沉积金电极的方法(<电解电镀步骤的操作4>)中，描述了当提供约为2至15秒的通电OFF时间且设置通电ON时间短时执行电镀，因此能够形成具有粗糙表面的电沉积金电极AP。现在使用表1描述形成具有粗糙表面的电沉积金电极的方法的变形。表1概括地示出了通电ON时间、电流密度和电沉积金电极的表面粗糙度之间的关系。
表1
当电镀中的通电ON时间短时，生长具有相对小晶粒尺寸的金晶体。当电镀中的电流密度低时，将减慢电镀速度(金的晶体生长速度)，使得能够抑制金晶体的晶粒生长。因此，如表1所示，用短的通电ON时间和低电流密度执行电镀，因此能够使电沉积金电极的表面变粗糙。
此外，当提供约为2至15秒的通电OFF时间时，如果用短的通电ON时间和低电流密度执行电镀，则能够形成具有更粗糙表面的电沉积金电极。
<使用第二电镀设备形成电沉积金电极的方法>
现在描述使用根据第一实施例的第二电镀设备形成电沉积金电极(图5示例的电沉积金电极AP)的方法。该第二电镀设备具有被构造成用喷射搅拌电镀液的处理杯。
1.第二电镀设备的处理杯的内部结构：
用图12描述了第二电镀设备的处理杯的内部结构。图12是第二电镀设备的处理杯的主要部分的截面图。
如图12所示，第二电镀设备的处理杯TC2具有底部和侧壁，且电镀槽PT2存在于处理杯TC2的内部。电镀槽PT2具有底部BO2和侧面，并且在与底部BO2相对的侧上开口。当使器件形成表面能面向电镀槽PT2的内部时，将半导体晶片SW放在电镀槽PT2的上侧。
阳极电极AE2提供在电镀槽PT2的底部BO2侧上。例如，阳极电极AE2是氧化铟电极或者铂电极。用于电耦合半导体晶片SW的阴极电极CE提供在电镀槽PT2的侧面的上侧中。用于引入电镀液的液体入口PI2提供在电镀槽PT2底部BO2的中心。经由液体入口PI2供应的电镀液在电镀槽PT2内有力地流动，并从电镀槽PT2的上侧排出。
第二电镀设备不会像第一电镀设备一样垂直翻转。因此，半导体晶片SW的器件形成表面通常(在将半导体晶片SW放在处理杯中，从处理杯取出半导体晶片SW和使半导体晶片SW受到电镀的各个情况下)面朝下(面向下)。
2.通过电解镀金工艺形成电沉积金电极的方法：
现在用图10A和10B、图12及图13A和13B描述通过电解镀金工艺(电解电镀步骤(图8的步骤S4))形成电沉积金电极的方法。图13A是使用第二电镀设备电镀的制法配置的示意图。图13B是本发明人在比较研究中使用第二电镀设备电镀的制法配置的示意图。
<电解电镀步骤的操作1>
如图12所示，将用纯水清洗的半导体晶片SW转移到处理杯TC2的电镀槽PT2中，并且将半导体晶片SW放在电镀槽PT2的上侧上同时允许器件形成表面面向电镀槽PT2的内部。另外，电镀槽PT2的开口面用半导体晶片SW覆盖。半导体晶片SW的器件形成表面的外围与阴极电极CE相接触。
<电解电镀步骤的操作2>
如图12所示，经由在处理杯TC2的底部提供的液体入口PI2供给电镀液，并用喷射搅拌电镀槽PT2中的电镀液。该电镀液是非氰化物电镀液，且例如为亚硫酸金电镀液(包括作为主要成分的亚硫酸金钠、乙二胺、无机酸盐和其它微量添加剂的水溶液)。在该操作中，不执行用于电解电镀的通电，即，不允许电流在阳极电极AE2和阴极电极CE之间流动。
<电解电镀步骤的操作3>
如图13A所示，使预定电流能在阳极电极和阴极电极之间流动达预定时间(通电ON)。该通电ON时间为例如约20至60秒。该连续通电允许金在籽晶膜上的各向同性的晶体生长，导致第一电沉积金层的形成。
随后，暂停阳极电极和阴极电极之间的通电(通电OFF)以暂停金的晶体生长。该通电OFF时间为例如约2至15秒。
随后，使预定电流再次能在阳极电极和阴极电极之间流动达预定时间(通电ON)。该通电ON时间为例如约20至60秒。在该操作期间，金的晶体生长会参考在先前形成的第一电沉积金层上的新点各向同性地进行，并形成第二电沉积金层。
随后，暂停阳极电极和阴极电极之间的通电(通电OFF)以暂停金的晶体生长。该通电OFF时间为例如约2至15秒。
随后，交替地重复通电ON和通电OFF，因此形成了由堆叠的多个电沉积金层形成的电沉积金电极AP，如图10A所示。
如图13B所示，当不提供防止金的连续晶体生长被中断的通电OFF时间时，例如如图10B所示，形成由具有相对大晶粒尺寸的金晶体组成的电沉积金电极APR。如上所述，在电解电镀期间，随着处理次数的数量或者从初始组成电解槽经过的时间的增加，电镀液的成分的老化变化会出现。因此，由于电镀液的成分的老化变化，在不提供通电OFF时间的情况下通过晶体生长形成的电沉积金电极APR的表面状态往往不同。通常，由于处理次数的数量或者从初始组成电解槽经过的时间的增加，所以电沉积金电极APR的表面会逐步从粗糙状态变成光滑状态。
另一方面，在使用根据第一实施例的第二电镀设备的电解镀金工艺中，例如，如图10A所示，电沉积金电极AP由每个都由具有相对小晶粒尺寸的金晶体组成的堆叠的电沉积金层配置而成。随后，能够形成具有显著不规则的粗糙表面的电沉积金电极AP；因此，电沉积金电极AP的表面状态会较少受电镀液的成分的老化变化的影响，因此使电沉积金电极AP能够保持其粗糙表面状态。
认为与第一电镀设备一样，使没有电流能在阳极电极和阴极电极之间流动的期间的通电OFF时间的适当范围是例如2至15秒(应该意识到，根据其它条件通电OFF时间不限制于这种范围)。认为适合大规模生产的通电OFF时间的范围是3至11秒，而且此外认为具有5和7秒之间的中间值的范围是最优选的。
认为与第一电镀设备一样，使电流能在阳极电极和阴极电极之间流动的期间的通电ON时间的适当范围是例如20至60秒(应该意识到，根据其它条件通电ON时间不限制于这种范围)。
虽然在第一实施例中通电ON时间被分成了六个，但是这是非限制性的。例如，考虑于电沉积金电极AP的厚度、电沉积金电极的表面粗糙度、电镀的参数(例如，电流密度、通电时间、电镀液的温度、电镀液供给流量和搅拌器的旋转速度)、电镀工艺的生产量等，来确定通电ON时间的次数。
<电解电镀步骤的操作4>
在停止将电镀液供应到电镀槽PT2中之后，将半导体晶片SW从处理杯TC2取出(见图12)。
<第一实施例的效果>
这样，根据第一实施例，即使随着处理次数的数量或者在电解电镀期间从初始组成电解槽经过的时间的增加会出现电镀液的成分的老化变化，也能抑制电沉积金电极AP的表面状态的变化，并能够保持具有例如约为0.25rad或更大的表面粗糙度的表面状态。因此，即使金沉淀物(在外观检查中不必将其确定为不规则)出现在形成电沉积金电极的步骤中，就能够确定该电沉积金电极外观正常，而在外观检查中这种金沉淀物没有被认出；因此，能够减少有关半导体器件的外观检查的错误报告。
虽然根据以上的实施例详细描述了本发明人实现的该发明，但是该发明应该不限制于此，并且应该意识到在不偏离本发明的精神的范围内可以进行它的各种变形或者改变。
例如，虽然描述了关于形成电沉积金电极的上述实施例，但是应该意识到该发明也能应用于形成电沉积铜电极或者电沉积镍电极。
而且，虽然描述了关于具有电耦合到衬垫电极的OPM结构的电沉积金电极的上述实施例，但是应该意识到该发明也能应用于形成金凸块电极。

Claims (10)

1.一种制造半导体器件的方法，包括以下步骤：
(a)允许电流在电镀设备的处理杯中提供的阳极电极和阴极电极之间流动，以在电耦合到所述阴极电极的半导体晶片的主表面上方形成电沉积电极，
其中步骤(a)包括以下步骤：
(a1)执行在所述阳极电极和所述阴极电极之间的通电以引起电沉积层的晶体生长，以及
(a2)执行在所述阳极电极和所述阴极电极之间的不通电，并且
其中步骤(a1)和步骤(a2)交替地重复，因而使在步骤(a1)中形成的所述电沉积层重复地形成为电沉积层的堆叠，由此形成所述电沉积电极。
2.根据权利要求1所述的方法，其中在步骤(a2)中的非通电时间是2至15秒。
3.根据权利要求1所述的方法，
其中在步骤(a2)中的非通电时间是3至11秒。
4.根据权利要求1所述的方法，
其中在步骤(a2)中的非通电时间是5至7秒。
5.根据权利要求1所述的方法，
其中在步骤(a1)中的通电时间长于步骤(a2)中的非通电时间。
6.根据权利要求1所述的方法，
其中在步骤(a1)中的通电时间是20至60秒。
7.根据权利要求1所述的方法，
其中所述电沉积电极具有0.025rad或更大的表面粗糙度。
8.根据权利要求1所述的方法，
其中所述电沉积电极包括作为主要成分的金、铜和镍中的一种。
9.根据权利要求1所述的方法，还包括以下步骤：
在步骤(a)之前，
(b)在所述半导体晶片的主表面上方形成衬垫电极；
(c)在步骤(b)之后，在所述半导体晶片的主表面上方形成绝缘膜以覆盖所述衬垫电极；
(d)在步骤(c)之后，在所述绝缘膜中形成开口以暴露所述衬垫电极的顶部，以及
(e)在步骤(d)之后，在所述半导体晶片的主表面上方形成籽晶膜，
其中所述电沉积电极形成在所述籽晶膜上方。
10.根据权利要求9所述的方法，
其中所述衬垫电极包括铝膜，并且所述籽晶膜包括堆叠膜，所述堆叠膜包括依次形成的钛膜和钯膜。
CN201510029447.6A 2014-01-21 2015-01-21 半导体器件的制造方法 Withdrawn CN104795318A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2014009004A JP6362337B2 (ja) 2014-01-21 2014-01-21 半導体装置の製造方法
JP2014-009004 2014-01-21

Publications (1)

Publication Number Publication Date
CN104795318A true CN104795318A (zh) 2015-07-22

Family

ID=53545438

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201510029447.6A Withdrawn CN104795318A (zh) 2014-01-21 2015-01-21 半导体器件的制造方法

Country Status (5)

Country Link
US (1) US9735017B2 (zh)
JP (1) JP6362337B2 (zh)
KR (1) KR20150087107A (zh)
CN (1) CN104795318A (zh)
TW (1) TW201538807A (zh)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6436531B2 (ja) * 2015-01-30 2018-12-12 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
JP7256382B2 (ja) * 2019-04-26 2023-04-12 日亜化学工業株式会社 発光装置の製造方法
WO2022040334A1 (en) 2020-08-18 2022-02-24 Enviro Metals, LLC Metal refinement

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4869971A (en) * 1986-05-22 1989-09-26 Nee Chin Cheng Multilayer pulsed-current electrodeposition process
CN1411054A (zh) * 2001-09-25 2003-04-16 夏普公司 半导体集成电路及其制造方法和制造装置
US6583446B1 (en) * 1999-06-18 2003-06-24 Oki Data Corporation Array of light-emitting elements and emission-altering elements
US20100219078A1 (en) * 2004-01-29 2010-09-02 Keiichi Kurashina Plating apparatus and plating method

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH042131A (ja) * 1990-04-18 1992-01-07 Fuji Electric Co Ltd バンプ電極の形成方法
JPH06188267A (ja) * 1992-12-18 1994-07-08 Nippon Sheet Glass Co Ltd 薄膜トランジスタアレイの製造方法
JP3289459B2 (ja) * 1993-12-29 2002-06-04 カシオ計算機株式会社 メッキ方法及びメッキ装置
JP2002009248A (ja) * 2000-06-26 2002-01-11 Oki Electric Ind Co Ltd キャパシタおよびその製造方法
US7008867B2 (en) * 2003-02-21 2006-03-07 Aptos Corporation Method for forming copper bump antioxidation surface
JP2006131926A (ja) * 2004-11-02 2006-05-25 Sharp Corp 微細孔に対するメッキ方法、及びこれを用いた金バンプ形成方法と半導体装置の製造方法、並びに半導体装置
US7226856B1 (en) * 2004-11-15 2007-06-05 Kla-Tencor Technologies Corporation Nano-electrode-array for integrated circuit interconnects
JP5178064B2 (ja) * 2007-06-27 2013-04-10 富士フイルム株式会社 金属表面粗化層を有する金属層積層体及びその製造方法
JP5134339B2 (ja) 2007-11-02 2013-01-30 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
US8263795B2 (en) * 2007-11-05 2012-09-11 Air Products And Chemicals, Inc. Copper precursors for thin film deposition
US20130112564A1 (en) * 2008-05-15 2013-05-09 Solopower, Inc. Electroplating Solutions and Methods For Deposition of Group IIIA-VIA Films
JP5442400B2 (ja) * 2009-11-13 2014-03-12 ルネサスエレクトロニクス株式会社 半導体集積回路装置の製造方法
JP5333353B2 (ja) * 2010-06-14 2013-11-06 住友金属鉱山株式会社 半導体素子搭載用基板及びその製造方法
JP5714361B2 (ja) * 2011-03-01 2015-05-07 日本碍子株式会社 端子電極形成方法及びそれを用いた圧電／電歪素子の製造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4869971A (en) * 1986-05-22 1989-09-26 Nee Chin Cheng Multilayer pulsed-current electrodeposition process
US6583446B1 (en) * 1999-06-18 2003-06-24 Oki Data Corporation Array of light-emitting elements and emission-altering elements
CN1411054A (zh) * 2001-09-25 2003-04-16 夏普公司 半导体集成电路及其制造方法和制造装置
US20100219078A1 (en) * 2004-01-29 2010-09-02 Keiichi Kurashina Plating apparatus and plating method

Also Published As

Publication number Publication date
US9735017B2 (en) 2017-08-15
JP6362337B2 (ja) 2018-07-25
JP2015138852A (ja) 2015-07-30
KR20150087107A (ko) 2015-07-29
US20150206767A1 (en) 2015-07-23
TW201538807A (zh) 2015-10-16

Similar Documents

Publication Publication Date Title
TW591122B (en) Plating apparatus and method
JP5134339B2 (ja) 半導体集積回路装置の製造方法
JP5442400B2 (ja) 半導体集積回路装置の製造方法
US6365017B1 (en) Substrate plating device
CN100416777C (zh) 在半导体应用的电沉积铜中缺陷的降低
US7823595B2 (en) Apparatus for etching substrate and method of fabricating thin-glass substrate
CN104795318A (zh) 半导体器件的制造方法
US20140287580A1 (en) Method for forming conductive structure, and plating apparatus and plating method
CN103430287A (zh) 电镀式无铅凸点沉积
JP4624738B2 (ja) めっき装置
US9385035B2 (en) Current ramping and current pulsing entry of substrates for electroplating
JP2009293134A (ja) 電気化学堆積装置
JP2008510889A (ja) 動的形状アノード
KR20210091823A (ko) 저온 구리-구리 직접 본딩
JP5281831B2 (ja) 導電材料構造体の形成方法
WO2008070528A2 (en) Precision printing electroplating through plating mask on a solar cell substrate
KR20140120878A (ko) 도전재료 구조체의 형성방법 및 도금장치 및 도금방법
JP2003034893A (ja) メッキ方法およびメッキ装置
JP5232844B2 (ja) めっき装置
US20060191784A1 (en) Methods and systems for electroplating wafers
US20030178297A1 (en) Reactor for electrochemically processing a microelectronic workpiece including improved electrode assembly
WO2008070568A2 (en) Apparatus and method for electroplating on a solar cell substrate
JP2004510888A (ja) 半導体製造のための遠隔第２アノードを備えるめっき装置
US20230230847A1 (en) Electro-oxidative metal removal accompanied by particle contamination mitigation in semiconductor processing
JP2006152415A (ja) めっき装置及びめっき方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
CB02 Change of applicant information

Address after: Tokyo, Japan

Applicant after: Renesas Electronics Corporation

Address before: Kanagawa

Applicant before: Renesas Electronics Corporation

COR Change of bibliographic data
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WW01 Invention patent application withdrawn after publication

Application publication date: 20150722

WW01 Invention patent application withdrawn after publication