CN104766839A - 芯片层叠封装体、制造方法、包括其的电子系统和存储卡 - Google Patents

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Abstract

一种芯片层叠封装体包括第一芯片，被设置在基板之上；第二芯片，被设置在第一芯片之上并且具有悬垂部；以及第一支撑件，其被附接至第二芯片的悬垂部的底表面和第一芯片的侧壁。第二芯片的悬垂部从第一芯片的侧壁突出。

Description

芯片层叠封装体、制造方法、包括其的电子系统和存储卡
相关申请的交叉引用
本申请要求2014年1月6日向韩国知识产权局提交的申请号为10-2014-0001341的韩国专利申请的优先权，其全部内容通过引用合并于此。
技术领域
本公开的实施例涉及半导体封装体，且更具体地涉及芯片层叠封装体、芯片层叠封装体的制造方法、包括芯片层叠封装体的电子系统和存储卡。
背景技术
随着更小、更快速、多功能以及更高性能的便携式电子设备的发展，在电子产业中逐渐希望小型、薄型和轻型的半导体封装体。通常，半导体封装体可以包括单个半导体芯片。然而，近来芯片层叠封装体被研发成包括执行不同的功能的多个层叠的半导体芯片，以实施高性能的电子设备。
在每一个芯片层叠封装体中的多个层叠的半导体芯片可以具有大体上相同的尺寸或不同的尺寸。当每个芯片层叠封装体中的半导体芯片具有大体上相同的尺寸时，上半导体芯片可以被层叠在下半导体芯片之上，使得两个芯片彼此交叉。当每个芯片层叠封装体中的半导体芯片具有不同的尺寸，上半导体芯片可以具有比下半导体芯片更大的尺寸，且可以被层叠在下半导体芯片之上。在两种情况下，上半导体芯片可以具有至少一个悬垂部。从下半导体芯片的底侧壁突出的悬垂部分被定义为悬垂部，且在下文将以此称呼。因为上半导体芯片的悬垂部不被下半导体芯片支撑，所以当在悬垂部上施加力时，悬垂部很容易弯曲。因此，在芯片层叠封装体的制造期间，上半导体芯片的悬垂部可以造成失败。
发明内容
各种实施例涉及芯片层叠封装体、芯片层叠封装体的制造方法，包括芯片层叠封装体的电子系统和存储卡。
根据一些实施例，一种芯片层叠封装体包括：第一芯片，被设置在基板之上；第二芯片，被设置在第一芯片之上并且包括悬垂部，悬垂部突出超过第一芯片的侧壁；以及第一支撑件，其被附接至第二芯片的悬垂部的底表面和第一芯片的侧壁。
根据另外的实施例，一种制造芯片层叠封装体的方法包括以下步骤：形成第一层叠结构，第一层叠结构包括：第一芯片，被设置在基板之上；第二芯片，其具有悬垂部；以及第一支撑件，其被附接至与悬垂部相对应的第二芯片的第一表面的部分和第一芯片的侧壁，第二芯片的悬垂部从第一芯片的侧壁突出，以及将第一层叠的结构附接至基板使得第二芯片被设置在第一芯片之上。
根据另外的实施例，一种电子系统包括存储器、和控制器，其经由总线与存储器耦接的控制器。存储器或控制器包括：第一芯片，被设置在基板之上；第二芯片，被设置在第一芯片之上并且包括悬垂部，悬垂部突出超过第一芯片的侧壁；以及第一支撑件，其被附接至第二芯片的悬垂部的底表面和第一芯片的侧壁。
根据另外的实施例，一种存储卡包括存储器和存储器控制器，存储器控制器被被配置成控制所述存储器的操作。所述存储器包括：第一芯片，被设置在基板之上；第二芯片，被设置在第一芯片之上并且包括悬垂部，悬垂部突出超过第一芯片的侧壁；以及第一支撑件，其被附接至第二芯片的悬垂部的底表面和第一芯片的侧壁。
附图说明
结合附图和所附详细描述，本公开的实施例将变得更加显而易见，其中：
图1是说明根据本公开的一个实施例的芯片层叠封装体的立体图；
图2是沿着图1中的I-I’线截取的截面图；
图3是图1中所示的芯片层叠封装体的侧面图；
图4是说明根据本公开的一个实施例的芯片层叠封装体的立体图；
图5是沿着图4中的II-II’线截取的截面图；
图6是在图4中所示的芯片层叠封装体的侧面图；
图7是沿着图4中的III-III’线截取的截面图；
图8是在图4中所示与沿着第二方向所见的相对应的芯片层叠封装体的侧面图；
图9至图20说明根据本公开的实施例的制造芯片层叠封装体的方法；
图21是说明包括根据本公开的一个实施例的芯片层叠封装体的电子系统的框图；以及
图22是说明包括根据本公开的一个实施例的芯片层叠封装体的另一个电子系统的框图。
具体实施方式
在芯片层叠封装体中，包括在每个芯片层叠封装体中的半导体芯片(下文中被称作为“芯片”)被层叠，使得芯片的芯片焊盘与封装体基板的接合焊盘连接。例如，层叠在下芯片上的上芯片可以具有从下芯片的底侧壁突出的悬垂部。为了暴露出上芯片的芯片焊盘，这些芯片焊盘可以被设置在上芯片的悬垂部上。然而，在用以形成在接合焊盘和芯片焊盘之间连接的接合导线的导线接合工艺期间，可以施加力至上芯片的悬垂部上的芯片焊盘。在一个实施例中，支撑层可以被附接至上芯片的悬垂部的底表面和下芯片的侧壁。此外，支撑层可被附接至下芯片的悬垂部的顶表面和设置在下芯片上的上芯片的侧壁。因而，在力施加至悬垂部时，粘合至悬垂部的支撑层可以抑制悬垂部弯曲。
应当理解的是，尽管术语第一、第二、第三等在本文可以用于描述各种元件，但这些元件不应受到这些术语的限制。这些术语用于区别一个元件与另一个元件。因而，在不脱离本文的教导的情况下，在一些实施例中的第一元件可以在其它实施例中被称为第二元件。
还应当理解的是，当一个元件涉及在另一个元件“上”、“之上”、“下”、“之下”、“旁边”或者“中”时，它可以分别直接在另一个组件“上”、“之上”、“下”、“之下”、“旁边”或者“中”，或者也可以存在中间元件。还将理解的是，当一个元件或层涉及与另一个元件或层“连接”或“耦接”时，这个元件或层可以与另一个元件或层直接连接或耦接，或者可以存在中间元件或层。相比之下，当一个元件涉及与另一个元件或层“直接连接”或“直接耦接”时，不存在中间元件或层。用于描述元件或层之间关系的其它词语应采用类似的方式来解释(例如，“在…之间”与“直接在…之间”，“相邻”与“直接相邻”，“在…上”与“直接在…上”)。芯片可以通过使用裸片切割工艺，将包括多个集成电路的晶片分成多个片来获得。
芯片可以对应于存储器芯片、逻辑芯片、模拟芯片，或结合上述功能的芯片。存储器芯片可以包括集成在半导体基板上和/或半导体基板中的动态随机存取存储器(DRAM)电路、静态随机存取存储器(SRAM)电路、快闪存储器电路、磁阻随机存取存储器(MRAM)电路、阻变随机存取存储器(ReRAM)电路、铁电随机存取存储器(FeRAM)电路或相变随机存取存储器(PcRAM)电路。逻辑芯片或模拟芯片可以分别包括集成在半导体基板上和/或半导体基板中的逻辑电路或模拟电路。在一些情况下，本文中所用的术语“半导体基板”或“基板”可以被解释为形成有集成电路的半导体芯片或者半导体裸片。
参见图1，根据一个实施例的芯片层叠封装体100可以包括基板110，其具有层叠在基板110上的接合焊盘115以及第一芯片210和第二芯片220。尽管图1说明接合焊盘115被设置在基板110的四个边缘上，但其他的结构也可以。第一芯片210可以与第二芯片220类型相同。然而，在一些实施例中，第一芯片210可以与第二芯片220类型不同。第一芯片210可以被层叠在基板110的上表面上，而第二芯片220可以被层叠在第一芯片210与基板110相对的表面上。第一芯片210和第二芯片220中的每个可以在一个方向上具有宽度，而在与这个方向垂直的另一个方向上具有比宽度更大的长度。
从顶部向底部观察或者从平面图中观察，第一芯片210和第二芯片220可以被设置成彼此交叉。在一些实施例中，第一芯片210和第二芯片220可以被设置使得第一芯片210和第二芯片220分别在第一方向和第二方向上纵向延伸。在这些实施例中，第一方向可以与第二方向大体上垂直。然而，在其他实施例中，第一方向和第二方向形成非直角。如上所述，因为第一芯片210和第二芯片220被层叠成彼此交叉，所以在第一方向上的第一芯片210的两个端部部分从第二芯片220的底侧壁突出。在第二方向上的第二芯片220的两个端部部分从第一芯片210的底侧壁突出。
尽管在附图中未示出，但是第一芯片210可以使用粘合层而被附接至基板110。类似地，第二芯片220可以使用粘合层而被附接至第一芯片210。芯片焊盘215可以沿着在第二方向上延伸的第一芯片210的两个边缘，而被设置在第一芯片210的端部部分上。第一芯片210的芯片焊盘215可以使用第一导线261而与基板110上相应的接合焊盘115电连接。芯片焊盘225可以沿着在第一方向上延伸的第二芯片220的两个边缘，而被设置在第二芯片220的端部部分上。第二芯片220的芯片焊盘225可以使用第二导线262而与基板110上相应的接合焊盘115点连接。第一支撑件251中的每个可以被附接至在第一方向上延伸的第二芯片220的突出端部部分(或悬垂部)的相应底表面。
参见图1、图2和图3，第一芯片210的底表面212可以被附接至基板110。第二芯片220的底表面222可以被附接至第一芯片210的顶表面211。如参照图1所述，设置有芯片焊盘215的第一芯片210的两个端部部分可以从第二芯片220覆盖的侧壁突出。因为第一芯片210的大体整个底表面被附接至基板110，所以第一芯片210可以完全地被基板110支撑。相比之下，设置有芯片焊盘225的第二芯片220的两个端部部分可以突出超过第一芯片210的侧壁，由此提供悬垂部‘A’对(见图2)。这些悬垂部‘A’可由于各种工艺因素(例如，在导线接合工艺期间施加至悬垂部的力)而易于破坏。然而，根据一个实施例，第一支撑件251可以被附接至悬垂部‘A’的相应底表面222a，以当力施加至悬垂部‘A’时抑制悬垂部‘A’的破坏和/或变形。
第一支撑件251可被附接至除了悬垂部’A’的底表面222a之外的第一芯片210的相应侧壁。第一芯片210接触第一支撑件251的侧壁213与悬垂部‘A’相邻。当力被施加至悬垂部‘A’时，第一支撑件251可以利用第一支撑件251和第一芯片210的侧壁213之间以及第一支撑件251和第二芯片220的悬垂部‘A’的底表面222a之间的粘合强度，来抑制悬垂部‘A’的破坏和/或变形。具体地，包括第二芯片220的悬垂部‘A’和第一支撑件251的结合结构比单独的悬垂部‘A’具有更大的抗弯曲性。因此，因悬垂部‘A’上的外部弯曲动作而造成结合结构中的悬垂部’A’的弯曲，与第一支撑件251的形成前相比可以降低。
在一些实施例中，第一支撑件251可以具有沿着第二方向变化的厚度。例如，如图2中所示，第一支撑件251的厚度从第二芯片220的端部至第一芯片210的侧壁213线性增加。在一个实施例中，在第一芯片210的附接的侧壁213上的第一支撑件251的厚度可以与第一芯片210的厚度大体上相等。在另一个实施例中，在第一芯片210的附接的侧壁213上的第一支撑件251的厚度可以比第一芯片210的厚度更小。根据在图2中所示的实施例，第一支撑件251大体上覆盖悬垂部‘A’的整个底表面222a。然而，在一些实施例中，第一支撑件251可以部分地覆盖悬垂部‘A’的底表面222a，使得与第二芯片220的端部侧壁相邻的底表面222a的部分被暴露出。换言之，尽管附图示出第一支撑件251的边缘延伸到第一芯片210和第二芯片220的边缘，但在其他实施例中，第一支撑件251的边缘可以不一直延伸到芯片的边缘。第一支撑件251可在第一方向上纵向延伸。
第一支撑件251可以包括绝缘材料。在一些实施例中，第一支撑件251可以包括环氧型材料。可替选地，第一支撑件251可以包括以基于硅的材料。在一些实施例中，第一支撑件251可以包括具有与第一芯片210和第二芯片220大体相同的热膨胀系数(CTE)的材料。在制造工艺期间，第一支撑件251、第一芯片210和第二芯片220可以根据温度的变化而膨胀或收缩。当第一支撑件251具有与第二芯片220不同的CTE时，温度变化使得第一支撑件251膨胀或收缩与第二芯片220不同的长度。根据CTE的差异，在第一支撑件251和第二芯片220之间第二芯片220的底表面222a处产生压缩力或张力。这种力会造成第二芯片220的悬垂部‘A’变形，由此破坏芯片层叠封装体100。此外，这种力可以使悬垂部‘A’和第一支撑件251之间底表面222a处的粘合力恶化。类似地，当第一支撑件251具有与第二芯片220不同的CTE时，可以恶化第一芯片210的侧壁213处的粘合力。
另一方面，当第一支撑件251具有与第一芯片210和第二芯片220大体相同的CTE时，第二芯片220的悬垂部‘A’的挠曲或变形现象可以降低。另外，如果第一支撑件251具有与第一芯片210和第二芯片220大体相同的CTE，则在第一支撑件251和第一芯片210之间粘合强度以及在第一支撑件251和第二芯片220之间粘合强度可降低。
在一些实施例中，第一支撑件251可以通过使用喷墨工艺或印刷工艺来涂覆绝缘材料而形成。可替选地，第一支撑件251可以通过使用分配工艺(dispensing process)而形成。
图4至图8是说明根据一个实施例的芯片层叠封装体的示意图。在图4至图8中，如在图1至图3所用的相同附图标记来表示相同元件。
参见图4，根据一个实施例的芯片层叠封装体200可以包括基板110，其具有顺序层叠在基板110上接合焊盘115以及第一芯片210、第二芯片220、第三芯片230和第四芯片240。尽管图4说明接合焊盘115被设置在基板110的四个边缘上，但实施例不限于此。例如，在一些实施例中，接合焊盘115可以被设置成具有与图4不同的结构。第一芯片210、第二芯片220、第三芯片230和第四芯片240可以具有相同的结构。然而，在一些实施例中，第一芯片210、第二芯片220、第三芯片230和第四芯片240中的至少一个可以是与其他芯片不同的类型。第一芯片210、第二芯片220、第三芯片230和第四芯片240中的每个可以在一个方向上具有宽度，以及在与这个方向垂直的另一个方向上具有比宽度更大的长度。
从俯视图观察时，第二芯片220可以被设置成与第一芯片210交叉，而第三芯片230可以被设置成与第二芯片220交叉。另外，第四芯片240也可以被设置成与第三芯片230交叉。即，第一芯片210和第三芯片230可以被设置使得第一芯片210和第三芯片230在第一方向上纵向延伸。第二芯片220和第四芯片240可以被设置使得第二芯片220和第四芯片240在第二方向上纵向延伸。在一个实施例中，第二方向可以与第一方向大体垂直。然而，在一些实施例中，第一方向和第二方向形成斜角。当第二芯片220和第四芯片240与第一芯片210和第三芯片230交叉时，在第二方向上的第二芯片220的两个端部部分可以从第一芯片210的底侧壁和第三芯片230的上侧壁突出。类似地，在第一方向上的第三芯片230的两个端部部分可以从第二芯片220和第四芯片240的侧壁突出。在第二方向上的第四芯片240的两个端部部分可以从第三芯片230的底侧壁突出。
尽管在附图中未示出，但是第一芯片210可以使用粘合层被附接至基板110，且第二芯片220可以使用粘合层被附接至第一芯片210。类似地，第三芯片230可以使用粘合层被附接至第二芯片220，且第四芯片240可以使用粘合层被附接至第三芯片230。芯片焊盘215可以沿着在第二方向上延伸的第一芯片210的两个边缘被设置在第一芯片210的两个端部部分上。第一芯片210的芯片焊盘215可以经由第一导线261与基板110的接合焊盘115电连接。芯片焊盘225可以沿着在第一方向上延伸的第二芯片220的两个边缘被设置在第二芯片220的两个端部部分上。第二芯片220的芯片焊盘225可以经由第二导线262与基板110的接合焊盘115电连接。芯片焊盘235可以沿着在第二方向上延伸的第三芯片230的两个边缘被设置在第三芯片230的两个端部部分上。第三芯片230的芯片焊盘235可以经由第三导线263与基板110的接合焊盘115电连接。芯片焊盘245可以沿着在第一方向上延伸的第四芯片240的两个边缘被设置在第四芯片240的两个端部部分上。第四芯片240的芯片焊盘245可以经由第四导线264与基板110的接合焊盘115电连接。
第一支撑件251对中的每个在第一方向上延伸，第一支撑件251对可以被附接至第二芯片220的两个悬垂部的相应底表面。第一支撑件251可以被附接至第一芯片210的侧壁和第二芯片220的底表面。第二支撑件252对中的每个在第一方向上延伸，第二支撑件252对可以被附接至第四芯片240的两个悬垂部的相应底表面。第二支撑件252中的每个可以被附接至第三芯片230的侧壁和第四芯片240的底表面。第三支撑件253对中的每个在第二方向上延伸，第三支撑件253对可以被附接至第三芯片230的两个悬垂部的相应顶表面。第三支撑件253中的每个可以被附接至第四芯片240的侧壁和第三芯片230的顶表面。
参见图4、图5和图6，第一芯片210的底表面212可以被附接至基板110。第二芯片220的底表面222可以被附接至第一芯片210的顶表面211。第二芯片220的顶表面221可以被附接至第三芯片的底表面232。第四芯片240的底表面242可以被附接至第三芯片230的顶表面231。如参照图4所述，设置有芯片焊盘215的第一芯片210的两个端部部分可以从第二芯片220覆盖的侧壁突出。然而，第一芯片210的大体上整个底表面被附接至基板110。因而，第一芯片210可以完全地被基板110支撑。相比之下，设置有芯片焊盘225的第二芯片220的两个端部部分可以从第一芯片210的底侧壁突出，由此提供悬垂部对。第二芯片的这些悬垂部可以由第一支撑件251来支撑，第一支撑件251被附接至第一芯片210的侧壁和第二芯片220的悬垂部的底表面。在图4、图5和图6中所示的第一支撑件251可以具有与在图1、图2和图3中所示的第一支撑件251大体相同的结构。
设置有芯片焊盘245的第四芯片240的两个端部部分可以从第三芯片230的底侧壁突出，由此提供悬垂部‘B’对(见图5)。第二支撑件252对可以被附接至悬垂部‘B’的相应底表面242a，以当力施加至悬垂部‘B’时，抑制悬垂部‘B’的破坏和/或变形。第二支撑件252也可以被附接至除了悬垂部‘B’的底表面242a之外的第三芯片230的相应侧壁233。
第三芯片230接触第二支撑件252的侧壁233与悬垂部‘B’相邻。当力被施加至悬垂部‘B’时，第二支撑件252可以抑制悬垂部‘B’的破坏或变形。包括第四芯片240的悬垂部‘B’和第二支撑件252的结合结构比单独的悬垂部‘B’具有更大的抗弯曲性。因此，因悬垂部‘B’上的外部弯曲动作而造成结合结构中的悬垂部‘B’的弯曲，与第二支撑件252的形成前的弯曲相比可以降低。
在一些实施例中，第二支撑件252可以具有沿着第二方向变化的厚度轮廓。例如，如图5中所示，第二支撑件252的厚度从第四芯片240的端部表面至第三芯片230的侧壁233逐渐增加。在一个实施例中，第三芯片230的附接侧壁233上的第二支撑件252的厚度可以与第三芯片230的厚度大体相等。可替选地，第三芯片230的侧壁233上的第二支撑件252的厚度可以比第三芯片230的厚度更小。根据在图5中所示的实施例，第二支撑件252被设置成大体上覆盖悬垂部‘B’的整个底表面242a。然而，在一些实施例中，第二支撑件252可以部分地覆盖悬垂部‘B’的底表面242a，使得暴露出第四芯片240的底表面242a的部分。换言之，第二支撑件252的边缘可以不延伸到芯片的边缘。第二支撑件252在第一方向上纵向延伸。
第二支撑件252可以包括绝缘材料。在一些实施例中，第二支撑件252可以包括环氧型材料。可替选地，第二支撑件252可以包括基于硅的材料。在一些实施例中，第二支撑件252可以包括具有与第三芯片230和第四芯片240大体相同的CTE的材料。如上所讨论的，当温度改变时，使用具有相同或相似的CTE的材料可以降低应力。
在一些实施例中，第二支撑件252可以通过使用喷墨工艺或印刷工艺来涂覆绝缘材料而形成。可替选地，第二支撑件252可以通过使用分配工艺而形成。
参见图4、图7和图8，设置有芯片焊盘235的第三芯片230的两个端部部分可以从第二芯片220的底侧壁突出，由此提供悬垂部‘C’对(见图7)。悬垂部‘C’可以被第三支撑件253支撑，第三支撑件253被附接至第四芯片240的侧壁和第三芯片230的悬垂部‘C’的顶表面。因此，暴露出设置在悬垂部‘C’的顶表面的其余部分上的芯片焊盘235，以利用第三导线263与接合焊盘115电耦接。更具体地，第三支撑件253中的每个可以被附接至第三芯片230的悬垂部‘C’的顶表面231a和第四芯片240的侧壁243。第三支撑件253被附接至悬垂部‘C’的顶表面231a的部分，以暴露出第三芯片230的芯片焊盘235。接触第三支撑件253的第四芯片240的侧壁243与悬垂部‘C’相邻。
第三支撑件253可以包括绝缘材料。在一些实施例中，第三支撑件253可以包括环氧型材料。可替选地，第三支撑件253可以包括基于硅的材料。
在一些实施例中，第三支撑件253可以包括具有与第三芯片230和第四芯片240大体相同的CTE的材料。具有与第三芯片和第四芯片大体上相同的CTE值的第三支撑件253的优点是与以上关于第一支撑件251和第二支撑件252所讨论的优点方面类似。因此，在本文中将省略关于第三支撑件253的优点方面的详细说明。
在一些实施例中，第三支撑件253可以通过使用喷墨工艺或印刷工艺来涂覆绝缘材料而形成。可替选地，第三支撑件253可以通过使用分配工艺而形成。
在一些实施例中，第三支撑件253中的每个可以具有沿着第一方向变化的厚度轮廓。例如，如图7中所示，第三支撑件253的厚度随着其接近第四芯片240的侧壁243逐渐增加。在一个实施例中，在第四芯片240的附接侧壁243上的第三支撑件253的厚度可与第四芯片240的厚度大体上相等。第三支撑件253可以在第二方向上纵向延伸。第三支撑件253可以利用在第三支撑件253和第三芯片230之间以及在第三支撑件253和第四芯片240之间的粘合强度来支撑第三芯片230的悬垂部‘C’。因而，当力被施加至悬垂部‘C’时，粘合至悬垂部‘C’的第三支撑件253可以抑制悬垂部‘C’的破坏和/或变形。
图9、图11、图13、图15和图20是说明根据一些实施例的制造芯片层叠封装体的方法的平面图。图10和图12是分别沿着图9和图11中的IV-IV’线截取的截面图。图14、图16和图19是分别沿着图13、图15和图18中的V-V’线截取的截面图。图17和图20是分别沿着图15和图18中的VI-VI’线截取的截面图。
参见图9和图10，第二芯片220可以被附接至载板500。如以下将描述的，在一些实施例中，载板500可以用作暂时基板，用于在芯片被设置在不同的基板上之前处理芯片。例如，载板500可以是带状基板。第二芯片220可以具有彼此相对的第一表面221和第二表面222。芯片焊盘225可以被设置在第二芯片220的第一表面221上。包括芯片焊盘225的第二芯片220的第一表面221可以被附接至载板500。
尽管在附图中未示出，但是第二芯片220可以使用粘合剂被附接至载板500的表面。如果紫外(UV)光线照射到粘合剂上，则粘合剂可失去其粘合强度。因而，在后续的工艺中照射UV光线之后，第二芯片220可容易地与载板500分离。第二芯片220可以被附接至载板500，使得第二芯片220在第一方向上纵向延伸。
第一芯片210可以被附接至第二芯片220的第二表面222。第一芯片210可以具有彼此相对的第一表面211和第二表面212。第一芯片210的第一表面211可以被附接至第二芯片220的第二表面222。在一些实施例中，第一芯片210可以被附接至第二芯片220，使得第一芯片210与第二芯片220交叉，如图9中的平面图中所示。第一芯片210被设置成使得第一芯片210和第二芯片220分别在第二方向和第一方向上纵向延伸。在一个实施例中，第二方向和第一方向垂直。在不同的实施例中，第一芯片210和第二芯片220可以采用各种角度彼此交叉。在这些实施例中，在第一方向上的第二芯片220的两个端部部分可以从第一芯片210覆盖的侧壁突出。在第二方向上的第一芯片210的两个端部部分可以从第二芯片220的底侧壁突出。
参见图11和图12，第一支撑件251对可以形成在第二芯片220的两个端部部分的相应底表面222上，从第一芯片210覆盖的侧壁213突出。在一些实施例中，第一支撑件251可以通过使用喷墨喷嘴510，将绝缘材料涂覆在第二芯片220的第二表面222的突出部分上而形成。随后，涂覆的绝缘材料可以在预定温度下固化。
可替选地，第一支撑件251的绝缘材料可以使用印刷工艺或分配工艺来涂覆。第一支撑件251的绝缘材料可以包括环氧型材料或基于硅的材料。第一支撑件251可以被形成为大体上覆盖第二芯片220的悬垂部整个底表面222a，如图12中所示。根据实施例，第一支撑件251可以具有各种厚度轮廓，如以上参照图2针对第一支撑件251所述。第一支撑件251可以在第二方向上纵向延伸。
参见图13和图14，在第一支撑件251形成之后，第一芯片210和第二芯片220可与图11和图12中的载板500分离。随后，第一芯片210和第二芯片220的层叠结构可以被附接至基板110，使得第一芯片210可以被附接至基板110。结果，基板110可以被附接至第一芯片210的底表面212，且第二芯片220的底表面222可以被附接至第一芯片210的顶表面211。第一芯片210可以被设置成在第一方向上纵向延伸，且第二芯片220可以被设置成在第二方向上纵向延伸，使得第一芯片210和第二芯片220彼此交叉。随后，第一导线261可以被形成为将第一芯片210的芯片焊盘215与基板110的接合焊盘115电连接，且第二导线262可以被形成为将第二芯片220的芯片焊盘225与基板110的接合焊盘115电连接。第一导线261和第二导线262可以使用导线接合工艺来形成。
导线接合工艺可以使用带螺纹的毛细管(threaded capillary)来执行，导线穿过毛细管。在导线接合工艺期间，毛细管被降低以接触芯片焊盘225的表面，以形成第一导线261和第二导线262，且因而可以将力施加至芯片焊盘225。因为第一芯片的大体上整个部分被基板110支撑，所以在导线接合工艺期间第一芯片210可以不被明显地破坏或变形。相比之下，第二芯片220具有设置有芯片焊盘225的悬垂部‘D’(见图14)。因而，当力被施加至第二芯片220的悬垂部‘D’以形成第二导线262时，悬垂部‘D’可以过度地弯曲而造成接合失败。然而，根据一个实施例，第一支撑件251可以被附接至悬垂部‘D’的底表面，以在导线接合工艺期间抑制悬垂部‘D’的弯曲或变形。第一支撑件251可以利用在第一支撑件251和第一芯片210之间以及在第一支撑件251和第二芯片220之间的粘合强度来支撑悬垂部‘D’。包括第二芯片220的悬垂部‘D’和第一支撑件251的结合结构比悬垂部‘D’具有更大的抗弯曲性，由此降低悬垂部‘D’的弯曲。
参见图15、图16和图17，包括第三芯片230和第四芯片240的层叠结构可以使用与参照图9、图10、图11和图12所述的形成包括第一芯片210和第二芯片220的层叠的结构相同的方法来形成。随后，第三芯片230和第四芯片240的层叠结构可以与载板分离，并且第三芯片230和第四芯片240的层叠结构可以被层叠在第二芯片220上。结果，第三芯片230的底表面232可以被附接至第二芯片220的顶表面221，且第四芯片240的底表面242可以被附接至第三芯片230的顶表面231。如同第一芯片210，第三芯片230可以被设置成在第一方向上纵向延伸，且如同第二芯片220，与第三芯片230交叉的第四芯片240可以被设置成在第二方向上纵向延伸。
由于第二支撑件252也可以形成在第三芯片230的侧壁233与第四芯片240的悬垂部‘E’(见图16)的底表面之间，所以第二支撑件252可以被形成以具有与第一支撑件251大体相同的材料和/或形状。因而，第四芯片240的悬垂部‘E’可以由第二支撑件252来支撑。第三芯片230的两个端部部分从第二芯片220的底侧壁(或从第四芯片240覆盖的侧壁)突出，由此提供悬垂部‘E’对(见图17)。
参见图18、图19和图20，第三支撑件253可以形成在第三芯片230的两个端部部分的顶表面231a的部分上，从第四芯片240覆盖的侧壁243突出。在一些实施例中，第三支撑件253可以通过使用喷墨喷嘴510来涂覆绝缘材料而形成。可替选地，用于形成第三支撑件253的绝缘材料可以使用印刷工艺或分配工艺来涂覆。用以形成第三支撑件253的绝缘材料可以包括环氧型材料或基于硅的材料。
第三支撑件253可以被形成为接触第三芯片230的悬垂部‘F’的顶表面231a的部分和第四芯片240的侧壁243。第三支撑件253被附接至悬垂部‘F’的顶表面231a的部分，以暴露出设置有芯片焊盘235的其余部分。第四芯片240接触第三支撑件253的侧壁243与悬垂部‘F’相邻。因而，第四芯片240接触第三支撑件253的侧壁243可以第三芯片230垂直重叠。
第三支撑件253可以被形成使得第三支撑件253的厚度轮廓沿着第一方向变化。例如，第三支撑件253的厚度随着其接近第四芯片240的侧壁243而逐渐增加。在一个实施例中，在第四芯片240的附接侧壁243上的第三支撑件253的厚度可以与第四芯片240的厚度大体上相等。在另一个实施例中，在第四芯片的附接侧壁243上的第三支撑件253的厚度可以比第四芯片240的厚度更小。第三支撑件253可以被形成在第二方向上纵向延伸。
随后，第三导线263可以被形成将第三芯片230的芯片焊盘235与基板110的接合焊盘115电连接，且第四导线264可以被形成将第四芯片240的芯片焊盘245与基板110的接合焊盘115电连接。第三导线263和第四导线264可以使用导线接合工艺来形成。在导线接合工艺期间，第三芯片230的悬垂部‘F’可以由第三支撑件253来支撑，且第四芯片240的悬垂部‘E’(见图16)可以由第二支撑件252来支撑。即，如同第二芯片220的悬垂部‘D’，第三芯片230的悬垂部‘F’可以通过在第三支撑件253和第三芯片230之间以及在第三支撑件253和第四芯片240之间的粘合强度来支撑。第四芯片240的悬垂部‘E’可以通过在第二支撑件252和第三芯片230之间以及在第二支撑件252和第四芯片240之间的粘合强度来支撑。因而，当力被施加至悬垂部‘F’或悬垂部‘E’时，第三支撑件253和第二支撑件252可以抑制悬垂部‘F’或悬垂部‘E’的破坏和/或变形。
以上所述的芯片层叠封装体的实施例可以被应用至各种电子系统。
参见图21，根据一个实施例的芯片层叠封装体可以被应用于电子系统1710。电子系统1710可以包括控制器1711、输入/输出器件1712和存储器1713。控制器1711、输入/输出器件1712和存储器1713可以经由提供数据的传送和/或接收的路径的总线1715彼此耦接。
在一个实施例中，控制器1711可以包括以下中的一个或更多个：微处理器、数字信号处理器、微控制器、和/或能够执行与这些部件相同功能的逻辑器件。控制器1711或存储器1713可以包括根据本公开的一个实施例的一个或更多个芯片层叠封装体。输入/输出器件1712可以包括选自键区(keypad)、键盘、显示设备、触摸屏等中的至少一个。存储器件1713包括用于储存数据的器件。存储器1713可以储存通过控制器1711来执行的数据和/或命令等。
存储器1713可以包括诸如DRAM的易失性存储器件和/或诸如快闪存储器的非易失性存储器件。在一个实施例中，快闪存储器可以被安装到诸如移动终端或台式计算机的信息处理系统。快闪存储器可以构成固态盘(SSD)，且电子系统1710可以将大量的数据稳定地储存在快闪存储系统中。
电子系统1710还可以包括接口1714，其适合用于将数据传送至通信网络和从通信网络中接收数据。接口1714可以是有线类型或无线类型，并且可以包括天线或有线(或无线)收发器。
电子系统1710可以被实现为移动系统、个人计算机、工业计算机或执行各种功能的逻辑系统。例如，移动系统可以是个人数字助理(PDA)、便携式计算机、平板计算机、移动电话、智能电话、无线电话、膝上型计算机、存储卡、数字音乐系统以及信息发送/接收系统中的任何一种。
如果电子系统1710是能够执行无线通信的设备，则电子系统1710可以用于通信系统中，诸如CDMA(code division multiple access，码分多址)、GSM(global system formobile communications，全球移动通信系统)、NADC(North American Digital Cellular，北美数字移动蜂窝)、E-TDMA(enhanced-time division multiple access，增强-时分多址)、WCDMA(wideband code division multiple access，宽带码分多址)、CDMA2000、LTE(long term evolution，长期演进)以及Wibro(wireless broadband internet，无线宽带因特网)。
参见图22，根据一个实施例的芯片层叠封装体可以被提供在存储卡1800中。例如，存储卡1800可以包括诸如非易失性存储器件的存储器1810和存储器控制器1820。存储器1810和存储器控制器1820可以储存数据或读取储存的数据。
存储器1810可以包括利用实施例的封装技术的至少一种非易失性存储器件。存储器控制器1820可以控制存储器1810，使得响应于来自主机1830的读取/写入请求来读出储存的数据或者储存数据。
以上已经出于说明性的目的公开了实施例，本领域的技术人员将理解的是，在不脱离本公开和所附权利要求的范围和精神的情况下，可以进行各种修改、增加和替换。
通过以上实施例可以看出，本申请提供了以下的技术方案。
技术方案1.一种芯片层叠封装体，包括：
第一芯片，被设置在基板之上；
第二芯片，被设置在所述第一芯片之上并且包括悬垂部，所述悬垂部突出超过所述第一芯片的侧壁；以及
第一支撑件，被附接至所述第二芯片的所述悬垂部的底表面和所述第一芯片的所述侧壁。
技术方案2.如技术方案1所述的芯片层叠封装体，其中，所述第一芯片和所述第二芯片分别在第一方向和第二方向上纵向延伸，使得所述第一芯片和所述第二芯片彼此交叉。
技术方案3.如技术方案1所述的芯片层叠封装体，其中，所述第一芯片的所述侧壁与所述第二芯片的所述悬垂部的所述底表面相邻。
技术方案4.如技术方案2所述的芯片层叠封装体，其中，所述第一支撑件的厚度根据沿着所述第二方向离所述第一芯片的所述侧壁的距离来变化。
技术方案5.如技术方案4所述的芯片层叠封装体，其中，所述第一支撑件的所述厚度随着其接近所述第一芯片的所述侧壁而增加。
技术方案6.如技术方案5所述的芯片层叠封装体，其中，所述第一芯片的所述侧壁上的所述第一支撑件的部分的厚度大体上等于或小于所述第一芯片的厚度。
技术方案7.如技术方案1所述的芯片层叠封装体，其中，所述第一支撑件从所述第一芯片的所述侧壁延伸至所述悬垂部的端部。
技术方案8.如技术方案1所述的芯片层叠封装体，其中，所述第一支撑件包括绝缘材料。
技术方案9.如技术方案1所述的芯片层叠封装体，其中，所述第一支撑件包括环氧型材料或基于硅的材料。
技术方案10.如技术方案1所述的芯片层叠封装体，其中，所述第一支撑件、所述第一芯片和所述第二芯片具有大体上相同的热膨胀系数CTE。
技术方案11.如技术方案1所述的芯片层叠封装体，其中，所述第二芯片的所述悬垂部为第一悬垂部，还包括：
第三芯片，被设置在所述第二芯片之上并且包括第二悬垂部；
第四芯片，被设置在所述第三芯片之上并且包括第三悬垂部；
第二支撑件，被附接至所述第四芯片的所述第三悬垂部的底表面和所述第三芯片的侧壁；以及
第三支撑件，被附接至所述第三芯片的所述第二悬垂部的顶表面和所述第四芯片的侧壁。
技术方案12.如技术方案11所述的芯片层叠封装体，其中，所述第三芯片的所述侧壁与所述第四芯片的所述第三悬垂部的所述底表面相邻。
技术方案13.如技术方案11所述的芯片层叠封装体，其中，所述第二支撑件在第一方向上纵向延伸，并且在第二方向上横向延伸，以及
其中，所述第二支撑件的厚度随着沿着所述第二方向离所述第三芯片的所述侧壁的距离而变化。
技术方案14.如技术方案11所述的芯片层叠封装体，其中，所述第二支撑件的厚度随着其从所述第四芯片所述悬垂部的端部接近所述第三芯片的所述侧壁而增加。
技术方案15.如技术方案14所述的芯片层叠封装体，其中，所述第三芯片的所述侧壁上的所述第二支撑件的厚度大体上等于或小于所述第三芯片的厚度。
技术方案16.如技术方案11所述的芯片层叠封装体，其中，所述第二支撑件从所述第三芯片的所述侧壁到所述第四芯片的所述第三悬垂部的端部，在第一方向上纵向延伸，并在第二方向上横向延伸。
技术方案17.如技术方案11所述的芯片层叠封装体，还包括多个芯片焊盘，所述多个芯片焊盘被暴露在所述第三芯片的所述第二悬垂部的所述顶表面的第一部分上，
其中，所述第三支撑件被附接至所述第三芯片的所述第二悬垂部的所述顶表面的第二部分。
技术方案18.如技术方案11所述的芯片层叠封装体，其中，与所述第三支撑件附接的所述第四芯片的所述侧壁和所述第三芯片的所述第二悬垂部的所述顶表面彼此相邻。
技术方案19.如技术方案11所述的芯片层叠封装体，其中，所述第三支撑件在第一方向上横向延伸，以及
其中，所述第三支撑件的厚度随着其从所述第三芯片所述第二悬垂部的端部部分接近与所述第三支撑件附接的所述第四芯片的所述侧壁而增加。
技术方案20.如技术方案11所述的芯片层叠封装体，其中，所述第四芯片的所述侧壁上的所述第三支撑件的厚度大体上等于或小于所述第四芯片的厚度。

Claims (10)

1.一种芯片层叠封装体，包括：
第一芯片，被设置在基板之上；
第二芯片，被设置在所述第一芯片之上并且包括悬垂部，所述悬垂部突出超过所述第一芯片的侧壁；以及
第一支撑件，被附接至所述第二芯片的所述悬垂部的底表面和所述第一芯片的所述侧壁。
2.如权利要求1所述的芯片层叠封装体，其中，所述第一芯片和所述第二芯片分别在第一方向和第二方向上纵向延伸，使得所述第一芯片和所述第二芯片彼此交叉。
3.如权利要求1所述的芯片层叠封装体，其中，所述第一芯片的所述侧壁与所述第二芯片的所述悬垂部的所述底表面相邻。
4.如权利要求2所述的芯片层叠封装体，其中，所述第一支撑件的厚度根据沿着所述第二方向离所述第一芯片的所述侧壁的距离来变化。
5.如权利要求4所述的芯片层叠封装体，其中，所述第一支撑件的所述厚度随着其接近所述第一芯片的所述侧壁而增加。
6.如权利要求5所述的芯片层叠封装体，其中，所述第一芯片的所述侧壁上的所述第一支撑件的部分的厚度大体上等于或小于所述第一芯片的厚度。
7.如权利要求1所述的芯片层叠封装体，其中，所述第一支撑件从所述第一芯片的所述侧壁延伸至所述悬垂部的端部。
8.如权利要求1所述的芯片层叠封装体，其中，所述第一支撑件包括绝缘材料。
9.如权利要求1所述的芯片层叠封装体，其中，所述第一支撑件包括环氧型材料或基于硅的材料。
10.如权利要求1所述的芯片层叠封装体，其中，所述第一支撑件、所述第一芯片和所述第二芯片具有大体上相同的热膨胀系数CTE。
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107527900A (zh) * 2016-06-20 2017-12-29 三星电子株式会社 半导体封装
CN108630667A (zh) * 2017-03-23 2018-10-09 中国空空导弹研究院 一种红外探测器
CN110178217A (zh) * 2017-02-21 2019-08-27 美光科技公司 具有裸片衬底延伸部的堆叠半导体裸片组合件

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR102579876B1 (ko) 2016-02-22 2023-09-18 삼성전자주식회사 반도체 패키지
WO2017166325A1 (en) * 2016-04-02 2017-10-05 Intel Corporation Semiconductor package with supported stacked die
US9853015B1 (en) * 2016-12-15 2017-12-26 Powertech Technology Inc. Semiconductor device with stacking chips
CN110444528B (zh) * 2018-05-04 2021-04-20 晟碟信息科技（上海）有限公司 包含虚设下拉式引线键合体的半导体装置
KR102592327B1 (ko) * 2018-10-16 2023-10-20 삼성전자주식회사 반도체 패키지
US11444059B2 (en) * 2019-12-19 2022-09-13 Micron Technology, Inc. Wafer-level stacked die structures and associated systems and methods

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110163458A1 (en) * 2010-01-06 2011-07-07 Renesas Electronics Corporation Method for manufacturing electronic device and electronic device
CN102376695A (zh) * 2010-08-12 2012-03-14 三星电子株式会社 堆叠半导体器件及其制造方法
CN103165505A (zh) * 2011-12-09 2013-06-19 三星电子株式会社 制造扇出晶体级封装的方法以及由该方法形成的封装
US20130270717A1 (en) * 2012-04-17 2013-10-17 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20080098797A (ko) * 2007-05-07 2008-11-12 삼성전자주식회사 반도체 패키지 및 제조방법
KR101083663B1 (ko) * 2009-07-31 2011-11-16 (주)에프씨아이 오버행 다이 스택 구조를 이용한 반도체 패키지
KR101835483B1 (ko) 2011-12-09 2018-03-08 삼성전자주식회사 멀티-칩 패키지 및 그의 제조 방법

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110163458A1 (en) * 2010-01-06 2011-07-07 Renesas Electronics Corporation Method for manufacturing electronic device and electronic device
CN102376695A (zh) * 2010-08-12 2012-03-14 三星电子株式会社 堆叠半导体器件及其制造方法
CN103165505A (zh) * 2011-12-09 2013-06-19 三星电子株式会社 制造扇出晶体级封装的方法以及由该方法形成的封装
US20130270717A1 (en) * 2012-04-17 2013-10-17 Samsung Electronics Co., Ltd. Semiconductor package and method of fabricating the same

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107527900A (zh) * 2016-06-20 2017-12-29 三星电子株式会社 半导体封装
CN110178217A (zh) * 2017-02-21 2019-08-27 美光科技公司 具有裸片衬底延伸部的堆叠半导体裸片组合件
CN110178217B (zh) * 2017-02-21 2023-05-30 美光科技公司 具有裸片衬底延伸部的堆叠半导体裸片组合件
CN108630667A (zh) * 2017-03-23 2018-10-09 中国空空导弹研究院 一种红外探测器
CN108630667B (zh) * 2017-03-23 2020-04-28 中国空空导弹研究院 一种红外探测器

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