CN104735905B - 具有使用不同的导电元素形成的导电部件的厚膜电路和相关方法 - Google Patents

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Abstract

本发明涉及具有使用不同的导电元素形成的导电部件的厚膜电路和相关方法。具体地，本文公开了具有使用不同导电元素形成的导电部件的厚膜电路的各种实施例和用于形成此电路的相关方法。根据本发明的一个实施例包括形成在基底上并具有设置在基底上的第一层的多级厚膜电路。第一层可以包括使用第一导电元素形成的第一导电部件。第一导电元素可以为贵金属。电路还可以包括具有第二导电部件的第二层。第二导电部件可以使用第二导电元素形成。在一个实施例中，第二导电元素可以为贱金属。第一导电元素的至少一部分可以与第二导电元素的至少一部分直接接触使得第一层与第二层电连通。

Description

具有使用不同的导电元素形成的导电部件的厚膜电路和相关 方法
技术领域
本发明涉及厚膜电路。更具体地但非排他地，本发明涉及其中使用不同的导电元素形成不同的部件的厚膜电路。在一个具体实施例中，使用银形成的导电部件可以与使用铜形成的导电部件直接电连通。
背景技术
厚膜电路可以使用加成工艺（additive process）形成，在加成工艺中，将连续的材料层设置在电绝缘基底上。可以例如通过将利用粉状贱金属制成的厚膜导电墨丝网印刷（screen print）到非导电基底上来形成厚膜导电元素。然后可以将厚膜导电墨干燥并焙烧，以将粉状贱金属和其它剩余成分烧结或熔化到基底。在用于形成厚膜电路的加成工艺之前、期间或之后，可以对基底进行处理（例如划线、压型、钻孔、切割等）。
导电墨可以用于形成电路的电极、电阻器、端子和其它特征。可以通过印刷到基底上的设计和被包括在电路上的特征的组合来确定电路的功能。电路还可以设计有用于附接半导体芯片、连接器引线、电容器等的终端焊盘。
传统上已经使用贵金属作为主要导电元素来制造厚膜电路。贵金属的高成本显著地构成使用厚膜生产技术来生产厚膜和混合电路的成本。尽管贱金属具有较低的成本，但是对于在厚膜电路中尤其在多级电路中利用这样的金属，各种因素以前已经展现出挑战。
本发明的发明人已经认识到，可以通过在传统上使用贵金属形成的厚膜电路中使用贱金属来实现潜在的优点。
发明内容
本发明提供如下方案：
1、一种多级厚膜电路，包括：
基底；
设置在所述基底上的第一层，所述第一层包括使用第一导电元素形成的第一导电部件，所述第一导电元素包括贵金属；
第二层，所述第二层包括使用第二导电元素形成的第二导电部件，所述第二导电元素包括贱金属；以及
其中，所述第一导电部件的至少一部分直接接触所述第二导电部件的至少一部分，使得所述第一导电部件与所述第二导电部件电连通。
2、根据方案1所述的多级厚膜电路，其特征在于，所述第一导电元素包括银。
3、根据方案1所述的多级厚膜电路，其特征在于，所述第二导电元素包括铜。
4、根据方案1所述的多级厚膜电路，其特征在于，还包括：
构造为将第三导电部件与所述第一导电部件和所述第二导电部件中的一个电隔离的电介质。
5、根据方案1所述的多级厚膜电路，其特征在于，还包括：
多个附加层；以及
构造为将所述多个附加层的至少一部分电隔离的多个电介质层；
其中，设置在最上面的电介质层下方的每个层使用所述第一导电元素形成，并且设置在所述最上面的电介质材料上方的每个层使用所述第二导电元素形成。
6、根据方案1所述的多级厚膜电路，其特征在于，还包括：
多个附加层，所述多个附加层包括多个导电部件；以及
多个电介质层，所述多个电介质层构造为将所述多个导电部件中的至少一个与所述多个导电部件中的至少另一个电隔离；
其中，被设置为与所述多个电介质层中的任何电介质层直接接触的每个导电部件使用所述第一导电元素形成。
7、根据方案1所述的多级厚膜电路，其特征在于，所述第二导电层使用厚膜墨形成，所述厚膜墨包括：
有机部分；以及
分散在所述有机部分中以限定糊的无机部分，其中，所述无机部分包括金属铜粉末、氧化铜和元素硼。
8、根据方案7所述的多级厚膜电路，其特征在于，所述金属铜粉末包括所述厚膜导电墨的大约50%至大约85%（重量）。
9、根据方案7所述的多级厚膜电路，其特征在于，所述氧化铜包括所述厚膜导电墨的大约3%至大约23%（重量）。
10、一种形成多级厚膜电路的方法，包括：
形成设置在基底上的第一层，所述第一层包括由第一导电元素形成的第一导电部件，所述第一导电元素包括贵金属；
在第一焙烧过程期间在第一气氛中焙烧所述基底和所述第一层；
形成包括由第二导电元素形成的第二导电部件的第二层，所述第二层导电元素包括贱金属；以及
在第二焙烧过程期间在第二气氛中焙烧所述基底、所述第一层和所述第二层；
其中，所述第二层至少部分地直接设置在所述第一层的顶部上，并且所述第一层与所述第二层电连通。
11、根据方案10所述的方法，其特征在于，所述第一导电元素包括银。
12、根据方案10所述的方法，其特征在于，所述第二导电元素包括铜。
13、根据方案10所述的方法，其特征在于，还包括：
形成电介质层，以将第三导电部件与所述第一导电部件和所述第二导电部件中的一个电隔离。
14、根据方案10所述的方法，其特征在于，所述第一气氛包括氧。
15、根据方案10所述的方法，其特征在于，所述第二气氛包括惰性气氛。
16、根据方案10所述的方法，其特征在于，所述第一焙烧过程在大约850℃±20℃下执行。
17、根据方案10所述的方法，其特征在于，所述第二焙烧过程在大约600℃和700℃±10℃之间执行。
18、根据方案10所述的方法，其特征在于，还包括：
形成多个附加层；以及
形成多个电介质层，所述多个电介质层被构造为将所述多个附加层中的至少一部分电隔离；
其中，设置在最上面的电介质层下方的每个层使用所述第一导电元素形成，并且设置在所述最上面的电介质材料上方的每个层使用所述第二导电元素形成。
19、根据方案1所述的方法，其特征在于，还包括：
形成包括多个导电部件的多个附加层；以及
形成多个电介质层，所述多个电介质层被构造为将所述多个导电部件中的至少一个与所述多个导电部件中的至少另一个电隔离；
其中，设置为与所述多个电介质层中的任何电介质层直接接触的每个导电部件使用所述第一导电元素形成。
20、根据方案10所述的方法，其特征在于，形成所述第二层包括：
将厚膜墨施加到所述多级厚膜电路，所述厚膜墨包括：
有机部分；以及
分散在所述有机部分中以限定糊的无机部分，其中，所述无机部分包括金属铜粉末、氧化铜和元素硼。
附图说明
参照附图来描述本发明的非限制性的且非排他性的实施例，包括本发明的各种实施例，在附图中：
图1A示出了根据本发明的某些实施例的具有使用第一导电材料在基底上形成的第一导电元素的厚膜电路的第一导电层的透视图。
图1B示出了根据本发明的某些实施例的设置在图1A中示出的电路的第一导电元素的顶部上的电介质层的透视图。
图1C示出了根据本发明的某些实施例的至少部分地设置在图1B中示出的电路的电介质层的顶部上且使用第一导电元素形成的第二导电部件的透视图。
图1D示出了根据本发明的某些实施例的使用第二导电材料形成的多个导电部件。
图1E示出了根据本发明的某些实施例的电路的替代实施例，其表示图1C和图1D中示出的电路的替代实施例，其中，使用第二导电元素形成的多个导电部件至少部分地设置在电介质层的顶部上。
图2示出了根据本发明的实施例的多层厚膜电路的截面的概念图，在所述多层厚膜电路中，导电部件与使用不用于该导电部件的导电元素形成的导电部件电连通。
图3示出了根据本发明的某些实施例的多层厚膜电路的截面的照片，在所述多层厚膜电路中，使用银形成的第一导电层与使用铜形成的第二导电层电连通。
图4示出了根据本发明的某些实施例的形成具有使用不同的导电材料形成的多个导电层的厚膜电路的方法的流程图。
具体实施方式
参照附图将最好地理解本发明的实施例，其中，相同的部件始终用相同的标号指示。将容易地理解的是，如在本文附图中示出并总体上描述的所公开的实施例的部件可以以各种各样的不同构造来布置和设计。因此，本发明的系统和方法的实施例的以下详细描述不意于限制如要求保护的本发明的范围，而是仅仅代表本发明的可能的实施例。另外，除非另外指出，否则任何公开的方法的步骤不必需要以任何特定顺序执行或甚至顺序地执行，并且步骤不必需要仅仅执行一次。
在一些情况下，未详细地示出或描述公知的特征、结构或操作。此外，在一个或多个实施例中，所描述的特征、结构或操作可以以任何合适的方式组合。还将容易地理解的是，如在本文附图中示出并总体上描述的实施例的部件可以以各种各样的不同构造来布置和设计。
本发明的各种实施例包括具有使用不同的导电元素形成的导电部件的厚膜电路。如本文使用的，术语导电元素并非特定地局限于周期表的特定元素。而是，导电元素还可以指包括来自周期表的多个元素的合金和其它复合物。此外，所有材料包括杂质，如本文使用的术语导电元素并不需要任何特定的纯度级别。本领域技术人员已知的各种导电元素可以用在厚膜电路中，以生产根据本发明的各种实施例中的导电部件。
厚膜电路在汽车产业和其它产业中具有广泛应用。在汽车产业中，例如，厚膜电路可以用在逆变器、转换器、传感器（例如，燃料/空气混合物传感器、压力传感器、发动机和变速箱控制传感器、安全气囊传感器等）等中。这样的电路可以提供高可靠性和能力以便在大温度范围内操作。
混合电路是由安装在陶瓷绝缘体基底上的半导体或集成电路芯片组成的多级互连电路。可以通过采用多层电部件以三维结构构建混合电路。电介质绝缘层设置在导体层之间，以允许导体横跨在彼此上。绝缘的叠置导体层通过穿过绝缘层形成的且填充有导体材料的通孔互连。通孔是形成在各绝缘体层中且填充有导电金属糊的孔。多级电路可以以多个步骤形成。例如，一个步骤可以包括形成导电部件，随后的步骤可以包括在导电部件的顶部上形成绝缘层。
为了降低厚膜和混合电路的成本，对于导电线路、热沉、接地层等，可以使用铜来代替银。在一些情况下，银用于促进多层或跨接（cross-over）应用，因为绝缘材料（例如电介质）可以设置在银的顶部上，但是在将绝缘材料设置在贱金属例如铜的顶部或下方的情况下会产生困难。
可以使用各种金属例如金、银、铂、钯、铱、铑、钌和锇以及这些金属的组合来制备贵金属导体糊。从各种物质例如碳、铊、铟、钌等来制备电阻器糊材料。从诸如玻璃、陶瓷、釉料和铁电材料之类的材料来制备电介质糊材料。
可以使用一个或多个焙烧过程在基底上永久地固定层。焙烧过程可以烧结或熔化无机成分，以将印刷膜结合到基底。在焙烧过程期间氧化气氛（即，空气）的存在可以促进在厚膜和基底之间发生的烧结和结合过程。氧化气氛的存在还用于氧化并去除在糊中存在的碳基组分。
贱金属诸如铜在焙烧步骤期间在空气气氛中被氧化，并因此可以在焙烧期间采用诸如氮的惰性或中性气氛。焙烧步骤中的可感测的量的氧会导致铜的氧化，这继而由于铜氧化物覆层的形成会不利地影响导体的电特性和焊接性质。因此，形成具有使用不同的导电元素形成的导电部件的厚膜电路已经展现出挑战。此外，不同的导电元素会需要不同的焙烧温度以实现期望的性质并避免浸出。
本发明的一个特定实施例可以结合在汽车中使用的电逆变器和转换器使用。这样的应用会需要高的导电性和导热性以及高的可靠性。这样的电路可以并入跨接特征，其中，导电元素设置在电路的多个层中，并通过一层或多层绝缘材料隔离。如上所述，可以使用创建厚膜电路的各种特征的多个步骤来形成这样的电路。可以使用银和银合金来形成此类电路中的导电元素。使用银和银合金作为导电元素可以提供优异的电性质和热性质；然而，与其它导电元素例如铜相比，银的成本是显著的。根据本发明，铜可以代替银，以实现与银的成本相比的与铜的较低成本相关联的成本节约。
图1A示出了根据本发明的一个实施例的具有使用第一导电元素在基底104上形成的导电部件102的厚膜电路100的第一导电层的透视图。在一个实施例中，可以在基底104上形成导电部件102之前制备基底104。所述制备可以包括例如划片、压型、钻孔和/或切割。根据一些实施例，基底104可以包括氧化铝，但其它合适的材料也是预期的。
图1B示出了根据本发明的一个实施例的设置在图1A中示出的电路100的导电部件102的顶部上的电介质层106的透视图。电介质层106可以使用各种材料形成。电介质层106可以将导电部件102与可随后形成的其它导电部件隔离。
图1C示出了根据本发明的某些实施例的使用导电元素102形成的且至少部分地设置在图1B中示出的电路100的电介质层106的顶部上的导电部件112的透视图。如图1C所示，电介质层106将导电部件102与导电部件112电绝缘。在一个特定实施例中，导电部件112可以使用银形成。在这个实施例中，可以在大约850℃的温度下在包含氧的气氛中焙烧包括导电部件112的电路。
图1D示出了根据本发明的某些实施例的使用第二导电材料形成的多个导电部件108a-d。在示出的实施例中，导电部件108a和108b通过导电部件112电连通。换言之，电流可以从导电部件108a传输到导电部件112并传输到导电部件108b。类似地，导电部件108c和108d经由导电部件102电连通。相反，电介质层106将导电部件108a、108b与导电部件108c、108d电隔离。
在图1D中示出的实施例中，使用第一导电元素形成设置在电介质层106上方和下方的导电部件。可在根据本发明的各种实施例中使用的特定导电元素可以在能力方面改变，以充分地结合到电介质层106。因此，在某些实施例中，多级电路中的与电介质接触的所有导电元素可以使用相同的导电元素形成。
图1E示出了根据本发明的某些实施例的电路的替代实施例，其表示对在图1C和图1D中示出的电路的替代的实施例，其中，使用第二导电元素形成的多个导电部件至少部分地设置在电介质层的顶部上。在图1E中，使用第二导电元素形成导电部件108a-108c。尽管结合示出的实施例将导电部件108a、108b和108c描述为形成在第二导电层中，但在替代的实施例中，这些导电元素可以在用于产生电路100的步骤中在不同的层中和/或在不同的步骤中形成。返回对示出的实施例的讨论，导电元素108a部分地设置在电介质层106的顶部上，电介质层106将第一导电部件102与导电元素108a隔离。相反，第一导电部件102提供导电元素108d和108b之间的电路径。
第二导电层可以使用与形成第一导电部件102的导电元素不同的导电元素形成。在一个特定实施例中，第一导电部件102可以使用银作为导电元素，而第二导电层可以使用铜作为导电元素。在第一导电部件102和第二导电层之间的界面110处，第二导电层的铜可以与第一导电元素102的银直接物理连接。银与铜之间的直接物理接触可以在第一导电部件102和第二导电层之间创建电路径。
可以使用以下制剂中的一种或多种作为用于形成铜为导电元素的导电层的厚膜导电墨制剂。示例是仅出于举例说明目的而提供，并不意味着以任何方式限制厚膜导电墨的各种实施例。以重量百分比阐述所有材料。
示例制剂1（理论产率）
成分 Wt. %
无机部分
Cu粉末- 50至85（例如，大约68）
（基础*，#1**、#2***或#3****）
CuO 3至23（例如，大约7.69）
元素B 0.5至5（例如，大约1.15）
有机部分
TexanolTM 8至25（例如，大约19.62）
丁基二甘醇二甲醚 1至4（例如，大约2.31）
乙基纤维素 0.5至3（例如，1.15）
总计 100.0
* Cu粉末（基础）-非成块的涂覆精细颗粒；表面积为大约0.4m2/g至大约0.75m2/g，例如小于大约0.64m2/g；中值粒径为大约4.5μm至大约10.5μm，例如小于大约6.65μm。
** Cu粉末（选项#1）-亚微米晶体颗粒；表面积为大约1.5m2/g至大约2.5m2/g，例如小于大约1.85m2/g；中值粒径为大约0.5μm至大约0.9μm，例如小于大约0.65μm。
*** Cu粉末（选项#2）-单分散颗粒；表面积为大约0.3m2/g至大约0.8m2/g，例如小于大约0.5m2/g；中值粒径为大约0.01μm至大约2μm，例如小于大约2μm。
**** Cu粉末（选项#3）-表面积为大约0.8m2/g至大约1.5m2/g，例如小于大约1m2/g；中值粒径为大约1μm至大约2μm，例如大约1.5μm。
示例制剂2（理论产率）
成分 Wt. %
无机部分
Cu粉末（基础*） 25至50（例如，38）
Cu粉末#3**** 25至50（例如，38）
CuO 3至23（例如，大约4.9）
元素B 0.5至5（例如，大约1.2）
有机部分 10至30（例如，大约17.9）
总计 100.0。
示例制剂3（理论产率）
成分 Wt. %
无机部分
Cu粉末（基础*） 40至65（例如，58.2）
Cu粉末#2*** 10至20（例如，14.7）
CuO 3至23（例如，大约8.2）
元素B 0.5至5（例如，大约1.3）
有机部分 10至30（例如，大约17.6）
总计 100.0。
示例制剂4（理论产率）
成分 Wt. %
无机部分
Cu粉末（基础*） 45至65（例如，53.9）
Cu粉末#1** 5至20（例如，9.8）
CuO 3至23（例如，大约15.2）
元素B 0.5至5（例如，大约3.1）
有机部分 10至30（例如，大约18）
总计 100.0。
图2示出了根据本发明的实施例的多层厚膜电路200的截面的概念图，其中，导电部件208a和208b使用导电部件202电连通，导电部件202使用与导电部件208a和208b不同的导电元素形成。基底204位于电路200下方。根据一些实施例，基底204可以包括氧化铝。电介质层206可以将导电部件202与另一导电部件210电隔离。
导电部件208b和导电部件202之间的界面212可以包括导电部件208b覆盖导电部件202的区域。导电部件208b和导电部件202之间的物理接触可以创建电能量和/或热能量可以流动通过的电路径。
图3示出了根据本发明的一个实施例的示例性多层厚膜电路的截面的照片300，其中，由银形成的第一导电层304与由铜形成的第二导电层302电连通。该照片示出了3500的放大倍数。第一导电层304可以沉积在基底306上。如所示，由铜形成的第二导电层302直接沉积在由银形成的第一导电层304的顶部上。
可以使用第一焙烧过程将第一导电层304永久地固定在基底306上。第一焙烧过程可以烧结或熔化无机成分以将印刷膜结合到基底。在第一焙烧过程期间氧化气氛（例如，空气）的存在可以促进基底306和第一导电层304之间的烧结和结合工艺。在一个特定实施例中，可以在大约850℃的温度下执行第一焙烧过程。
可以使用第二焙烧过程将第二导电层302固定在第一导电层304上。可以在惰性气氛中执行第二焙烧过程。与第一焙烧过程相比，可以在较低的温度下执行第二焙烧过程，以减少第一导电层304的浸出。在一个特定实施例中，可以在600℃和700℃之间的温度下执行第二焙烧过程。
图4示出了根据本发明的一个实施例的形成具有由不同的导电材料形成的多个导电层的厚膜电路的方法400的流程图。在402，可以制备基底，以结合混合电路使用。此种制备可以包括但不限于划片、压型、钻孔、切割等。在404，可以使用第一导电元素形成具有一个或多个导电部件的厚膜电路的层。除了包括一个或多个导电部件之外，所述层还可以包括各种电部件（例如，电阻器、电容器、集成电路等）和电绝缘部件。在某些实施例中，第一导电元素可以包括一种或多种贵金属（例如，金、银、铂等）。
在406，可以在第一气氛中焙烧包括在404形成的层的厚膜电路。在各种实施例中，第一气氛可以包括氧。在第一气氛中的焙烧可以适合于焙烧基底上的包括贵金属（例如，银、金、银、铂等）的导电元素。可以使用适合于所述材料的焙烧温度。在导电元素为银的一个示例中，可以在大约850℃±20℃下执行焙烧过程。
在408，可以判断使用第一导电元素的附加层是否应当形成。如果将形成附加层，则方法400可以返回到404。如果不形成附加层，则方法400可以前进至410。如上所述，可以在由贵金属形成的导电部件的顶部上形成诸如电介质层的电绝缘部件。还如上所述，困难可能与在由贱金属形成的层的顶部上形成诸如电介质层的电绝缘部件相关联。
在某些实施例中，可以通过在厚膜电路中设置绝缘体来确定使用第一导电元素和第二导电元素的厚膜电路的形成元素之间的转变。如上所述，可以在由贵金属形成的导电部件的顶部上形成诸如电介质层的电绝缘部件。还如上所述，困难可能与在由贱金属形成的层的顶部上形成诸如电介质层的电绝缘部件相关联。因此，在一个实施例中，可以使用第一导电元素形成设置在最上面的电介质材料下方的每个层，并可以使用第二导电元素形成设置在最上面的电介质材料下方的每个层。
在410，可以使用第二导电元素形成具有导电部件的层。除了包括一个或多个导电部件之外，层还可以包括各种电部件（例如，电阻器、电容器、集成电路等）和电绝缘部件。在某些实施例中，第二导电元素可以为贱金属。
在412，可以在第二气氛中焙烧包括在410形成的层的厚膜电路。在各种实施例中，第二气氛可以是惰性的。第一气氛中的焙烧可以适合于焙烧包括诸如铜的贱金属的导电元素。可以使用适合于第二导电元素的焙烧温度。在导电元素为铜的一个示例中，可以在大约600℃和700℃±10℃之间执行焙烧过程。
在414，可以判断是否应当使用第二导电元素来形成附加层。如果将形成附加层，则方法400可以返回到410。如果不形成附加层，则方法400可以结束。
尽管已经示出并描述了本发明的特定实施例和应用，但将理解的是，本发明不限于本文公开的精确构造和部件。因此，可以在不脱离本发明的基本原理的情况下，对上面描述的实施例的细节做出许多改变。因此，本发明的范围应当仅由下面的权利要求来确定。

Claims (18)

1.一种多级厚膜电路，包括：
基底；
设置在所述基底上的第一层，所述第一层包括使用第一导电元素形成的第一导电部件，所述第一导电元素包括贵金属；
第二层，所述第二层包括使用第二导电元素形成的第二导电部件，所述第二导电元素包括贱金属；以及
其中，所述第一导电部件的至少一部分直接接触所述第二导电部件的至少一部分，使得所述第一导电部件与所述第二导电部件电连通；
其中所述第二层使用厚膜墨形成，所述厚膜墨包括：有机部分；以及分散在所述有机部分中以限定糊的无机部分，其中，所述无机部分包括金属铜粉末、氧化铜和元素硼。
2.根据权利要求1所述的多级厚膜电路，其特征在于，所述第一导电元素包括银。
3.根据权利要求1所述的多级厚膜电路，其特征在于，所述第二导电元素包括铜。
4.根据权利要求1所述的多级厚膜电路，其特征在于，还包括：
构造为将第三导电部件与所述第一导电部件和所述第二导电部件中的一个电隔离的电介质。
5.根据权利要求1所述的多级厚膜电路，其特征在于，还包括：
多个附加层；以及
构造为将所述多个附加层的至少一部分电隔离的多个电介质层；
其中，设置在最上面的电介质层下方的每个层使用所述第一导电元素形成，并且设置在所述最上面的电介质层上方的每个层使用所述第二导电元素形成。
6.根据权利要求1所述的多级厚膜电路，其特征在于，还包括：
多个附加层，所述多个附加层包括多个导电部件；以及
多个电介质层，所述多个电介质层构造为将所述多个导电部件中的至少一个与所述多个导电部件中的至少另一个电隔离；
其中，被设置为与所述多个电介质层中的任何电介质层直接接触的每个导电部件使用所述第一导电元素形成。
7.根据权利要求1所述的多级厚膜电路，其特征在于，所述金属铜粉末包括所述厚膜墨的50%至85%（重量）。
8.根据权利要求1所述的多级厚膜电路，其特征在于，所述氧化铜包括所述厚膜墨的3%至23%（重量）。
9.一种形成多级厚膜电路的方法，包括：
形成设置在基底上的第一层，所述第一层包括由第一导电元素形成的第一导电部件，所述第一导电元素包括贵金属；
在第一焙烧过程期间在第一气氛中焙烧所述基底和所述第一层；
形成包括由第二导电元素形成的第二导电部件的第二层，所述第二层导电元素包括贱金属；以及
在第二焙烧过程期间在第二气氛中焙烧所述基底、所述第一层和所述第二层；
其中，所述第二层至少部分地直接设置在所述第一层的顶部上，并且所述第一层与所述第二层电连通；
其中形成所述第二层包括：将厚膜墨施加到所述多级厚膜电路，所述厚膜墨包括：有机部分；以及分散在所述有机部分中以限定糊的无机部分，其中，所述无机部分包括金属铜粉末、氧化铜和元素硼。
10.根据权利要求9所述的方法，其特征在于，所述第一导电元素包括银。
11.根据权利要求9所述的方法，其特征在于，所述第二导电元素包括铜。
12.根据权利要求9所述的方法，其特征在于，还包括：
形成电介质层，以将第三导电部件与所述第一导电部件和所述第二导电部件中的一个电隔离。
13.根据权利要求9所述的方法，其特征在于，所述第一气氛包括氧。
14.根据权利要求9所述的方法，其特征在于，所述第二气氛包括惰性气氛。
15.根据权利要求9所述的方法，其特征在于，所述第一焙烧过程在850℃±20℃下执行。
16.根据权利要求9所述的方法，其特征在于，所述第二焙烧过程在600℃和700℃之间执行。
17.根据权利要求9所述的方法，其特征在于，还包括：
形成多个附加层；以及
形成多个电介质层，所述多个电介质层被构造为将所述多个附加层中的至少一部分电隔离；
其中，设置在最上面的电介质层下方的每个层使用所述第一导电元素形成，并且设置在所述最上面的电介质层上方的每个层使用所述第二导电元素形成。
18.根据权利要求9所述的方法，其特征在于，还包括：
形成包括多个导电部件的多个附加层；以及
形成多个电介质层，所述多个电介质层被构造为将所述多个导电部件中的至少一个与所述多个导电部件中的至少另一个电隔离；
其中，设置为与所述多个电介质层中的任何电介质层直接接触的每个导电部件使用所述第一导电元素形成。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5439732A (en) * 1993-01-22 1995-08-08 Nippondenso Co., Ltd. Ceramic multi-layer wiring board
CN1438834A (zh) * 2002-02-15 2003-08-27 E·I·内穆尔杜邦公司 嵌入厚膜组件的改进方法
CN1818932A (zh) * 2005-01-21 2006-08-16 星电株式会社 存储卡适配器
CN1988085A (zh) * 2005-12-21 2007-06-27 E.I·内穆尔杜邦公司 陶瓷互连基板上的厚膜电容器

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4122232A (en) 1975-04-21 1978-10-24 Engelhard Minerals & Chemicals Corporation Air firable base metal conductors
US4172919A (en) 1977-04-22 1979-10-30 E. I. Du Pont De Nemours And Company Copper conductor compositions containing copper oxide and Bi2 O3
US4322316A (en) 1980-08-22 1982-03-30 Ferro Corporation Thick film conductor employing copper oxide
US4521329A (en) 1983-06-20 1985-06-04 E. I. Du Pont De Nemours And Company Copper conductor compositions
DE3621667A1 (de) * 1985-06-29 1987-01-08 Toshiba Kawasaki Kk Mit einer mehrzahl von dickfilmen beschichtetes substrat, verfahren zu seiner herstellung und dieses enthaltende vorrichtung
JPS62265796A (ja) * 1986-05-14 1987-11-18 株式会社住友金属セラミックス セラミツク多層配線基板およびその製造法
US4816615A (en) 1987-08-20 1989-03-28 General Electric Company Thick film copper conductor inks
US4868034A (en) 1988-02-11 1989-09-19 Heraeus Incorporated Cermalloy Division Non-oxidizing copper thick film conductors
US6207288B1 (en) 1991-02-05 2001-03-27 Cts Corporation Copper ink for aluminum nitride
JPH06164110A (ja) * 1992-11-16 1994-06-10 Nippon Cement Co Ltd セラミック配線基板上へのＡｕ導体形成方法
JPH0936308A (ja) * 1995-07-14 1997-02-07 Matsushita Electron Corp 半導体装置の製造方法
US7176152B2 (en) 2004-06-09 2007-02-13 Ferro Corporation Lead-free and cadmium-free conductive copper thick film pastes
US7666328B2 (en) * 2005-11-22 2010-02-23 E. I. Du Pont De Nemours And Company Thick film conductor composition(s) and processing technology thereof for use in multilayer electronic circuits and devices
US7737818B2 (en) * 2007-08-07 2010-06-15 Delphi Technologies, Inc. Embedded resistor and capacitor circuit and method of fabricating same
JP5258707B2 (ja) * 2009-08-26 2013-08-07 株式会社東芝 半導体発光素子

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5439732A (en) * 1993-01-22 1995-08-08 Nippondenso Co., Ltd. Ceramic multi-layer wiring board
CN1438834A (zh) * 2002-02-15 2003-08-27 E·I·内穆尔杜邦公司 嵌入厚膜组件的改进方法
CN1818932A (zh) * 2005-01-21 2006-08-16 星电株式会社 存储卡适配器
CN1988085A (zh) * 2005-12-21 2007-06-27 E.I·内穆尔杜邦公司 陶瓷互连基板上的厚膜电容器

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