CN104733528A - 半导体器件及其制造方法 - Google Patents

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李钟锡
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Abstract

本申请公开了一种半导体器件及其制造方法。该器件可以包括：n-型外延层，该n-型外延层设置在n+型碳化硅衬底的第一表面上；p型外延层，该p型外延层设置在n-型外延层上；n+区域，该n+区域设置在p型外延层上；沟槽，该沟槽通过p型外延层和n+区域并且设置在n-型外延层上；p+区域，该p+区域设置在n-型外延层上并且与沟槽隔开；栅极绝缘层，该栅极绝缘层定位在沟槽中；栅电极，该栅电极定位在栅极绝缘层上；氧化层，该氧化层定位在栅电极上；源电极，该源电极定位在n+区域、氧化层和p+区域上；以及漏电极，该漏电极定位在n+型碳化硅衬底的第二表面上，其中沟道定位在沟槽的两侧上。

Description

半导体器件及其制造方法
相关申请交叉引用
本申请要求2013年12月24日提交的韩国专利申请第10-2013-0162931号的优先权，该申请的全部内容结合于此用于通过该引用的所有目的。
技术领域
本发明涉及包括碳化硅(SiC)的半导体器件及其制造方法。
背景技术
目前，根据应用的扩大和高容量，需要功率半导体器件提供高击穿电压、高电流和高速开关特性。
在这种功率半导体器件中，需要低电阻或低饱和电压，以在非常大的电流流动的同时降低导通状态下的功率损耗。而且，基本上需要对在截止状态下或在开关关闭时的时刻施加至功率半导体器件的两端的PN-结的反向高电压的忍耐特性，即，高击穿电压特性。
功率半导体器件之中的金属氧化物半导体场效应晶体管(MOSFET)最普遍地用作数字电路和模拟电路中的通用场效应管。
在使用碳化硅(SiC)的MOSFET中，在用作栅极绝缘层的氧化硅层和碳化硅之间的界面态不是很好，其影响电子的流动和穿过在氧化硅层的下端处产生的沟道的电流，并且因此电子的迁移率非常低。具体地，由于在形成沟槽栅时需要刻蚀工艺，因此显示出了更糟糕的是电子迁移率。
而且，可以最小化电子迁移率的恶化，但是在这种情况下，由于低阈值电压，用作栅极绝缘层的氧化硅层的厚度增加了。由于氧化硅层难以在碳化硅中生长，因此工艺中的难度水平增加了。
公开于该背景技术部分的信息仅仅旨在加深对本发明的一般背景技术的理解，而不应当被视为承认或以任何形式暗示该信息构成已为本领域技术人员所公知的现有技术。
发明内容
本发明已致力于提供一种半导体器件及其制造的方法，该半导体器件及其制造的方法具有减小应用了沟道栅极的碳化硅MOSFET中的导通电阻和降低制造半导体器件的工艺的难度的优点。
本发明的多个方面提供一种半导体器件，包括：n-型外延层，该n-型外延层设置在n+型碳化硅衬底的第一表面上；p型外延层，该p型外延层设置在n-型外延层上；n+区域，该n+区域设置在p型外延层上；沟槽，该沟槽通过p型外延层和n+区域，并且设置在n-型外延层上；p+区域，该p+区域设置在n-型外延层上并且与沟槽隔开；栅极绝缘层，该栅极绝缘层定位在沟槽中；栅电极，该栅电极定位在栅极绝缘层上；氧化层，该氧化层定位在栅电极上；源电极，该源电极定位在n+区域、氧化层和p+区域上；以及漏电极，该漏电极定位在n+型碳化硅衬底的第二表面上，其中沟道定位在沟槽的两侧上，并且沟道包括作为反型层沟道的第一沟道和定位在第一沟道之下并且作为积累层沟道的第二沟道。
第一沟道可以设置在沟槽的两侧上的n-型外延层中，并且第二沟道可以设置在沟槽的两侧上的p型外延层中。p+区域的厚度可以大于p型外延层和n+区域的厚度之和。p+区域的上表面可以定位在n+区域的上表面的延长线上。p+区域的下表面可以定位在p型外延层的下表面之下或在p型外延层的下表面的延长线之下。p型外延层和n+区域可以设置在沟槽和p+区域之间。
本发明的多个其他方面提供一种制造半导体器件的方法，包括：在n+型碳化硅衬底的第一表面上形成n-型外延层；在n-型外延层上形成初步的p型外延层；通过将p+离子注入到初步的p型外延层的两个边缘中以形成p+区域；通过将n+离子注入到初步的p型外延层中以形成n+区域和在n+区域和n-型外延层之间的p型外延层；在n+区域、p型外延层和n-型外延层处形成沟槽；在沟槽中形成栅极绝缘层；在栅极绝缘层上形成栅电极；在栅电极上形成氧化层；在n+型碳化硅衬底的第二表面上形成漏电极；并且在p+区域、n+区域和氧化层上形成源电极，其中沟槽通过n+区域和p型外延层，在沟槽的两侧上形成沟道，并且沟道包括作为反型层沟道的第一沟道和定位的第一沟道之下并且作为积累层沟道的第二沟道。
同样地，根据本发明，由于沟道包括反型层沟道和定位在反型层沟道之下的积累层沟道，因此减小了导通电阻，并且制造工艺得到促进。
本发明的方法和装置具有其它特征和优点，这些其它特征和优点将从结合于此的附图和以下具体实施方式中显而易见，或在附图和具体实施方式中详细陈述，附图和具体实施方式共同用于解释本发明的某些原理。
附图说明
图1为根据本发明的示例性半导体器件的截面图。
图2至7是顺序地示出了根据本发明的制造半导体器件的示例性方法的示意图。
具体实施方式
现在将详细参考本发明的各个实施例，其示例在附图中示出并在下文中描述。尽管本发明将与示例性实施方式相结合进行描述，但是应当意识到，本说明书并非旨在将本发明限制为那些示例性实施方式。相反，本发明意图不仅覆盖示例性实施例，而且覆盖可包含在如所附权利要求所定义的本发明的精神和范围内的各种替代方案、修改、等效物以及其它实施例。
在附图中，为了清楚起见，层、膜、板、区域等的厚度被夸大。应当理解为，当层被提及在另一层或衬底“上”时，该层可以直接处于其他层或衬底上，或者也可以呈现为介于它们中间。
图1为根据本发明的各个实施方式的半导体器件的截面图。参照图1，在根据本发明的多个实施方式的半导体器件中，n-型外延层200、p型外延层300和n+区域500被顺序地设置在n+型碳化硅衬底100的第一表面上。而且，p+区域400设置在n-型外延层200的边缘上。
沟槽550形成于n-型外延层200、p型外延层300和n+区域500中。沟槽550通过p型外延层300和n+区域500，并且在n-型外延层200的一部分处形成。
p+区域400与沟槽550隔开，并且分别设置在沟槽550的两侧上。因此，p型外延层300和n+区域500设置在沟槽550和p+区域400之间。
p+区域接触p型外延层300、n+区域500的边缘，并且p+区域400的上表面定位在n+区域500的上表面的延长线上。p+区域400的厚度大于p型外延层300和n+区域500的厚度之和。因此，p+区域400的下表面定位在p型外延层300的下表面之下。
通过该结构，p+区域400的下边缘接触n-型外延层200，并且因此，在半导体器件的截止状态下存在电场分散效应。因此，半导体器件的击穿电压增加。
栅极绝缘层600形成于沟槽550中，并且栅电极700形成于栅极绝缘层600上。氧化层610形成于栅电极700和栅极绝缘层600上。栅电极700填充沟槽550，并且栅极绝缘层600和氧化层610可以由二氧化硅(SiO2)构成。
源电极800形成于p+区域400、n+区域500和氧化层610上。漏电极900形成于n+型碳化硅衬底100的第二表面上。
此处，半导体器件的沟道850在沟槽550的两侧形成于p型外延层300中并且在沟槽550的两侧形成于n-型外延层200中。沟道850包括第一沟道250和第二沟道350。
第一沟道250为在沟槽550的两侧形成于n-型外延层200中的积累层沟道，并且第二沟道350为在沟槽550的两侧形成于p型外延层300中的反型层沟道。即，作为积累层沟道的第一沟槽250定位在作为反型层沟道的第二沟道350之下。
当电压施加至栅电极700时，在沟道850中的电子和电流从源电极800流动到漏电极900。在这种情况下，因为作为积累层沟道的第一沟道250定位在沟道850的下端，所以电子和电流被扩散，并因此提高了电子的迁移率并且改进了电流。因此，可以降低半导体器件的导通电阻。
同样地，因为沟道850包括作为积累层沟道的第一沟道250，因此根据本发明的各个实施方式的半导体器件可以具有降低导通电阻的效果，这是积累层沟道的优点。
而且，由于沟道850包括作为反型层沟道的第二沟道350，因此根据本发明的各个实施方式的半导体器件具有反型层沟道的优点。
此外，由于足够的阈值电压，仅包括反型层沟道的半导体器件的栅极绝缘层600的厚度小于仅包括积累层沟道的半导体器件的栅极绝缘层600的厚度。因此，工艺的难度相对降低。即，在根据本发明的各个实施方式的半导体器件中，由于作为反型层沟道的优点的足够的阈值电压，制造过程可以得到促进。
接着，将参照表1描述根据本发明的示例的半导体器件和根据比较例的半导体器件的特性的比较。
表1示出了根据本发明的示例的半导体器件和根据比较例的半导体器件的模拟特性的结果。在表1中，比较例1为仅包括反型层沟道的半导体器件，而且比较例2为仅包括积累层沟道的半导体器件。
表1
类别 比较例1 比较例2 示例
栅极绝缘层的厚度(nm) 50 300 70
击穿电压(V) 858 810 996
阈值电压(V) 4.887 2.624 0.428
导通电压(mΩ/cm2) 3.150 2.646 2.717
性能指标(MV/cm2) 234 248 365
参照表1，在根据比较例1的半导体器件中，可以看出由于足够的阈值电压，栅极绝缘层可以被形成为具有相对小的厚度，因此降低了工艺的难度。然而，可以看到由于导通电阻为高，电子和电流的流动缓慢，因此电流密度很低。
在根据比较例2的半导体器件中，可以看到由于导通电阻低，电子和电流的流动快速，因此电流密度很高。然而，由于相对低的阈值电压，栅极绝缘层被形成为具有相对大的厚度，因此工艺的难度增加。
至于根据示例的半导体器件，栅极绝缘层的厚度与根据比较例1的半导体器件的栅极绝缘层的厚度并无多少不同，并且导通电阻与根据比较例2的半导体器件的导通电阻也并无多少不同。因此，可以看出根据示例的半导体器件同时具有根据比较例1的半导体器件的工艺难度降低的优点和根据比较例2的半导体器件的导通电阻低的优点。
而且，至于表示半导体器件性能的性能指数，可以看出根据示例的半导体器件的性能指数大于根据比较例1和2的半导体器件的性能指数。也就是说，可以看出包括积累层沟道和反型层沟道的根据本发明的各个实施方式的半导体器件具有比仅包括积累层沟道的根据比较例1的半导体器件和仅包括反型层沟道的根据比较例2的半导体器件高的性能。此处，性能指数为将击穿电压的平方值除以导通电阻值获得的值，该值作为一般用于确定半导体器件的性能的指数。
接着，参照图2至7和图1详细描述根据本发明的各个实施方式的制造半导体器件的方法。图2至7是顺序地示出了根据本发明的各个实施方式的制造半导体器件的方法的示意图。
参照图2，制备n+型碳化硅衬底100，并且通过第一外延生长在n+型碳化硅衬底100的第一表面上形成n-型外延层200。
参照图3，通过第二外延生长在n-型外延层200上形成初步的p型外延层300a。而且，初步的p型外延层300a不限于外延生长，而是可以通过将p离子注入到n-型外延层200形成。
参照图4，通过将p+离子注入到初步的p型外延层300a的两个边缘中以形成p+区域400。p+离子被注入到初步的p型外延层300a和定位在初步的p型外延层300a之下的n-型外延层200的一部分中。因此，p+区域400的下表面定位在初步的p型外延层300a的上表面之下。
此处，p+离子的注入使用掩模。也就是说，通过使用掩模仅暴露初步的p型外延层300a的两个边缘，并且将p+离子注入到初步的p型外延层300a的被暴露的两个边缘中。同样地，由于p+区域400通过注入p+离子形成，因此不需要形成用于p+区域400的沟槽。
参照图5，通过将n+离子注入到初步的p型外延层300a中形成n+区域500。n+离子不被注入到初步的p型外延层300a的边界和p型外延层300。因此，n+区域500与n-型外延层200隔开，并且在n+区域500和n-型外延层200之间形成p型外延层300。n+区域500的边缘接触p+区域400。n+区域500的上表面定位在p+区域400的上表面的延长线上。p+区域400的厚度大于n+区域500和p型外延层300的厚度之和。此处，n+离子的注入使用掩模。即，通过使用掩模，p+区域400被覆盖并且初步的p型外延层300a被暴露，因此n+离子被注入到被暴露的初步的p型外延层300a中。
参照图6，通过刻蚀n-型外延层200、p型外延层300和n+区域500形成沟槽550。沟槽550通过p型外延层300和n+区域500，并且在n-型外延层200的一部分处形成。
参照图7，通过使用二氧化硅(SiO2)或其他合适的材料在沟槽550内形成栅极绝缘层600，在栅极绝缘层600上形成栅电极700，并且然后使用二氧化硅(SiO2)或其他合适的材料在栅电极700和栅极绝缘层600上形成氧化层610。形成栅电极700以填充沟槽550。
参照图1，在p+区域400、氧化层610和n+区域500上形成源电极800，并且在n+型碳化硅衬底100的第二表面上形成漏电极900。
为了便于所附权利要求中的说明和准确定义，使用术语“上部”或“下部”等来参考附图中所显示的这些特征的位置以描述示例性实施例的特征。
本发明的特定示例性实施例的上述描述是为了说明和描述而给出。它们不旨在穷举或将本发明限制于所描述的精确形式，而且鉴于以上教导，许多修改和变化显然是可能的。选择和描述示例性实施例以说明本发明的某些原理和它们的实际应用，由此使本领域普通技术人员能作出和利用本发明的各个示例性实施例及其替代方案或修改。本发明的范围旨在由所附权利要求及其等价技术方案限定。

Claims (12)

1.一种半导体器件，包括：
n-型外延层，所述n-型外延层设置在n+型碳化硅衬底的第一表面上；
p型外延层，所述p型外延层设置在所述n-型外延层上；
n+区域，所述n+区域设置在所述p型外延层上；
沟槽，所述沟槽通过所述p型外延层和所述n+区域，并且设置在所述n-型外延层上；
p+区域，所述p+区域设置在n-型外延层上并且与所述沟槽隔开；
栅极绝缘层，所述栅极绝缘层定位在所述沟槽中；
栅电极，所述栅电极定位在所述栅极绝缘层上；
氧化层，所述氧化层定位在所述栅电极上；
源电极，所述源电极定位在所述n+区域、氧化层和p+区域上；以及
漏电极，所述漏电极定位在所述n+型碳化硅衬底的第二表面上，
其中沟道定位在所述沟槽的两侧上，并且
所述沟道包括作为反型层沟道的第一沟道和定位在所述第一沟道之下并且作为积累层沟道的第二沟道。
2.根据权利要求1所述的半导体器件，其中所述第一沟道设置在所述沟槽的两侧上的n-型外延层中，并且
所述第二沟道设置在所述沟槽的两侧上的p型外延层中。
3.根据权利要求2所述的半导体器件，其中所述p+区域的厚度大于所述p型外延层和n+区域的厚度之和。
4.根据权利要求3所述的半导体器件，其中所述p+区域的上表面定位在所述n+区域的上表面的延长线上。
5.根据权利要求4所述的半导体器件，其中所述p+区域的下表面定位在所述p型外延层的下表面之下或在所述p型外延层的下表面的延长线之下。
6.根据权利要求5所述的半导体器件，其中所述p型外延层和n+区域设置在所述沟槽和p+区域之间。
7.一种制造半导体器件的方法，包括：
在n+型碳化硅衬底的第一表面上形成n-型外延层；
在所述n-型外延层上形成初步的p型外延层；
通过将p+离子注入到所述初步的p型外延层的两个边缘中以形成p+区域；
通过将n+离子注入到所述初步的p型外延层中以形成n+区域和在所述n+区域和n-型外延层之间的p型外延层；
在所述n+区域、p型外延层和n-型外延层处形成沟槽；
在所述沟槽中形成栅极绝缘层；
在所述栅极绝缘层上形成栅电极；
在所述栅电极上形成氧化层；
在所述n+型碳化硅衬底的第二表面上形成漏电极；以及
在所述p+区域、n+区域和氧化层上形成源电极；
其中所述沟槽通过所述n+区域和p型外延层，
在所述沟槽的两侧上形成沟道，以及
所述沟道包括作为反型层沟道的第一沟道和定位在所述第一沟道之下并且作为积累层沟道的第二沟道。
8.根据权利要求7所述的制造半导体器件的方法，其中所述第一沟道在所述沟槽的两侧上形成于所述n-型外延层中，并且所述第二沟道在所述沟槽的两侧上形成于所述p型外延层中。
9.根据权利要求8所述的制造半导体器件的方法，其中所述p+区域的厚度大于所述p型外延层和n+区域的厚度之和。
10.根据权利要求9所述的制造半导体器件的方法，其中所述p+区域的下表面定位在初步的p型外延层的下表面之下。
11.根据权利要求10所述的制造半导体器件的方法，其中所述n+区域的上表面定位在所述p+区域的上表面的延长线上。
12.根据权利要求7所述的制造半导体器件的方法，其中所述p型外延层和n+区域设置在所述沟槽和p+区域之间。
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