CN104733402B - 半导体封装结构及其制法 - Google Patents

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Abstract

一种半导体封装结构及其制法，该半导体封装结构的制法，包括：提供一表面上设有多个半导体组件的基板，且该基板表面的周围还设有多个块体；以及于该基板上压合封装胶体，以包覆该多个半导体组件及块体。本发明利用该些块体减小封装胶体在基板中央与周围处的段差，以免载体破裂。

Description

半导体封装结构及其制法
技术领域
本发明涉及一种半导体封装结构及其制法，尤指一种可避免载体破裂的半导体封装结构及其制法。
背景技术
随着半导体技术的演进，半导体产品已开发出不同封装产品型态，而为追求半导体封装件的轻薄短小，因而发展出一种芯片尺寸封装件(chip scale package,CSP)，其特征在于此种芯片尺寸封装件仅具有与芯片尺寸相等或略大的尺寸。
第7,202,107号美国专利揭露一种CSP封装结构及其制法。如图1A至图1C所示，该制法首先提供一基板10；接者于该基板10上形成一热感性黏着材12后，贴合多个半导体组件14于热感性黏着材12上。
之后，如图1D所示，灌胶于半导体组件14未接置于热感性黏着材12的一侧，及其半导体组件14的侧表面，使该封胶材料16完全包覆该半导体组件14。
如图1E所示，加热该半导体组件14及封胶材料16，以与该热感性黏着材12分离。
如图1F所示，于半导体组件14的主动面14a及同侧的封胶材料16表面形成金属线路层18。最后，可进行切单作业(图略)。
然而，如图1D所示的制程，由于灌胶时，封胶材料16为液态，如以侧面进行灌胶，则基板10中间区域会有填充厚度较边缘厚度薄的情况，所以于该半导体组件14及封胶材料16与该热感性黏着材12分离后，封胶材料16容易发生翘曲，导致形成金属线路层18时，产生线路不平整等问题，进而影响最终产品的产品可靠度。
为解决前述问题，业界遂开发出如图2A至图2C所示以模压封装材料于半导体组件上的技术，期可避免封装封装结构中间薄边缘厚所致的翘曲问题。然而，在如图2A设置半导体组件24后，操作此制程的压合步骤时，如图2B所示，因为外围半导体组件24与基板20边缘仍有一段距离，所以靠近边缘处的封胶材料26与半导体组件24设置区域的封胶材料26会产生约200um的垂直段差d，故而在压合另一载体25时，造成如图2C图右虚线所示，载体25的边缘破裂，而导致载体25报废，无法重复使用。
因此，如何克服上述是种问题，实已成目前亟欲解决的课题。
发明内容
鉴于上述现有技术的种种缺失，本发明的目的为揭露一种半导体封装结构及其制法，减小封装胶体在基板中央与周围处的段差，以免载体破裂。
本发明的半导体封装结构的制法，包括：提供一表面上设有多个半导体组件的基板，且该基板表面的周围还设有多个块体；以及于该基板上压合封装胶体，以包覆该多个半导体组件及块体。
前述的制法中，该基板表面具有半导体组件设置区，且该多个块体位于该基板边缘与半导体组件设置区之间。
本发明半导体封装结构的制法中，还可包括移除该基板，以令该多个半导体组件及块体外露出该封装胶体。此外，还可于该外露出该多个半导体组件及块体的封装胶体表面形成线路重布层。
于另一具体实施例中，还包括于该线路重布层表面上设置多个导电组件，以藉该线路重布层电性连接该多个半导体组件。
本发明还提供一种半导体封装结构，包括：具有相对的第一表面及第二表面的封装胶体；嵌埋于该封装胶体中，并外露出该第一表面的多个半导体组件；以及嵌埋于该封装胶体周围的封装胶体中，并外露出该第一表面的多个块体。
前述的半导体封装结构中，还可包括线路重布层，其形成于该封装胶体的第一表面，以电性连接该多个半导体组件。此外，还可包括多个导电组件，其设于该线路重布层表面上，以藉该线路重布层电性连接该多个半导体组件。
由上可知，本发明利用该些块体的设置，减小压合封装胶体后，封装胶体在基板中央与周围处的段差，以免载体破裂，以提升其使用寿命，并改善产品良率。
附图说明
图1A至图1F为现有CSP封装结构及其制法的剖面示意图；
图2A至图2C为另一现有封装结构及其制法的剖面示意图；以及
图3A至图3G为本发明的半导体封装结构的制法剖面示意图，其中，图3C’为图3C的俯视图。
主要组件符号说明
3 半导体封装结构
10,20,30 基板
12 热感性黏着材
14,24,34 半导体组件
14a,34a 主动面
16,26 封胶材料
18 金属线路层
25,35 载体
31 离型层
32,32’ 黏着层
341 电极垫
37 块体
301 半导体组件设置区
30a 边缘
36 封装胶体
36a 第一表面
36b 第二表面
38 线路重布层
39 导电组件
d 段差。
具体实施方式
以下藉由特定的具体实施例说明本发明的实施方式，本领域技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附图式所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，所以不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“第一”、“第二”“上”及“一”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
图3A至图3G为本发明的半导体封装结构的制法示意图。
首先，提供一表面上设有多个半导体组件的基板，且该基板表面的周围还设有多个块体，其步骤可如图3A至图3C所示。
如图3A所示，提供一基板30，该基板30可为透明材质，如玻璃，且其表面依序设有离型层31及黏着层32。
如图3B所示，于该黏着层32上设置多个如芯片的半导体组件34，其中，该半导体组件34的主动面34a接触设置于该黏着层32上，且该主动面34a具有多个电极垫341。
如图3C所示，于设置该多个半导体组件34后，再设置该多个块体37于该黏着层32上。此外，如图3C’所示，该基板30表面具有半导体组件设置区301，且该多个块体37位于该基板30边缘30a与半导体组件设置区301之间。
然而，可了解的是除了在设置该多个半导体组件34后，再设置该多个块体37的方式，也可改为先设置该多个块体37，再设置该多个半导体组件34(图略)。
另外，该多个块体37为金属、塑料或含硅材，其中，该含硅材为玻璃或虚设芯片。
于其它具体实施例中，该多个块体的高度除了与该多个半导体组件高度相等之外，该多个块体的高度可高于或低于该多个半导体组件的高度。
如图3D所示，于该基板30上压合封装胶体36，以包覆该多个半导体组件34及块体37，接着，可透过加热或照光使原先为半固化(B-stage)的封装胶体36完全固化。由于该些块体的设置，使得基板各处受压的条件较为均衡，且该些块体之间的间隙也可经调整为与多个半导体组件的配置相仿，此外，该些间隙也可做为封装胶体的导流沟槽，使封装胶体流动更为均匀，进而减小封装胶体在基板中央与周围处的段差。该形成的封装胶体36具有相对的第一表面36a及第二表面36b。
如图3E所示，于该封装胶体36上藉由黏着层32’结合载体35。该载体35可为透明材质，如玻璃板。
之后，如图3F所示，移除该基板30，以令该多个半导体组件34及块体37外露出该封装胶体36的第一表面36a。
此外，如图3G所示，于该外露出该多个半导体组件34及块体37的封装胶体36表面形成线路重布层38，并于该线路重布层38表面上设置多个导电组件39，以藉该线路重布层38电性连接该多个半导体组件34。
最后，可视需要进行切单制程，以获得芯片尺寸级封装件。
根据本发明的制法，本发明还提供一种半导体封装结构3，包括：封装胶体36、多个半导体组件34以及多个块体37。
该封装胶体36具有相对的第一表面36a及第二表面36b，而该多个半导体组件34嵌埋于该封装胶体36中，并外露出该第一表面36a。
该多个块体37嵌埋于该封装胶体36周围的封装胶体36中，并外露出该第一表面36a，此外，该多个块体37与该多个半导体组件34及封装胶体36的第一表面36a齐平。具体实施上，该多个块体37为金属、塑料或含硅材，其中，该含硅材可为玻璃或虚设芯片，且该多个块体37的高度高于、低于该多个半导体组件34的高度或与该多个半导体组件34高度相等。
另一方面，该半导体封装结构3还可包括线路重布层38，其形成于该封装胶体36的第一表面36a，以电性连接该多个半导体组件34，且还可包括多个导电组件39，其设于该线路重布层38表面上，以藉该线路重布层38电性连接该多个半导体组件34的电极垫341。
该半导体封装结构3还可包括黏着层32’及载体35，其藉由该黏着层32’结合至该封装胶体36的第二表面36b上。
由上可知，本发明利用该些块体的设置，减小压合封装胶体后，封装胶体在基板中央与周围处的段差，以免载体破裂，以提升其使用寿命，并改善产品良率。
上述实施例仅用以例示性说明本发明的原理及其功效，而非用于限制本发明。任何本领域技术人员均可在不违背本发明的精神及范畴下，对上述实施例进行修改。因此本发明的权利保护范围，应如权利要求书所列。

Claims (19)

1.一种半导体封装结构的制法，包括：
提供一表面上设有多个半导体组件的基板，该多个半导体组件接触设置于该基板表面的半导体组件设置区，且该基板表面的周围还设有多个块体，该多个块体仅位于该基板边缘与半导体组件设置区之间，该基板任一边的该基板边缘与半导体组件设置区之间具有至少二个以上的块体，且该多个块体之间具有间隙；以及
于该基板上压合封装胶体，以包覆该多个半导体组件及块体与填满该间隙。
2.根据权利要求1所述的半导体封装结构的制法，其特征在于，该基板表面依序设有离型层及黏着层，且该多个半导体组件通过该黏着层设于该基板上。
3.根据权利要求1所述的半导体封装结构的制法，其特征在于，是于设置该多个半导体组件后，再设置该多个块体。
4.根据权利要求1所述的半导体封装结构的制法，其特征在于，是于设置该多个块体后，再设置该多个半导体组件。
5.根据权利要求1所述的半导体封装结构的制法，其特征在于，该多个块体为金属、塑料或含硅材。
6.根据权利要求5所述的半导体封装结构的制法，其特征在于，该含硅材为玻璃或虚设芯片。
7.根据权利要求1所述的半导体封装结构的制法，其特征在于，该多个块体的高度为高于、低于该多个半导体组件的高度或与该多个半导体组件高度相等。
8.根据权利要求1所述的半导体封装结构的制法，其特征在于，该制法还包括移除该基板，以令该多个半导体组件及块体外露出该封装胶体。
9.根据权利要求8所述的半导体封装结构的制法，其特征在于，该制法还包括于该外露出该多个半导体组件及块体的封装胶体表面形成线路重布层。
10.根据权利要求9所述的半导体封装结构的制法，其特征在于，该制法还包括于该线路重布层表面上设置多个导电组件，以藉该线路重布层电性连接该多个半导体组件。
11.根据权利要求1所述的半导体封装结构的制法，其特征在于，该制法还包括于该封装胶体上结合载体，且该载体通过黏着层结合至该封装胶体上。
12.一种半导体封装结构，包括：
封装胶体，其具有相对的第一表面及第二表面以及邻接的侧面；
多个半导体组件，其嵌埋于该封装胶体中，并外露出该第一表面；以及
多个块体，其嵌埋于该封装胶体的外缘且仅位于该封装胶体的侧面与该半导体组件之间，并外露出该第一表面,该封装胶体任一侧的侧面与该半导体组件之间具有至少二个以上的块体，且该多个块体之间具有间隙，该封装胶体填满该间隙。
13.根据权利要求12所述的半导体封装结构，其特征在于，该多个块体为金属、塑料或含硅材。
14.根据权利要求13所述的半导体封装结构，其特征在于，该含硅材为玻璃或虚设芯片。
15.根据权利要求12所述的半导体封装结构，其特征在于，该多个块体的高度高于、低于该多个半导体组件的高度或与该多个半导体组件高度相等。
16.根据权利要求12所述的半导体封装结构，其特征在于，该多个块体与该多个半导体组件及封装胶体的第一表面齐平。
17.根据权利要求12所述的半导体封装结构，其特征在于，该结构还包括线路重布层，其形成于该封装胶体的第一表面，以电性连接该多个半导体组件。
18.根据权利要求17所述的半导体封装结构，其特征在于，该结构还包括多个导电组件，其设于该线路重布层表面上，以藉该线路重布层电性连接该多个半导体组件。
19.根据权利要求12所述的半导体封装结构，其特征在于，该结构还包括黏着层及载体，以藉该黏着层将该载体结合至该封装胶体的第二表面上。
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Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10043769B2 (en) * 2015-06-03 2018-08-07 Micron Technology, Inc. Semiconductor devices including dummy chips
CN105185717A (zh) * 2015-08-12 2015-12-23 中芯长电半导体（江阴）有限公司 晶圆级芯片封装方法
US10290609B2 (en) 2016-10-13 2019-05-14 Taiwan Semiconductor Manufacturing Company Ltd. Semiconductor device and manufacturing method of the same
US10529690B2 (en) 2016-11-14 2020-01-07 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming the same
US10340198B2 (en) 2017-02-13 2019-07-02 Mediatek Inc. Semiconductor package with embedded supporter and method for fabricating the same
KR101901711B1 (ko) 2017-09-27 2018-09-27 삼성전기 주식회사 팬-아웃 반도체 패키지
CN108039415B (zh) * 2017-11-02 2019-06-07 厦门市三安光电科技有限公司 微元件的封装方法
CN108831866A (zh) * 2018-06-25 2018-11-16 华进半导体封装先导技术研发中心有限公司 一种控制形变的扇出封装结构及其制造方法
US11004803B2 (en) 2018-07-02 2021-05-11 Taiwan Semiconductor Manufacturing Company, Ltd. Dummy dies for reducing warpage in packages
CN109449126B (zh) * 2018-12-18 2024-04-12 江苏卓胜微电子股份有限公司 一种电子器件及其制备方法、电子装置
CN110299289A (zh) * 2019-05-14 2019-10-01 南通通富微电子有限公司 一种扇出型晶圆级封装方法
CN110323216A (zh) * 2019-05-14 2019-10-11 南通通富微电子有限公司 一种扇出型晶圆级封装器件
TWI720851B (zh) * 2020-03-20 2021-03-01 南茂科技股份有限公司 晶片封裝結構及其製造方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103367287A (zh) * 2012-04-02 2013-10-23 矽品精密工业股份有限公司 半导体封装件及其制法与其封装基板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6762509B2 (en) * 2001-12-11 2004-07-13 Celerity Research Pte. Ltd. Flip-chip packaging method that treats an interconnect substrate to control stress created at edges of fill material
TWI263256B (en) * 2005-05-03 2006-10-01 Siliconware Precision Industries Co Ltd Flip-chip semiconductor device
CN1949487A (zh) * 2005-10-10 2007-04-18 南茂科技股份有限公司 可防止密封材料溢流的膜上倒装片封装结构
US7906374B2 (en) * 2008-02-18 2011-03-15 Himax Technologies Limited COF packaging structure, method of manufacturing the COF packaging structure, and method for assembling a driver IC and the COF packaging structure thereof
CN101661890A (zh) * 2008-08-26 2010-03-03 欣兴电子股份有限公司 倒装片封装方法和倒装片封装结构
TWI528514B (zh) * 2009-08-20 2016-04-01 精材科技股份有限公司 晶片封裝體及其製造方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103367287A (zh) * 2012-04-02 2013-10-23 矽品精密工业股份有限公司 半导体封装件及其制法与其封装基板

Also Published As

Publication number Publication date
CN104733402A (zh) 2015-06-24
TWI597786B (zh) 2017-09-01
TW201526123A (zh) 2015-07-01

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