CN104701229A - 用于结合半导体元件的系统和方法 - Google Patents
用于结合半导体元件的系统和方法 Download PDFInfo
- Publication number
- CN104701229A CN104701229A CN201410725561.8A CN201410725561A CN104701229A CN 104701229 A CN104701229 A CN 104701229A CN 201410725561 A CN201410725561 A CN 201410725561A CN 104701229 A CN104701229 A CN 104701229A
- Authority
- CN
- China
- Prior art keywords
- alignment mark
- alignment
- conjunction
- substrate
- align structures
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 81
- 238000000034 method Methods 0.000 title claims description 44
- 239000000758 substrate Substances 0.000 claims abstract description 69
- 238000003384 imaging method Methods 0.000 claims abstract description 31
- 238000010276 construction Methods 0.000 claims description 51
- 241000309551 Arthraxon hispidus Species 0.000 claims description 22
- 230000008569 process Effects 0.000 claims description 10
- 239000011521 glass Substances 0.000 claims description 5
- 102000000584 Calmodulin Human genes 0.000 claims 3
- 108010041952 Calmodulin Proteins 0.000 claims 3
- 239000003550 marker Substances 0.000 claims 2
- 230000033001 locomotion Effects 0.000 description 8
- 230000008859 change Effects 0.000 description 5
- 230000006835 compression Effects 0.000 description 4
- 238000007906 compression Methods 0.000 description 4
- 238000012937 correction Methods 0.000 description 4
- 238000010438 heat treatment Methods 0.000 description 4
- 238000002604 ultrasonography Methods 0.000 description 4
- 239000013078 crystal Substances 0.000 description 3
- 238000010586 diagram Methods 0.000 description 2
- 230000006872 improvement Effects 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 238000009966 trimming Methods 0.000 description 2
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 description 1
- 230000004913 activation Effects 0.000 description 1
- 230000003044 adaptive effect Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 229910052802 copper Inorganic materials 0.000 description 1
- 239000010949 copper Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- -1 etc.And Substances 0.000 description 1
- 239000012212 insulator Substances 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 238000004806 packaging method and process Methods 0.000 description 1
- 229910000679 solder Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies
- H01L24/75—Apparatus for connecting with bump connectors or layer connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/68—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere for positioning, orientation or alignment
- H01L21/682—Mask-wafer alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L22/00—Testing or measuring during manufacture or treatment; Reliability measurements, i.e. testing of parts without further processing to modify the parts as such; Structural arrangements therefor
- H01L22/20—Sequence of activities consisting of a plurality of measurements, corrections, marking or sorting steps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/67—Apparatus specially adapted for handling semiconductor or electric solid state devices during manufacture or treatment thereof; Apparatus specially adapted for handling wafers during manufacture or treatment of semiconductor or electric solid state devices or components ; Apparatus not specifically provided for elsewhere
- H01L21/67005—Apparatus not specifically provided for elsewhere
- H01L21/67011—Apparatus for manufacture or treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/544—Marks applied to semiconductor devices or parts, e.g. registration marks, alignment structures, wafer maps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54426—Marks applied to semiconductor devices or parts for alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2223/00—Details relating to semiconductor or other solid state devices covered by the group H01L23/00
- H01L2223/544—Marks applied to semiconductor devices or parts
- H01L2223/54473—Marks applied to semiconductor devices or parts for use after dicing
- H01L2223/54486—Located on package parts, e.g. encapsulation, leads, package substrate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16135—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip
- H01L2224/16145—Disposition the bump connector connecting between different semiconductor or solid-state bodies, i.e. chip-to-chip the bodies being stacked
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16225—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/10—Bump connectors; Manufacturing methods related thereto
- H01L2224/15—Structure, shape, material or disposition of the bump connectors after the connecting process
- H01L2224/16—Structure, shape, material or disposition of the bump connectors after the connecting process of an individual bump connector
- H01L2224/161—Disposition
- H01L2224/16151—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/16221—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/16245—Disposition the bump connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/7525—Means for applying energy, e.g. heating means
- H01L2224/753—Means for applying energy, e.g. heating means by means of pressure
- H01L2224/75343—Means for applying energy, e.g. heating means by means of pressure by ultrasonic vibrations
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/757—Means for aligning
- H01L2224/75701—Means for aligning in the lower part of the bonding apparatus, e.g. in the apparatus chuck
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/757—Means for aligning
- H01L2224/75733—Magnetic holding means
- H01L2224/75734—Magnetic holding means in the lower part of the bonding apparatus, e.g. in the apparatus chuck
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/757—Means for aligning
- H01L2224/75743—Suction holding means
- H01L2224/75744—Suction holding means in the lower part of the bonding apparatus, e.g. in the apparatus chuck
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/757—Means for aligning
- H01L2224/75753—Means for optical alignment, e.g. sensors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/74—Apparatus for manufacturing arrangements for connecting or disconnecting semiconductor or solid-state bodies and for methods related thereto
- H01L2224/75—Apparatus for connecting with bump connectors or layer connectors
- H01L2224/757—Means for aligning
- H01L2224/75754—Guiding structures
- H01L2224/75755—Guiding structures in the lower part of the bonding apparatus, e.g. in the apparatus chuck
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81121—Active alignment, i.e. by apparatus steering, e.g. optical alignment using marks or sensors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/8112—Aligning
- H01L2224/81148—Aligning involving movement of a part of the bonding apparatus
- H01L2224/81169—Aligning involving movement of a part of the bonding apparatus being the upper part of the bonding apparatus, i.e. bonding head
- H01L2224/8118—Translational movements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/812—Applying energy for connecting
- H01L2224/81201—Compression bonding
- H01L2224/81203—Thermocompression bonding, e.g. diffusion bonding, pressure joining, thermocompression welding or solid-state welding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
- H01L2224/812—Applying energy for connecting
- H01L2224/81201—Compression bonding
- H01L2224/81205—Ultrasonic bonding
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06513—Bump or bump-like direct electrical connections between devices, e.g. flip-chip connection, solder bumps
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2225/00—Details relating to assemblies covered by the group H01L25/00 but not provided for in its subgroups
- H01L2225/03—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00
- H01L2225/04—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers
- H01L2225/065—All the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/648 and H10K99/00 the devices not having separate containers the devices being of a type provided for in group H01L27/00
- H01L2225/06503—Stacked arrangements of devices
- H01L2225/06593—Mounting aids permanently on device; arrangements for alignment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L24/81—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a bump connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/151—Die mounting substrate
- H01L2924/153—Connection portion
- H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
- H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
Landscapes
- Engineering & Computer Science (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Manufacturing & Machinery (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Wire Bonding (AREA)
- Die Bonding (AREA)
Abstract
一种用于结合半导体元件的结合机包括:用于支撑基板的支撑结构;结合头组件,其包括配置成将多个半导体元件结合到基板的结合工具;包括复数个第一对准标记的对准结构;配置成利用结合工具置放在对准结构上的对准元件,所述对准元件包括复数个第二对准标记;配置成将第一对准标记与对应的第二对准标记的相对位置成像的成像系统;以及计算机系统,其配置成在将所述多个半导体元件中的其中多个结合到基板期间提供对于结合工具和支撑结构中的至少一个的位置的调整,所述计算机配置成至少部分地基于第一对准标记与对应的第二对准标记的相对位置提供所述调整,所述调整针对于将多个所述多个半导体元件中的其中结合到基板的对应区段。
Description
交叉引用
本申请要求2013年12月3日提交的美国临时专利申请No.61/911,226的权益,其全部内容通过引用结合于此。
技术领域
本发明涉及半导体封装件的形成,并且更具体地涉及用于将半导体元件结合到结合部位的改进系统和方法。
背景技术
在半导体封装工业的某些方面中,半导体元件被结合到结合部位。例如,在传统晶片附接应用(也已知为晶片结合)中,半导体晶片被结合到结合部位(例如,引脚框、堆叠晶片应用中的另一晶片、垫片,等等)。在先进的封装应用(例如,倒装芯片型结合、热压缩结合)中,半导体元件(例如,裸露半导体晶片、封装半导体晶片,等等)被结合到结合部位,导电结构(例如,导电凸块、接触垫、焊料凸块、导电柱、铜柱,等等)布置在半导体元件和结合部位之间。
期望的是结合机(例如,热压缩式结合机、热超声结合机、超声结合机,等等)配置成将半导体元件准确地置放并且结合到结合部位。然而,各种不准确和误差源头存在于这些结合机中。这些不准确和误差源头在不同机器之间、或不同应用之间并非相同。这对机器使用者和/或操作员一致地和准确地置放并且结合半导体元件提出挑战。
因此,期望提供用于将半导体元件结合到结合部位的改进的系统和方法。
发明内容
根据本发明的示例性实施方式,用于结合半导体元件的结合机包括:(1)用于支撑基板的支撑结构;(2)结合头组件,其包括配置成将多个半导体元件结合到基板的结合工具;(3)包括复数个第一对准标记的对准结构;(4)配置成利用结合工具置放在对准结构上的对准元件,对准元件包括第二对准标记;(5)配置成将第一对准标记与对应的第二对准标记的相对位置成像的成像系统;以及(6)计算机系统,其配置成在将所述多个半导体元件中的其中多个结合到基板期间提供对于结合工具和支撑结构中的至少一个的位置的调整,所述计算机配置成至少部分地基于第一对准标记与对应的第二对准标记的相对位置提供所述调整,所述调整针对于将所述多个半导体元件中的所述其中多个结合到基板的对应区段。
根据本发明的另一示例性实施方式,提供了操作结合机的方法。结合机包括配置成将半导体元件结合到基板的结合工具。所述方法包括以下步骤:(a)在结合机上提供对准结构,所述对准结构包括多个第一对准标记;(b)基于基板的将与半导体元件结合的区段选定对准结构的区域,所述基板配置成由结合机的支撑结构支撑;(c)将在对准元件上的第二对准标记中的其中多个与在对准结构的所述区域上的第一对准标记中的其中多个一起成像;并且(d)利用由步骤(c)提供的信息在后续结合处理期间调整结合工具和支撑结构中的至少一个的位置。
根据本发明的另一示例性实施方式,提供了通过结合工具将多个半导体元件结合到基板的方法。所述方法包括以下步骤:(a)在对准结构的多个区域中的每个的上方置放对准元件,所述多个区域中的每个对应于由支撑结构支撑的基板的多个区段中的其中一个;(b)确定对准元件相对于所述多个区域中的每个的偏移量;并且(c)在将多个半导体元件结合到基板的所述多个区段中的每个期间调整(1)结合工具和(2)支撑结构中的至少一个的位置,用于所述多个区段中的每个的所述位置调整涉及为与所述多个区段中的每个相对应的区域确定的偏移量。
附图说明
通过结合附图阅读以下详细说明被最佳地理解本发明。强调的是,根据惯例,视图的各种特征并非成比例。相反地,各种特征的尺寸为了清楚起见被任意地放大或缩小。附图中包括的是以下视图:
图1A是依据本发明的示例性实施方式的将半导体元件结合到基板的结合机的一部分的方块俯视图;
图1B-1C是图1A的结合机的一部分的替换结构的方块图;
图2A是依据本发明的示例性实施方式的结合机的基板和对准结构的方块俯视图;
图2B是图2A的对准结构的一部分的详细视图;
图2C是图2B的一部分的详细视图;
图3A是依据本发明的示例性实施方式的图2A的设备的方块图俯视图,其中对准元件布置在对准结构上;
图3B-3E是依据本发明的各种示例性实施方式的置放在图3A中示出的对准结构的一部分上方的各种对准元件的俯视图;
图3F是图3E的对准元件的俯视图;
图3G是图3E的部分3G的详细视图;
图3H是图3F的部分3H的详细视图;
图4A是依据本发明的示例性实施方式的图2A的设备的方块俯视图,其中未对准的对准元件布置在对准结构上;
图4B是图4A的未对准的对准元件的详细俯视图;
图5A是依据本发明的示例性实施方式的图2A的设备的另一方块俯视图,其中另一未对准的对准元件布置在对准结构上;
图5B是图5A的未对准的对准元件的详细俯视图;
图6A是依据本发明的示例性实施方式的图1A的结合机的一部分的局部剖视方块图;以及
图6B是依据本发明的示例性实施方式的另一结合机的一部分的局部剖视方块图。
具体实施方式
在此使用的术语“半导体元件”旨在指代包括(或在后来步骤配置成包括)半导体芯片或晶片的任何结构。示例性半导体元件包括裸露半导体晶片、在基板(例如,引脚框、PCB、载体、半导体晶圆、BGA基板,等等)上的半导体晶片、封装半导体器件、倒装芯片型半导体器件、嵌入基板中的晶片、半导体晶片堆,等等。而且,半导体元件可以包括配置成将结合或包括到半导体封装件(例如,将结合到堆叠晶片构型中的垫片,基板,中介层,等等)中的元件。
依据本发明的某些示例性实施方式,如果利用结合工具置放的对准元件与结合机对准结构的其上方置放对准元件的一个部分未对准(在此处例如利用预先设定标准确定未对准,预先设定标准诸如预先设定程度的未对准),则在将半导体元件结合到基板的对应区段中的结合部位(例如,一排结合部位)期间结合工具的位置(和/或基板的支撑结构)基于所述未对准被调整。成像系统呈现在对准结构的所述部分上方的对准元件,并且利用结合机的计算机系统基于图像(一个或多个)确定未对准。这种调整提供与传统方法相比改进的结合准确性。
如本领域技术人员将理解的,热压缩结合机(诸如图1A中的机器100,或在此描述的任何其他机器实施方式)可以包括为了简单起见而在此视图中没有示出的许多元件。示例性元件包括,例如:输入元件,其用于提供将与附加半导体元件结合的输入工件(即,基板);输出元件,其用于接收现在包括附加半导体元件的处理后工件;用于移动工件的传输系统;用于成像和对准工件的成像系统;承载结合工具的结合头组件;用于移动结合头组件的运动系统;计算机系统,其包括用于操作机器的软件;等等。
图1A示出结合机100(例如,热压缩式结合机、热超声结合机、超声结合机,等等)的一部分,其包括支撑结构102(例如,滑梭台(shuttle)、被加热的滑梭台、加热块体,砧座,等等)和对准结构104。对准结构104被紧固到(直接地或间接地)支撑结构102或与之为一体。因此,当支撑结构102移动(例如,图1A中示出地沿x轴线,或按需要在任何其他方向上)时,对准结构104与支撑结构102一起移动。
结合机100也包括结合头组件106(参见图例,示出为沿y和z轴线、以及围绕θ轴线移动,但可以按需要在其他方向上移动),半导体元件源头108(例如,半导体晶圆),和拾取工具110(示出为沿x轴线移动,但可以按需要在其他方向上移动)。在示例性操作中,拾取工具110从源头108移出半导体元件(例如,裸露晶片)。拾取工具110与半导体元件一起沿x轴线移动到传递位置(未示出)。结合头组件106也移动到传递位置,在传递位置半导体元件从拾取工具110传递到被结合头组件106承载的置放工具(例如,结合工具106a,图1A中未示出,但可参见图6A)。支撑结构102对准于沿其x轴线运动范围的给定位置(例如,参见支撑结构102和对准结构104沿x轴线的虚线位置)。结合头组件106沿y轴线移动到在由支撑结构102支撑的基板的结合部位上方的位置。结合头组件106沿z轴线下降以使得结合工具能够将半导体元件结合到基板的结合部位。这个过程可以被重复以使得来自半导体元件源头108的多个半导体元件可以被结合到在基板上的相应结合部位。结合机100也包括成像系统174(示出为沿x和y轴线移动,但可以按需要在其他方向上移动)和计算机系统176。如本领域技术人员将理解的,成像系统174(例如,包括至少一个摄像机)如在此描述的配置成用于确定半导体元件到基板上的相应结合部位的正确置放和对准。计算机系统176获得来自成像系统174的信息,并且如在此列出的确定结合工具和/或支撑结构位置的任何调整(例如,利用各种算法和类似物)。
在图1A(以及在此的其他视图)中示出的运动方向(例如,沿x、y、以及z轴线,以及围绕θ轴线的旋转)实际上是示例性的。附加或不同运动轴线或方向可以被各种元件利用。例如,图1A示出支撑结构102沿x轴线移动的示例性构型,并且其中,对准结构104在支撑结构102的沿这条x轴线的末端上定位。当然,可以构思替换性结构。在图1B中,支撑结构112沿y轴线移动(且结合头组件116沿x轴线、z轴线、以及围绕θ轴线移动),并且对准结构118在支撑结构112的沿这条y轴线的末端上定位。在图1C中,提供了紧固到(直接或间接地)支撑结构122或与之为一体的两个不同的对准结构124、128。支撑结构122沿x轴线移动(且结合头组件126沿y轴线、z轴线、以及围绕θ轴线移动),并且对准结构124在支撑结构122的沿这条x轴线的末端上定位。另一对准结构128如所示地在支撑结构122的沿y轴线的另一末端上定位。
图2A是由支撑结构102(支撑结构102在图2A中不可见,但可参见图1A)支撑的基板296的详细局部视图。基板296(例如,引脚框、半导体晶圆、BGA基板,等等)包括多排和多列的结合部位。更特别地,示例性基板296包括50列(即,列201、202、203、204、205、206、207、208,…,250)和8排(即,排a、b、c、d、e、f、g、以及h),总共400个结合部位。在每个排和列的交叉点处是由相关排(例如,a、b、c,等等)标记的结合部位。结合部位中的每个可以是基板的一部分(例如,引脚框的一部分、在晶圆上的芯片位置、在另一基板上的芯片位置,等等)、或配置成接收与之结合(例如,在堆叠晶片结构中)的另一半导体元件的半导体元件(例如,晶片)、或配置成接收半导体元件的任何其他类型的结合部位。对准结构104包括第一对准标记270,第一对准标记的一部分被标示为270a。
图2B是第一对准标记270的部分270a的详细视图。部分270a包括7列(即,列201’、202’、203’、204’、205’、206’、以及207’)且7排(即,排a、b、c、d、e、f、以及g)的第一对准标记270。例如,第一对准标记(在图2B中标示为“2C”)位于列202’和排g的交叉点处且在图2C中更详细地示出。如本领域技术人员将理解的,第一对准标记270中的每个(包括在图2C中详细给出的标记)实际可以是多个标记。例如,图2C示出在图2B中标示为“2C”的单一标记实际是在7列(即,列201”、202”、203”、204”、205”、206”、以及207”)和7排(即,排a、b、c、d、e、f、以及g)中设置的多个标记。
在图3A中,对准元件364(例如,透明玻璃晶片)已经置放在对准结构104的区域(即,包括第一对准标记270的部分270a的区域)上。例如,由结合头组件106承载的结合工具(例如,置放工具)将对准元件364置放在指定对准结构104的区域上。更特别地,对准元件(诸如,元件364)可以置放在对准结构104的不同位置上。例如,基于基板的对应区段(例如,诸如基板296的一排结合部位)选定不同位置。如上所示,对准元件364可以是透明(例如,玻璃)的(或至少半透明的),以有助于将在对准结构104上的相应对准标记的成像。更特别地,如果对准元件364是透明的(或至少部分半透明的),则在元件364上的第二对准标记可以相对于在对准结构104上的第一对准标记的相应部分被成像(例如,利用成像系统174)。
在图3A中示出、并且与结合基板296的排“a”中的半导体元件相结合的实施例中,可能期望确定当将相应半导体元件结合到排“a”中的结合部位201a–250a时是否需要实施对结合工具和/或支撑结构的位置的调整。换言之,某些误差(例如,结合工具的定位)可能对于每排“a”–“h”是共有的(或至少部分共有的)。因此,可以为每个这种排(或其他区段)的结合部位执行对准。在这种对准之后,针对于所述区段(例如,排)的调整(例如,对于结合工具和/或支撑结构的x、y、或θ定位的调整)可以在将半导体元件结合到基板的那个区段(排)时实施。在这方面,在对准结构104上的对准标记270的一部分对应于每个区段地选定。再次参照图3A,基板296的排“a”的中心点与对准结构104的一位置成一直线(例如,参见箭头358)。例如,排“a”的中心点与第一对准标记270的部分270a的排“d”(例如,参见图3B)基本成一直线。在这种实施例中,部分270a的排“d”可以被选定为部分270a的与基板296的排“a”的中心点对准的最靠近排。换言之,当对准元件364置放在对准结构104(在确定可能为排“a”实施调整的过程期间)上时,对准元件如图3A-3B所示地置放,以确定第一对准标记270a中的其中多个与在对准结构364上的第二对准标记之间的对准是否充分。例如,这种置放可以利用已知的机器和机器置放系统的坐标系统实施。当将半导体元件结合到排“a”中的结合部位时,如果对准不在预先设定公差(例如,如同在特定应用中利用在计算机系统176的存储器中的算法确定的)内,则调整可以被确定。
图3B是如图3A所示的置放在对准结构104上的对准元件364的详细视图。如图3B所示,对准元件364的十字形对准标记364a、364b(在此称为第二对准标记)与在对准结构104的部分270a内的相应第一对准标记270对准(特别地,与圆心207’a、201’g对准)。如图3B所示,在为结合部位201a-250a(在图3A的排“a”中)中的任何位置结合期间为基本对准(例如,如同由计算机系统176软件通过处理由成像系统174提供的图像数据确定的)并且无需实施调整。
对准元件364可以在结合操作期间存储于一位置,所述位置例如靠近结合头组件106或在结合头组件上。所以结合工具然后可以使对准元件364返回到那个位置。结合工具然后可以在传递位置处获得来自拾取工具110的半导体元件(例如,参见图1A),并且将半导体元件以任何位置校正结合到相应结合部位201a–250a(或其任何部分),所述位置校正被施加到结合头组件106(和因此结合工具)和/或支撑结构102以用于每次结合。再次,在这个实施例中,在沿图3A的排“a”结合期间存在零校正。在将半导体元件结合到后续排的结合部位之前(例如,用于排“b”的201b-250b,用于排“c”的201c-250c,等等),以上描述的对准和结合处理可以被重复用于图3A的后续排“b”-“h”中的每个,用于每排的任何位置校正由结合工具(例如,利用结合头组件106)和/或支撑结构102施加。
图3C-3D示出减小尺寸的其他示例性对准元件362、360,其可以相关联于结合部位(例如,201a-250h)的尺寸和/或将结合到这些结合部位的半导体元件的尺寸。特别地,,在图3C中示出的在第一对准标记270的一部分上方的对准元件362包括在其对立角落的第二对准标记362a、362b(即,分别在第一对准标记206’b、202’f上方)。与图3B中示出的第一对准标记的7×7格相比,较小对准元件362叠加在第一对准标记的5×5格上。图3D中示出的在第一对准标记270的一部分上方的最小对准元件360包括在其对立角落的第二对准标记360a、360b(即,分别在第一对准标记205’c、203’e上方),并且叠加在第一对准标记的3×3格上。通过将不同尺寸和/或对准标记构型提供给各种不同对准元件(例如,元件360、362、364),清楚的是变化的应用场景(例如,变化尺寸的半导体元件的结合)可以被适应。
虽然图3B、3C、以及3D示出具有特定对准标记构型的三个区别对准元件,但是可以通过单一对准元件适应变化应用。例如,图3E示出置放在对准结构104的第一对准标记270的部分270a上方的对准元件366。对准元件366实际上包括三个系列的第二对准标记对366a、366a’;366b、366b’;366c、366c’。因此,对准元件366可以与三个不同构型的器件相结合地使用,本质上以单一结构替代利用区别对准元件360、362、以及364的需要。当然,这是更广泛目的的简单示例,换言之,单一对准元件可以与用于多种应用的多组对准标记一起使用。图3F示出与对准结构104的标记270a远离的对准元件366。
在此所示的第一对准标记270和第二对准标记(例如,标记360a、360b、362a、362b、364a、364b、366a-366c、以及366a’-366c’)实际上是示例性的。换言之,标记并非受限于在此示出和描述的类型、在此示出和描述的数量、或在此示出和描述的方位。在实践中,第一和第二对准标记可以非常不同于相对于例如图3B-3E示出和描述的那些。例如,包括在组270a中的标记中的每个可以实际上包括多个标记。如以上提供的,在特定实施例中,图2B中标示为“2C”的单一标记实际代表图2C中示出的一组标记。同样地,第二对准标记(例如,366a、366a’、366b、366b’、366c、366c’)中的每个也可以代表一组标记。因此,可以理解的是,在图3B中(且在此的其他视图中),第二对准标记364a、364b与包括在组270a中的第一对准标记中的其中多个的实际对准是示意性的并且可以并非实际上代表实际对准。换言之,其示出标记(不管它们实际代表什么)被对准。这点通过参考图3G-3H被进一步示出。
图3G是图3E的标示为“3G”的部分的详细视图,而图3H是图3F的标示为“3H”的部分的详细视图。在图3E中,第二对准标记366a’示出为在包括在组270a中的圆形对准标记270的其中一个上方居中的十字形标记。在图3H的详细视图中,第二对准标记366a’实际上是一组4×形标记366a’1、366a’2、366a’3、以及366a’4(在此称为第三对准标记)。因此,十字形标记366a’仅仅是实际标记的代表,所述实际标记一组第三对准标记366a’1、366a’2、366a’3、以及366a’4。同样地,组270a的圆形对准标记(图3E中标示为“3G”)实际上是在图3G(即,在图中组包括7排和7列的矩形;具有标示为a、d、以及g的3排;和标示为201”、204”、以及207”的3列)中示出的一组矩形形状(在此称为第四对准标记)。因此,图3G实际上示出与四个第四对准标记204”a、201”d、204”g、以及207”d对准的四个第三对准标记366a’1、366a’2、366a’3、以及366a’4。这是以更详细的方式示意图3E的“3G”详细示出的内容,换言之,第二对准标记366a’与对应第一对准标记正确地对准。
与图3A(其示出在标记270a上方正确地对准的对准元件364)相反,图4A和图5A示出相应对准元件并未正确地对准的实施例,由此导致当结合器件位于那个区段(例如,结合部位的那排)中时对于结合工具和/或支撑结构的调整。特别参照图4A,对准元件364已经通过结合工具(或置放工具)根据结合机100被教导的置放在对准结构104上方,位于在与结合部位的排“a”对应的第一对准标记270的部分270a上方的对准位置。然而,如图4A所示、并且在图4B中可以更清楚地看到,对准元件364位于未对准位置。如图4B所示,未对准的对准结构364以实线示出,而正确地对准位置以虚线示出且标示为364’。在这个实施例中,如同利用由定位在实际对准元件364上方的成像系统174的成像装置(例如摄像机)提供的图像(一个或多个)确定的,对准结构364的在x方向和y方向上都未对准。通过图像处理(例如,利用安装在计算机系统176上的软件),可以确定对准元件364的第二对准标记(即,图4B中示出的十字形符号)与对应的第一对准标记270(即,图4B中示出的圆形符号)未对准。因此,可以确定对准元件364以在x轴线方向上示出为“x1”的量和在y轴线方向上示出为“y1”的量未对准。计算机系统176计算或确定(例如,利用算法或类似物)通过结合头组件106(例如,等于沿y轴线的y1调整的偏移量)和支撑结构102(例如,等于沿x轴线的x1调整的偏移量)向(1)结合工具位置实施的调整,以将来自半导体元件源头108的半导体元件正确地置放和对准(并且以后续地结合)在排“a”内的结合部位201a-250a上。这个过程继而可以被重复用于将结合的每个后续结合部位的排“b”-“h”,如果需要则在将结合的每个结合排(例如,201b-250b、201c-250c、…201h-250h)中实施调整。
特别参照图5A,对准元件364已经通过结合工具置放在对准结构104上方。如图5A所示、并且在图5B中可以更清楚地看到的,对准元件364位于未对准位置。如图5B所示,未对准的对准结构364以实线示出,而正确地对准位置以虚线示出且标示为364’。在这个实施例中,如同利用由定位在实际对准元件364上方的成像系统174的成像装置(例如,摄像机)提供的图像(一个或多个)确定的,对准结构364在x方向、y方向上、并且围绕θ轴线未对准。通过图像处理(例如,利用安装在计算机系统176上的软件)可以确定对准元件364的第二对准标记(即,图5B中示出的十字形符号)与对应的第一对准标记270(即,图5B中示出的圆形符号)未对准。因此,可以确定对准元件364以在x轴线方向上示出为“x1”的量、在y轴线方向上示出为“y1”的量、以及围绕θ轴线示出为θ1的量未对准。计算机系统176计算或确定(例如,利用算法或类似物)通过结合头组件106(例如,等于沿y轴线的y1调整的偏移量和围绕θ轴线的θ1)和(2)支撑结构102(例如,等于沿x轴线的x1调整的偏移量)向(1)结合工具位置实施的调整,以将来自半导体元件源头108的半导体元件正确地置放和对准(并且以后续地结合)在排“a”内的结合部位201a-250a上。这个过程继而可以被重复用于将结合的每个后续结合部位的排“b”-“h”。如果需要则在将结合的每个结合排(例如,201b-250b、201c-250c、…201h-250h)中实施调整。
图6A示出结合机100的一部分(先前就图1A示出且描述,但在图6A中示出某些附加元件并且移除某些元件)。结合机100包括结合头组件106(承载已经将对准元件364置放在对准结构104上的结合工具106a)和支撑结构102(支撑基板296)。以上已经就图2A、3A、4A、以及5A示出且描述基板296。对准结构104(与前图相比进一步详细地示出)由下方支撑托架602支撑,以便与支撑结构102一起沿其运动轴线(或轴线)移动。对准结构104限定沟槽604并且包括对准标记结构104a(虽然在图6A中示出为独立元件,但是可以理解的是,对准标记结构104a可以与对准结构104的剩余部分集成为单一结构)。对准标记结构104a的上表面(包括在其上的第一对准标记270)位于沟槽604的顶部下方。对准元件364(例如,玻璃晶片,以虚线示出)通过由保持系统600(例如,提供真空力的真空源头、提供磁力的磁性源头,等等)提供的保持力置放在对准结构104上方且保持就位,所述保持力将对准元件364向下拉动且保持就位在对准结构104的顶表面上。对准元件364的下表面(例如,具有在其上的第二对准标记364a、364b)与标记结构104a的上表面隔开,其中第二对准标记364a、364b与第一对准标记270的相应部分对准(例如,如图3A、4A、以及5A所示)。对准元件364按期望是透明的(或至少部分透明的或半透明的),以有助于利用成像系统174(例如,参见图1A)将第二对准标记364a、364b和相应第一对准标记270(沿z轴线)成像。这个对准信息如上所述的由计算机系统176(例如,参见图1A)处理。
当然,图6A(以及在此示出的其他视图)中的结合机100的图示实际上是示例性的,并且在本发明的范围内在特定应用中可以按需要实施多种改变。可以实施的一种改变涉及支撑结构102。如上所述,支撑结构102可以采用各种构型,诸如滑梭台、被加热的滑梭台、加热块体、砧座,等等。图6B示出主要就支撑结构而言与图1A和6A中示出的结合机100不同的结合机100a(类似元件具有相同的附图标记)。
在图6B中,支撑结构102a包括应用特定卡盘606(可以被加热)、精调x轴线运动系统608、以及滑梭台610。在示出的实施方式中,滑梭台610配置成“粗调”x轴线运动系统,而运动系统608(由承载的滑梭台610)是“精调”x轴线运动系统。运动系统608承载卡盘606。热绝缘体612将卡盘606(以及基板296)与对准结构104分开以防止/最小化卡盘和对准结构之间的热传递。
如以上提供的(例如,与图1A相结合的)各种元件的特定运动系统可以广泛地变化。在一个实施方式(图1A中示出的)中,结合头组件106沿y轴线且围绕θ轴线移动。在这个实施方式中,沿x轴线的运动由支撑结构102(并且在图6B的情况下,由支撑结构102a的运动系统608和/或滑梭台610)提供。因此,为了实施一调整(例如,如在此描述的过程确定的,诸如,在图5B中确定需要x轴线、y轴线、以及θ轴线调整),对应的运动系统可以实施所述调整。与图5B相结合地参照上述调整,结合头组件106可以实施y轴线和θ轴线调整,而支撑结构102(或图6B中的支撑结构102a,诸如通过运动系统608)可以实施x轴线调整。
如本领域技术人员将理解的,示例性机器构造已经在此描述,其中,对x轴线的调整通过在此描述的支撑构型的运动实施(包括但不限于图6B中的精调x轴线运动系统608的运动),而对y轴线或θ轴线的调整通过结合头组件实施。然而,这仅仅是示例性机器构造。在另一实施例中,结合头组件可以具有沿x轴线的附加运动轴线,由此使得调整能够沿x轴线、y轴线、以及围绕θ轴线。在又另一实施例中,支撑结构可以具有沿y轴线的附加运动轴线,由此使得调整能够沿x轴线和y轴线。当然,许多其他示例性构造也是可以的。
总结而言、并且通过参考在此公开的示例性构造,在为基板的所有所需区段(例如,基板的结合部位的所有排)完成对准处理(诸如,以上与图3A-3H、4A-4B、以及5A-5B相结合地描述的)之后,可以开始半导体元件的结合。例如,为了将给定半导体器件结合到基板的对应结合部位,成像系统(例如,系统174,其可以包括上/下摄像机系统以在上方和下方成像)可以在为结合做准备时成像由置放工具保持的半导体元件、并且可以成像结合部位。这种成像为将半导体元件结合到结合部位提供置放信息。然而,对结合工具和/或支撑结构位置的附加调整(依据基板的正在被结合的区段)可以在依据如在此描述的本发明的结合之前实施。在这个半导体元件的结合之后,处理过程通过成像后续半导体器件和结合部位等等而继续。
虽然本发明已经很大程度上与具有排和列的结合部位的基板(例如,基板296)相结合地描述,其中,对准被一排一排地实现,但是本发明并非受限于此。
虽然参考特定实施方式在此示出且描述了本发明,但是本发明并非受限于示出的细节。实际上,在权利要求的等同方案的方案和范围内且在不偏离本发明的情况下,可以详细地做出各种修改方案。
Claims (39)
1.一种用于结合半导体元件的结合机,所述结合机包括:
用于支撑基板的支撑结构;
结合头组件,其包括配置成将多个半导体元件结合到基板的结合工具;
包括复数个第一对准标记的对准结构;
配置成利用结合工具置放在对准结构上的对准元件,所述对准元件包括复数个第二对准标记;
配置成将第一对准标记与对应的第二对准标记的相对位置成像的成像系统;以及
计算机系统,其配置成在将所述多个半导体元件中的其中多个结合到基板期间提供对于结合工具和支撑结构中的至少一个的位置的调整,所述计算机配置成至少部分地基于第一对准标记与对应的第二对准标记的相对位置提供所述调整,所述调整针对于将所述多个半导体元件中的所述其中多个结合到基板的对应区段。
2.根据权利要求1所述的结合机,其中,所述调整针对于基板的y轴向位置。
3.根据权利要求1所述的结合机,其中,所述调整针对于基板的x轴向位置。
4.根据权利要求1所述的结合机,其中,对准元件至少部分是透明的,以使得当对准元件定位在第一对准标记上方时对准结构的第一对准标记对于成像系统而言是可见的。
5.根据权利要求1所述的结合机,其中,对准结构被紧固到支撑结构。
6.根据权利要求1所述的结合机,还包括用于沿结合机的水平轴线移动支撑结构的运动系统,对准结构被紧固到支撑结构,以使得对准结构与支撑结构一起沿水平轴线移动。
7.根据权利要求1所述的结合机,其中,分隔区被限定在对准元件的一个部分和对准结构之间。
8.根据权利要求1所述的结合机,其中,对准元件配置成利用保持力保持在对准结构上。
9.根据权利要求8所述的结合机,其中,保持力由真空力和磁力中的至少一个提供。
10.根据权利要求1所述的结合机,其中,对准元件的第二对准标记配置成与对准结构的第一对准标记对准。
11.根据权利要求1所述的结合机,其中,所述对应的第二对准标记包括标记组,每组标记配置成用于与第一对准标记的对应部分对准。
12.根据权利要求1所述的结合机,其中,第二对准标记的一部分基于基板的结合区域的尺寸被选定为与第一对准标记的对应部分对准。
13.根据权利要求1所述的结合机,其中,基板的所述对应区段是基板的一排结合区域。
14.根据权利要求1所述的结合机,其中,基板的所述对应区段是基板的一列结合区域。
15.根据权利要求1所述的结合机,其中,对准元件包括玻璃。
16.根据权利要求14所述的结合机,其中,在将对准元件置放在对准结构上之后,第一对准标记被设置在对准结构的顶表面上,而第二对准标记被设置在对准元件的底表面上。
17.一种操作结合机的方法,所述结合机包括配置成将半导体元件结合到基板的结合工具,所述方法包括以下步骤:
(a)在结合机上提供对准结构,所述对准结构包括多个第一对准标记;
(b)基于基板的将与半导体元件结合的区段选定对准结构的区域,所述基板配置成由结合机的支撑结构支撑;
(c)将在对准元件上的第二对准标记中的其中多个与在对准结构的所述区域上的第一对准标记中的其中多个一起成像;并且
(d)利用由步骤(c)提供的信息在后续结合处理期间调整结合工具和支撑结构中的至少一个的位置。
18.根据权利要求17所述的方法,还包括利用结合工具将对准元件置放在对准结构上的步骤。
19.根据权利要求17所述的方法,其中,基板的所述区段包括与半导体元件中的其中多个结合的结合部位的排或列。
20.根据权利要求17所述的方法,其中,对准元件是至少部分透明的,以使得在步骤(c)期间第一对准标记中的所述其中多个与定位在对准结构的所述区域上方的对准元件一起成像。
21.根据权利要求17所述的方法,其中,对准结构被紧固到支撑结构。
22.根据权利要求17所述的方法,还包括利用保持力将对准元件保持在对准结构的所述区域上的步骤。
23.根据权利要求22所述的方法,其中,保持力由真空力和磁力中的至少一个提供。
24.根据权利要求17所述的方法,还包括以下步骤:通过算法确定在步骤(d)中使用的位置调整,所述算法利用由步骤(c)提供的信息,所述信息包括第一对准标记中的其中多个与第二对准标记中的其中多个的相对位置。
25.一种通过结合工具将多个半导体元件结合到基板的方法,所述方法包括以下步骤:
(a)将对准元件置放在对准结构的多个区域中的每个的上方,所述多个区域中的每个对应于由对准结构支撑的基板的多个区段中的其中一个;
(b)确定对准元件相对于所述多个区域中的每个的偏移量;并且
(c)在将多个半导体元件结合到基板的所述多个区段中的每个期间调整结合工具和支撑结构中的至少一个的位置,用于所述多个区段中的每个的所述位置调整涉及为与所述多个区段中的每个相对应的区域确定的偏移量。
26.根据权利要求25所述的方法,其中,所述多个区段中的每个对应于基板的至少一排结合部位。
27.根据权利要求25所述的方法,其中,所述多个区段中的每个对应于基板的至少一列结合部位。
28.根据权利要求25所述的方法,其中,步骤(b)包括对所述多个区域中的每个上方的对准元件成像。
29.根据权利要求25所述的方法,其中,对准结构包括第一对准标记,而对准元件包括第二对准标记。
30.根据权利要求29所述的方法,其中,对准元件是至少部分透明,以使得当对准元件在第一对准标记上方定位时对准结构的第一对准标记中的其中多个对于成像系统而言是可见的。
31.根据权利要求29所述的方法,其中,对准元件的偏移量利用第二对准标记与第一对准标记的对应部分的相对位置被确定。
32.根据权利要求29所述的方法,其中,对准元件的第二对准标记配置成与对准结构的第一对准标记的一部分对准。
33.根据权利要求29所述的方法,其中,第二对准标记中的其中多个包括标记组,每组标记配置成用于与第一对准标记的一部分对准。
34.根据权利要求29所述的方法,包括以下步骤:基于基板的所述多个区段中的每个的结合区段的尺寸将第二对准标记的一部分与第一对准标记的对应部分对准。
35.根据权利要求29所述的方法,其中,第一对准标记被设置在对准结构的顶表面上,而第二对准标记被设置在对准元件的底表面上。
36.根据权利要求25所述的方法,还包括提供对准元件的一个部分与对准结构之间的分隔区的步骤。
37.根据权利要求25所述的方法,还包括施加保持力以将对准元件保持在对准结构的所述多个区域中的每个上的步骤。
38.根据权利要求37所述的方法,其中,保持力由真空和磁力中的至少一个提供。
39.根据权利要求25所述的方法,其中,对准元件包括玻璃。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
US201361911226P | 2013-12-03 | 2013-12-03 | |
US61/911,226 | 2013-12-03 |
Publications (2)
Publication Number | Publication Date |
---|---|
CN104701229A true CN104701229A (zh) | 2015-06-10 |
CN104701229B CN104701229B (zh) | 2019-03-08 |
Family
ID=53265942
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201410725561.8A Active CN104701229B (zh) | 2013-12-03 | 2014-12-03 | 用于结合半导体元件的系统和方法 |
Country Status (4)
Country | Link |
---|---|
US (3) | US20150155211A1 (zh) |
KR (1) | KR102336342B1 (zh) |
CN (1) | CN104701229B (zh) |
TW (1) | TWI646625B (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110634728A (zh) * | 2018-06-22 | 2019-12-31 | 台湾积体电路制造股份有限公司 | 对准的方法、处理工具以及用于晶片级对准的方法 |
CN115116918A (zh) * | 2021-03-18 | 2022-09-27 | 台湾积体电路制造股份有限公司 | 用于接合半导体器件的方法 |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US11139268B2 (en) * | 2019-08-06 | 2021-10-05 | Advanced Semiconductor Engineering, Inc. | Semiconductor package structure and method of manufacturing the same |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040261947A1 (en) * | 2003-06-05 | 2004-12-30 | Kabushiki Kaisha Shinkawa | Bonding apparatus |
CN101326457A (zh) * | 2005-12-12 | 2008-12-17 | 株式会社村田制作所 | 对位装置、接合装置和对位方法 |
US20120162211A1 (en) * | 2010-12-23 | 2012-06-28 | Byungjin Choi | Align mark of stereoscopic image display, aligning method and system using the align mark |
CN102789747A (zh) * | 2011-05-17 | 2012-11-21 | 索尼公司 | 电子设备模块 |
Family Cites Families (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
KR0167457B1 (ko) * | 1995-12-30 | 1999-02-01 | 김광호 | 다이 부착과 동시에 와이어 본딩이 이루어지는 와이어 본딩 장치 |
JP4088232B2 (ja) * | 2003-10-07 | 2008-05-21 | 株式会社新川 | ボンディング方法、ボンディング装置及びボンディングプログラム |
EP2463892B1 (de) * | 2010-12-13 | 2013-04-03 | EV Group E. Thallner GmbH | Einrichtung, Vorrichtung und Verfahren zur Ermittlung von Ausrichtungsfehlern |
KR101741384B1 (ko) * | 2013-12-06 | 2017-05-29 | 에베 그룹 에. 탈너 게엠베하 | 기질들을 정렬하기 위한 장치 및 방법 |
-
2014
- 2014-11-25 US US14/553,049 patent/US20150155211A1/en not_active Abandoned
- 2014-11-28 TW TW103141465A patent/TWI646625B/zh active
- 2014-12-03 CN CN201410725561.8A patent/CN104701229B/zh active Active
- 2014-12-03 KR KR1020140172288A patent/KR102336342B1/ko active IP Right Grant
-
2017
- 2017-12-04 US US15/830,164 patent/US10692783B2/en active Active
-
2020
- 2020-05-12 US US16/872,633 patent/US11295996B2/en active Active
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US20040261947A1 (en) * | 2003-06-05 | 2004-12-30 | Kabushiki Kaisha Shinkawa | Bonding apparatus |
CN101326457A (zh) * | 2005-12-12 | 2008-12-17 | 株式会社村田制作所 | 对位装置、接合装置和对位方法 |
US20120162211A1 (en) * | 2010-12-23 | 2012-06-28 | Byungjin Choi | Align mark of stereoscopic image display, aligning method and system using the align mark |
CN102789747A (zh) * | 2011-05-17 | 2012-11-21 | 索尼公司 | 电子设备模块 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN110634728A (zh) * | 2018-06-22 | 2019-12-31 | 台湾积体电路制造股份有限公司 | 对准的方法、处理工具以及用于晶片级对准的方法 |
CN110634728B (zh) * | 2018-06-22 | 2022-01-04 | 台湾积体电路制造股份有限公司 | 对准的方法、处理工具以及用于晶片级对准的方法 |
CN115116918A (zh) * | 2021-03-18 | 2022-09-27 | 台湾积体电路制造股份有限公司 | 用于接合半导体器件的方法 |
Also Published As
Publication number | Publication date |
---|---|
US20180090395A1 (en) | 2018-03-29 |
CN104701229B (zh) | 2019-03-08 |
US10692783B2 (en) | 2020-06-23 |
TW201523788A (zh) | 2015-06-16 |
TWI646625B (zh) | 2019-01-01 |
US20150155211A1 (en) | 2015-06-04 |
US11295996B2 (en) | 2022-04-05 |
US20200273759A1 (en) | 2020-08-27 |
KR102336342B1 (ko) | 2021-12-07 |
KR20150064703A (ko) | 2015-06-11 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN106024613B (zh) | 切断装置以及切断方法 | |
KR101426583B1 (ko) | 다이 본더 및 반도체 제조 방법 | |
CN1988121B (zh) | 用于在基板上安装倒装芯片的方法 | |
CN104701198B (zh) | 确定和调节半导体元件结合相关平行度级别的系统和方法 | |
US20200083193A1 (en) | Apparatus and method for semiconductor device bonding | |
US11295996B2 (en) | Systems and methods for bonding semiconductor elements | |
JP5301329B2 (ja) | 電子部品の実装方法 | |
KR102132094B1 (ko) | 전자 부품 실장 장치 및 전자 부품 실장 방법 | |
US9393641B2 (en) | Methods and systems for aligning tooling elements of ultrasonic bonding systems | |
CN113767465B (zh) | 半导体装置的制造装置以及半导体装置的制造方法 | |
KR102362976B1 (ko) | 제1 물체를 제2 물체에 대하여 위치 결정하는 장치 및 방법 | |
CN105531809A (zh) | 用于将半导体芯片对于键合头定位的系统和方法、热键合系统和方法 | |
CN104078404A (zh) | 电子部件的制造装置及其制造方法 | |
JP5077936B2 (ja) | 実装装置および実装方法 | |
CN105845594A (zh) | 检查半导体封装的印刷电路板的方法 | |
JP6140531B2 (ja) | 半導体チップ接合装置および半導体チップ接合方法 | |
CN107006145B (zh) | 对基板作业机 | |
CN110545656A (zh) | 用于校准组件安装设备的方法 | |
CN104918472A (zh) | 具有两个相对于杆部可移动的顶尖座套筒组的装配头 | |
JP7307323B2 (ja) | ボンディング装置 | |
US9673185B2 (en) | Method of manufacturing stacked semiconductor package | |
JP6902974B2 (ja) | 電子部品の実装装置および実装方法 | |
JP2006135013A (ja) | 実装装置及び実装方法 | |
CN102280239B (zh) | 一种贴片电阻陶瓷基片定位加工方法 | |
TW202336900A (zh) | 安裝裝置及安裝方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
GR01 | Patent grant | ||
GR01 | Patent grant |