CN104701193B - 具有片状重分布结构的电子组件 - Google Patents

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Abstract

本发明涉及具有片状重分布结构的电子组件。一种电子组件，包括包含至少部分地覆盖有导电材料的电绝缘内核结构的导电芯片载体、均具有附于芯片载体的第一主表面的至少一个电子芯片，以及附于至少一个电子芯片的第二主表面并且被配置用于电连接至少一个电子芯片的第二主表面与芯片载体的片状重分布结构。

Description

具有片状重分布结构的电子组件
技术领域
各种实施例大体上涉及电子组件、制造电子组件的方法和半成品。
背景技术
安装在诸如引线框架之类的芯片载体上、通过从芯片延伸到芯片载体的接合线电连接并且模制在封装内的常规电子芯片可能在封装内遭受其隔热。另外，这样的常规方法在将要建立涉及多个电子芯片的复杂电子电路时可能达到其极限。特别地，通过多个接合线对这样的电子芯片的布线可能涉及由接合线的高电感引起的在冷却效率和电子工件（artifact）方面的缺陷。
特别地，用于功率半导体的常规封装使用用于接触电子芯片（诸如绝缘栅双极型晶体管芯片、续流二极管等）的线接合技术。结果，外壳和芯片载体构造被配置用于二维几何结构。
发明内容
可能存在提供以简单处理架构并且以高性能制造电子组件的可能性的需要。
根据示例性实施例，提供一种电子组件，其包括包含至少部分地覆盖有导电材料的电绝缘内核（core）结构的导电芯片载体、均具有附于芯片载体的第一主表面的至少一个电子芯片，以及附于至少一个电子芯片的第二主表面并且被配置用于电连接（特别地，直接地（即没有中间组件），或者间接地（即经由一个或多个中间组件））至少一个电子芯片的第二主表面与芯片载体的片状（sheet-like）重分布结构。
根据另一示例性实施例，提供一种制造电子组件的方法，其中所述方法包括提供包括至少部分地覆盖有导电材料的电绝缘内核结构的导电芯片载体、将多个电子芯片的第一主表面附于芯片载体、将片状重分布结构附于电子芯片的第二主表面，以及将片状重分布结构配置（例如通过添加结构）用于电连接电子芯片的第二主表面与芯片载体。
根据又一示例性实施例，提供一种电子组件，其包括包含至少部分地覆盖有导电材料的电绝缘内核结构的导电芯片载体、均具有附于芯片载体的第一主表面的多个电子芯片，以及附于多个电子芯片的第二主表面并且被配置用于电连接多个电子芯片的第二主表面与芯片载体的片状重分布结构，其中多个电子芯片的相应一个的第一主表面和/或芯片载体的对应芯片接触表面以这样的表面配置形成使得：作为表面配置的结果，第一主表面的一部分直接接触芯片接触表面的对应部分以提供电接触，并且第一主表面的另一部分关于芯片接触表面的另一部分布置，以便将其它部分彼此电去耦（electrically decouple）。
根据又一示例性实施例，提供一种电子组件，其包括包含至少部分地覆盖有导电材料的电绝缘内核结构的导电芯片载体、均具有附于芯片载体的第一主表面的多个电子芯片、附于多个电子芯片的第二主表面并且被配置用于电连接多个电子芯片的第二主表面与芯片载体的片状重分布结构，以及将芯片载体与至少一个电子芯片间隔并且电连接芯片载体与至少一个电子芯片的至少一个接触垫的导电间隔物（spacer）。
根据又一示例性实施例，提供一种用作用于形成多个电子组件的基础的半成品，其中半成品包括均具有第一主表面和相对的第二主表面的多个电子芯片，以及附于多个电子芯片的第二主表面使得多个电子芯片的第一主表面保持至少部分地暴露成附于芯片载体的片状重分布结构（其可能提供用于与电子芯片的基本上二维耦合，并且其可以例如体现为PCB、DCB、夹片（clip）或金属箔的单个化（singularized）段），其中重分布结构被配置为具有均被配置用于容纳电子芯片的相应子组的多个凹陷的导电片，其中凹陷是通过长方形壁分离的长方形沟。
根据再一示例性实施例，提供一种电子组件，其中电子组件包括均具有将被附于导电芯片载体的第一主表面的至少一个电子芯片，以及片状重分布结构，该片状重分布结构包括在至少一个电子芯片的第二主表面处容纳至少一个电子芯片的导电片部分并且包括从片部分延伸直到对应于第一主表面的高度水平的壁部分使得两个主表面上的芯片接触在由第一主表面和壁部分的自由端限定的公共连接平面中电可连接到芯片载体。
示例性实施例具有以下优点：电子组件的一个或多个电子芯片的两个相对主表面可以通过芯片载体并且通过片状重分布结构（而不是通过薄接合线）二维接触。这改善了封装的电气、热学和机械属性。鉴于导致高载流量的电子芯片的两个主表面（或接触表面）上的大平坦接触区域和归因于省略接合线并且使用更宽的二维接触片状重分布结构（诸如接触电子芯片的第二主表面的重分布结构的层部分）的可能性的有利地低的电感，可以改善电气性能。鉴于促进双侧冷却和电子组件的工作期间生成的热的高效移除的电子芯片的两侧上的大接触区域，可以改善热学性能。另外，这扩大了针对高电脉冲的热容。而且，可以获得两个主表面上的可靠机械连接，并且电子芯片通过两个保护性板状结构（即芯片载体和重分布结构）被安全地屏蔽以抵挡环境损害。
另外的示例性实施例的描述
可以看到，示例性实施例的主旨在于，使得与现有解决方案兼容的半导体模块的鲁棒的三维集成成为可能。这提供了划分布置以形成多个通用子模块的机会。而且，当相比于常规二维解决方案时，芯片载体上的电子芯片的封装密度可以增加。这可以通过芯片载体（诸如直接铜接合衬底DCB）上的电子芯片（诸如绝缘栅双极性晶体管（IGBT）芯片、续流二极管等）的垂直接触而非水平接触完成。作为垂直接触元件，可以使用同时接触芯片载体和一个或多个电子芯片的重分布结构（例如体现为夹片）。因而，可以获得可以用于多个目的的子模块。电子芯片和重分布结构可以安装在芯片载体上（例如通过烧结或焊接），其后可以是包封过程（例如模制或铸造）。通过这样的包封过程，芯片载体可以嵌入（例如在五个侧上）到电绝缘块（诸如模制化合物或硅酮铸造或基于聚酰胺的喷涂）中。重分布平面可以布置在电子芯片上方。也可以施行诸如安装套筒（collet）和/或施加焊接结构（诸如焊球）之类的可选另外的过程。
这样的架构涉及明显的技术优势。有利地，相应制造的电子组件（或封装）的体积消耗可以降低，因为可以省略用于芯片载体上的常规使用的线接合的接触区域并且用于套筒的接触区域可以转移到第三维度中。而且，所描述的架构允许改善电子组件的电气性能。一方面，该架构导致短的连接路径。由于三维布置，可以使套筒和电子芯片之间的距离变小，例如通过在重分布结构上将套筒布置在电子芯片下方。在芯片载体的整个接触区域之上的体现为夹片模块的重分布结构中的若干三维电子芯片的分布加强了该效果。而且，所描述的架构可以导致有利地小的电感值。这由通过紧凑的三维连接元件（诸如通孔等）替换相对长的常规接合线（具有高电感值）而引起。同样可以增加这样的布置的载流能力（或载流量），因为朝向电子芯片的传播路径具有低电感（例如当体现为DCB的铜层时）。用于接触电子芯片的连接元件可以由于通过重分布层或平面供给的大空间而以宽且厚的方式形成。由于电子芯片可以在其两个相对主表面上与大接触区域接触，因此可以完成双侧冷却，这高效地促进了电子组件的工作期间生成的热的移除。因而，电子组件的热学性能也可以改善并且另外被芯片垫（特别地，晶体管芯片的源极垫）与芯片载体之间的直接接触所支持。另外，可以显著改善所生产的电子组件或封装的机械稳定性。例如，芯片载体可以通过铸造在边缘处和在中心中（例如通过插针）被支持并且可以被压入到冷却体上的定位中。每种压力和/或弯曲负荷可以通过芯片载体补偿（在DCB的情况中，这可以通过陶瓷层和两个铜层实现）。可以将芯片载体上方的包封物（诸如模制化合物）的尺寸设计为使得它稳定芯片载体。而且，根据所描述的架构的电子组件可以以分批过程并且以使得制造过程高度高效的模块化方式制造。例如，模块化封装可以以这样的概念形成使得：其中IGBT和二极管被成组以形成子模块，并且这样的子模块中的多个（例如六个）可以然后组合成更加复杂的模块（例如组合成所谓的六块（six pack）电路），可选地牵涉跳线套筒等以用于接触目的。这允许改善制造过程并且降低材料消耗（诸如DCB区域）。这样的子模块的组合可以增加制造过程的产出。
可以看到，示例性实施例（参见例如图3至图13）的主旨在于接触元件被焊接或烧结在DCB上。IGBT和/或二极管的有源表面然后可以以导电方式连接在这些接触元件上。夹片然后可以附接在二极管和IGBT的背侧上以及DCB上以完成布线。这允许提供第二布线平面，以同时接触IGBT和DCB，以通过直接源/DCB接触改善热学属性，以及以完成用于套筒、有源电子元件的通过接触，等。这样的功率封装形成概念同样与常规芯片载体概念兼容（例如实现具有接触插针的套筒等）。
可以看到，另一示例性实施例（参见例如图16至图24）的主旨在于IGBT和二极管首先在DCB的平面表面上接触。PCB然后可以用于提供第二布线平面，以同时接触IGBT和DCB，以改善热学属性（例如当实现厚铜PCB），以及以完成用于套筒、有源电子元件的通过接触，等。以类似的方式，IGBT和二极管首先在PCB的平面表面上接触也是可能的。DCB然后可以用于提供第二布线平面，以同时接触IGBT和DCB，以改善热学属性，以及以完成用于套筒、有源电子元件的通过接触，等。这样的功率封装形成概念同样与常规芯片载体概念兼容（例如实现具有接触管脚的套筒等）。而且，这样的实施例提供由两个芯片载体形成并且允许连续三维集成（例如套筒上方的接触区域）的功率封装。
可以看到，再一示例性实施例（参见例如图25至图36）的主旨在于IGBT和二极管以平面方式在线形图案化金属箔上接触。所获得的子模块然后可以在将它们单个化成模块夹片之前以结构化的方式隔离并且被提供有接触表面上的接触介质。可替换地，所描述的过程还可以在没有隔离的情况下执行。这样的模块可以用于在DCB上构成更复杂的电路（诸如六块）。所获得的夹片中的模块允许提供第二布线平面、IGBT和DCB的同时接触，以通过直接源/DCB接触改善热耦合，以及以提供用于采用套筒或其它有源元件的通过接触。这样的功率封装形成概念同样与常规芯片载体概念兼容（例如实现具有接触插针的套筒等）。而且，这样的实施例提供由两个芯片载体形成的功率封装并且允许连续三维集成（例如通过提供在套筒上方的接触区域）。另外，由DCB和这样的子模块形成的功率封装可以直接用于SMT（表面安装技术）。
在实施例中，芯片载体包括至少部分地覆盖有导电材料的电绝缘内核结构（例如中心片状结构，例如由陶瓷材料、玻璃纤维材料和/或聚合物材料制成）。电绝缘内核结构可以仅在其一个主表面上或者在其两个相对主表面上覆盖有导电材料。在一个实施例中，芯片载体是印刷电路板（PCB）。在另一实施例中，芯片载体是DCB或DAB衬底。
在实施例中，包括芯片载体和重分布结构的组的至少一个被配置为印刷电路板（PCB）。这样的PCB可以包括覆盖有导电材料的图案化层（例如由铜材料制成）的电绝缘衬底（例如由FR4材料制成）。因而，重分布结构可以被配置为第二芯片载体。
在实施例中，芯片载体被配置为具有均覆盖有导电结构的两个相对主表面的电绝缘且导热的衬底。该衬底可以例如由在衬底的两个相对主表面上覆盖有铜、铝等的陶瓷材料制成。特别地，芯片载体可以被配置为包括直接铜接合（DCB）衬底和直接铝接合衬底（DAB）的组之一。这样的衬底提供用于经由可以直接安装在衬底上的一个导电层上的冷却结构的高效热移除的合适基础。相对的导电层可以用于布线目的。DCB和DAB衬底在商业上可得到并且因此允许安装和冷却问题的成本高效的解决方案。大DCB和DAB衬底特别适合用于电子组件的分批生产。
在实施例中，重分布结构被配置为用于容纳至少一个电子芯片的导电片部分和被配置用于在至少一个电子芯片连接到芯片载体时与芯片载体连接的壁部分（其可以与片部分整体形成或者其可以可替换地分离形成但是连接到片部分）。片部分和壁部分可以被布置成垂直于彼此。片部分和壁部分可以一起形成芯片容纳腔或体积。它们可以形成为具有用于芯片容纳的沟或盲孔并且可分离成均用于相应电子组件或封装的多个片/壁段的框架状片的段。因此，所描述的架构与高效分批过程兼容。
在实施例中，重分布结构被配置为包括一个连续夹片结构和多个分离夹片或夹片结构的组之一。夹片可以是直接连接电子芯片的上表面与进而容纳芯片的下表面的芯片载体的上表面的弯曲或成角结构。
在实施例中，以倒装芯片配置在芯片载体上安装电子芯片的至少一部分。更具体地，将重分布结构附于电子芯片的第二主表面可以在将电子芯片的第一主表面附于芯片载体之前执行，其中附于重分布结构的电子芯片在将其附于芯片载体之前可以倒置（以完成倒装芯片几何结构）。在该上下文中，术语“倒装芯片”布置可以指代相应电子芯片的有源表面（例如包括晶体管芯片的源极垫和栅极垫）布置在电子组件的底侧上而不是顶侧上，并且可以连接到芯片载体而不是重分布结构。
在实施例中，电子芯片的至少部分可以被配置为半导体功率芯片。特别地，电子芯片的至少一部分可以包括包含二极管（特别是续流二极管）和晶体管（特别是场效应晶体管或双极型晶体管，更特别地金属氧化物半导体场效应晶体管（MOS-FET）或绝缘栅双极型晶体管（IGBT））的组的至少一个。由于电子芯片与芯片载体和片状重分布结构二者之间的二维接触所引起的芯片的双侧冷却所实现的高效热移除对于其中热移除是瓶颈的功率封装而言特别有利。
在实施例中，重分布结构包括至少一个凹陷。这样的凹陷可以体现为重分布结构中的过孔或者作为重分布结构的两个分离子结构之间的自由空间。仅重分布结构之上的芯片载体的横向突起可以被视为这样的凹陷。
在实施例中，电子组件还包括从芯片载体延伸并且延伸通过至少一个凹陷的至少一个电子元件。这样的电子元件可以选自包括电容、电感、线圈、欧姆电阻和具有用于容纳导电接触的孔的电绝缘套筒的组。因此，电子组件内的自由空间可以用于容纳这样的附加电子组件，其使后者特别紧凑。
在实施例中，至少一个电子芯片的相应一个的第一主表面和/或芯片载体的对应芯片接触表面以这样的表面配置（例如高度轮廓或材料成分）形成使得——当将电子芯片附于芯片载体时——作为表面配置的结果，第一主表面的一部分直接接触芯片接触表面的对应部分以提供电接触并且第一主表面的另一部分关于芯片接触表面的另一部分布置，以便将其它部分彼此电去耦。通过对应地配置芯片载体和电子芯片的协作表面，同时实现两个表面的基本正面（full-face）接触和在这些表面上的多个垫的接触而同时满足以安全的方式将特定垫彼此电去耦的要求是可能的。
在实施例中，表面配置是相应表面的高度轮廓，其被形成使得——当将电子芯片附于芯片载体时——作为高度轮廓的结果，其它部分关于彼此被间隔。在实施例中，方法对应地包括以这样的表面高度轮廓来处理（诸如蚀刻或研磨）电子芯片的相应一个的第一主表面和芯片载体的对应芯片接触表面中的至少一个，使得：作为蚀刻的结果，第一主表面的一部分直接接触芯片接触表面的对应部分以提供电接触并且第一主表面的另一部分关于芯片接触表面的另一部分间隔以便将其它部分彼此电去耦。例如，这可以通过从第一主表面上和/或芯片接触表面上的平面导电层局部地移除材料来实现以便以桥状几何结构选择性地将接触表面的特定部分彼此去耦。
此外或可替换地，表面配置可以是相应表面的导电和电绝缘段的分布，其被形成使得——当将电子芯片附于芯片载体时——作为电绝缘段的结果其它部分关于彼此电去耦。在这样的实施例中，仅仅通过形成导电部分和电绝缘部分的交替序列实现电子芯片和芯片载体的接触表面的特定部分的选择性电耦合和选择性电去耦而无需形成高度轮廓是可能的。
在实施例中，相应第一主表面包括通过环形电绝缘区带彼此电去耦的中心导电接触区带和周围的导电区带。如果对应的电子芯片是晶体管芯片，中心导电接触区带可以是栅极接触，而周围导电区带可以是源极垫。相应芯片接触表面可以包括通过中间电绝缘区带彼此去耦的条状导电接触区带和条周围导电接触区带，其中中心导电接触区带与条状导电接触区带电耦合并且周围导电区带与条周围导电接触区带电耦合。这可以允许提供大区域源极接触，而可以在相同芯片表面上提供可靠绝缘的栅极接触而不损失提供电子芯片与芯片载体之间的基本正面接触的可能性。
在实施例中，电子组件还包括通过填补（bridge）重分布结构和芯片载体之间的间隙将重分布结构机械和电连接到芯片载体的高度距离补偿结构。在实施例中，方法对应地包括通过形成填补重分布结构和芯片载体之间的间隙的高度距离补偿结构将重分布结构机械和电连接到芯片载体。特别地，方法可以包括形成作为导电结构、特别地作为焊接结构的形成在重分布结构上的高度距离补偿结构。方法可以包括形成作为连接到芯片载体、特别地与芯片载体上的电子芯片的连接同时连接的导电结构的高度距离补偿结构。用于这样的高度距离补偿结构的各种实施例是可能的。在一个实施例中，可以在印刷电路板（构成芯片载体或重分布结构）上实现用于该目的的专用焊接结构。当将电子芯片烧结到芯片载体时，同样将用于接触的导电柱烧结到重分布结构（例如体现为PCB）也是可能的。在又一实施例中，柱形凸块可以形成在芯片载体上以允许调平（leveling）。在再一实施例中，带接合可以形成在DCB（作为芯片载体）上以提供与重分布结构（其同样可以体现为PCB）的接触。
在实施例中，电子组件还包括至少部分地包封至少一个电子芯片和重分布结构和可选地还有芯片载体的包封物。在实施例中，方法可以对应地包括通过包封物至少部分地包封电子芯片和重分布结构。这样的包封物机械地保护电子组件或封装内的元件。包封物可以由导热材料制成以同样贡献于在电子组件的工作期间生成的热的移除。
在实施例中，方法包括通过包括模制、喷涂、铸造、层压和施加基于聚合物的材料的组的至少一个形成包封物。用于形成包封物的这些或其它过程的两个或更多的组合也是可能的。这样的过程可以顺序实施。
在实施例中，方法包括通过在电连接芯片载体与重分布结构之前施行第一包封过程并且通过在电连接芯片载体与重分布结构之后施行第二包封过程形成包封物。例如，第一包封过程可以填充芯片载体、一个或多个电子芯片和重分布结构之间的自由间隙。第二包封过程然后可以被实施以至少部分地覆盖重分布结构。例如，第一包封过程包括包含施加基于聚合物的材料、喷涂和铸造的组之一。例如，第二包封过程包括包含模制、喷涂、铸造和层压的组之一。
在实施例中，执行包封使得包封物具有至少一个孔。这样的一个或多个孔可以是过孔、盲孔等。它可以服务用于接近被包封物包封的电子组件的内部中的元件。在包封物的形成之后形成孔是可能的（例如通过钻孔、激光处理、蚀刻等）。可替换地，这样的孔还可以在包封的形成期间形成，例如通过膜辅助模制。
在实施例中，方法还包括引导、特别地压入配合（press fitting）具有用于容纳导电接触的孔的至少一个电绝缘套筒通过包封物中的至少一个孔。对应地，电子组件还可以包括具有用于容纳导电接触并且从芯片载体延伸并且通过包封物以便提供用于插入导电接触的外部接入孔的孔的至少一个电绝缘套筒。稍后接收导电接触（诸如导电插针）的这样的套筒（或套管）允许形成或者直接或者经由芯片载体间接接触电子芯片的接触。
在实施例中，在连接具有用于容纳导电接触的孔的至少一个电绝缘套筒与芯片载体之后执行包封过程的至少一部分。这有利地防止形成用于将套筒插入到包封物中的包封中的接入孔的需要。应当采取适当的措施以避免套筒的孔在包封过程期间被填充有包封物材料。例如，套筒可以在包封过程期间暂时填充有可移除仿制品（dummy），或者它们可以配备有稍后通过导电接触突起并且防止包封物材料在包封过程期间进入孔的隔膜等。
在实施例中，电子组件还包括均延伸通过电绝缘套筒的相应一个的孔并且延伸超出包封物的至少一个导电接触。这样的导电接触可以是插针。
在实施例中，方法包括将至少一个焊接结构、特别是至少一个焊球插入到并且延伸超出包封物中的至少一个孔。这样的焊球可以充当用于电子外围结构与电子组件例如在客户侧上连接的连接结构。通过在电子组件的表面之上略微突起，焊接结构可以通过简单地将其附于电子组件来提供与电子外围结构的电连接。
在实施例中，电子组件还包括热连接到芯片载体（或者附加地或者可替换地，热连接到重分布结构）并且被配置用于移除在电子组件的工作期间生成的热的热移除体。因而，通过根据示例性实施例的架构，冷却体到芯片载体和/或重分布结构的外部表面的可选附着也是可能的。这样的热移除体或热耗散体可以具有非常不同的形状。例如，它可以是诸如铜或铝之类的适当导热体的板，其可以具有冷却肋片等以进一步促进经由芯片载体从电子芯片热传导到热耗散体的热的耗散。热经由热耗散体的移除还可以通过诸如空气或水（更一般地，气体和/或液体）之类的冷却流体来促进，其可以在电子组件外部沿热耗散体流动。
在实施例中，电子组件还包括至少一个另外的电子芯片，特别是至少一个控制芯片和/或逻辑芯片，其安装在与其上安装至少一个电子芯片的其它表面的芯片载体的另一表面相对的芯片载体的表面上。因此，有利地，芯片载体的两个主表面可以用于在其上安装电子芯片。例如，一侧可以用于安装半导体功率芯片，而相对另一侧可以用于安装控制芯片和/或逻辑芯片。
在实施例中，电子组件还包括导电图案化间隔层，特别地包括多个电去耦导电岛，其关于至少一个电子芯片间隔芯片载体并且电连接芯片载体的特定部分与至少一个电子芯片的接触垫。可以通过沉积或附着导电层并且通过光刻过程和蚀刻过程图案化后者所形成的这样的图案化间隔层可以利用合理的努力和非常小的空间消耗形成并且允许实现芯片和重分布结构之间的任何期望的布线连接。协同地，它还充当机械间隔物。
在实施例中，至少一个电子芯片的至少一部分包括电绝缘侧边缘盖（例如由诸如聚酰胺之类的塑料材料制成并且例如周边覆盖电子芯片的所有侧），其选择性地覆盖相应电子芯片的侧边缘（和可选地还有邻近的底表面部分）的至少一部分并且作为电压击穿保护起作用。可以具有基本上L形截面的这样的侧边缘盖可以覆盖主表面的部分和电子芯片的侧表面的直接并置部分以便改善电子组件的击穿强度电压。
在实施例中，电子组件包括多个电子芯片，其包括六对绝缘栅双极型晶体管（IGBT）和续流二极管，其中每两对成串联电路，串联对以三个并联电子路径成电路。对应电路在图6中示意性地示出。这样的所谓六块可以形成功率模块（例如用于混合电动车辆应用），例如用于高达30kW的功率范围。这样的模块可以容纳IGBT和匹配的发射极控制二极管的六块配置并且可以例如操作成高达400A/650V。这样的电路能够以非常低的传导和开关损耗操作。
在实施例中，方法包括形成包括芯片载体和作为导电片的重分布结构的组的至少一个，所述导电片被处理，特别地被研磨或蚀刻以用于形成被配置用于容纳电子芯片的多个凹陷。更特别地，凹陷特别地通过研磨或蚀刻被形成为通过长方形壁分离并且每一个被配置用于容纳多个电子芯片的长方形沟（例如平行于彼此对准）。例如，沟的长宽比（即长度与宽度之间的比）可以至少为五，特别地至少为十。因此，电子芯片的多个集合可以位于一个沟中，每个集合（例如由IGBT和二极管构成）被指派到对应的子模块，其中一个或多个子模块可以组合成电子组件。此外，方法还可以包括在片的沟中分批容纳电子芯片。例如，薄金属箔可以被制成图案化过程（例如通过实施光刻和蚀刻过程或者研磨过程）的对象以便形成高度轮廓（例如矩形轮廓）。在结果得到的结构的谷或凹陷中，可以在分批过程中安装芯片。在将经处理的导电片和容纳的电子芯片的结果得到的布置连接到芯片载体之前或之后，该布置可以被单个化成段（其还可以被指代为子模块），每一个包括一个或多个电子芯片和图案化箔的指派部分。
在实施例中，电子芯片的整个第一主表面正面连接到芯片载体。换言之，电子芯片的基本上整个第一主表面可以与芯片载体直接接触。而且，电子芯片的整个第二主表面可以正面连接到重分布结构。换言之，电子芯片的基本上整个第二主表面可以与重分布结构直接接触。因此，高接触区域形成在芯片和上和/或下接触平面之间，这在电性能（高载流量、小电感、可靠的电接触）和热学属性（即经由大热耦合区域、特别地通过双侧冷却架构的热的移除）方面是有利的。
在实施例中，重分布结构的材料和尺寸被配置使得重分布结构的热膨胀特性与电子芯片的热膨胀特性并且与芯片连接（即将（多个）电子芯片电耦合到电气环境的电迹线）匹配。这允许随改变的温度维持电子组件的机械完整性，并且允许在宽温度范围上使用电子组件。
在实施例中，方法还包括将芯片载体、电子芯片和重分布结构的布置单个化成多个电子组件，其每一个包括芯片载体的至少一段、电子芯片中的至少一个和重分布结构的至少一段。在许多情况中，包封物的一段也形成单个化的电子组件或封装中的每一个的部分。因而，可以分批实施制造过程的大部分，其后是单个化，这允许在工业规模上的电子组件的快速和高效生产。
在实施例中，方法还包括将重分布结构的暴露部分连接到电子外围组件，特别是印刷电路板。这样的实施例在图36中示出。
在一个实施例中，电子组件的重分布结构至少部分地由可变形（特别地可流动）材料制成。这允许电子组件执行小平衡运动，例如在热膨胀的情况中。例如，重分布结构可以由板状铜制成，铜具有弱化贡献或者附于更柔软的金属。
在一个实施例中，方法包括在已经连接重分布结构与芯片载体之后实施包封。这允许完全充满各个组件之间的所有间隙。
在一个实施例中，将多个电子芯片的第一主表面附于芯片载体和/或将片状重分布结构附于电子芯片的第二主表面的过程包括：
·在衬底（诸如箔）上施加（例如印刷）烧结材料；
·可选地预干燥衬底上的所施加的烧结材料；
·将电子芯片的相应主表面配置成具有表面轮廓（例如，电子芯片的芯片垫可以突出到其它表面部分之外从而形成表面轮廓）；
·将衬底上的所施加的烧结材料与具有表面轮廓的相应主表面接触使得所施加的烧结材料选择性地粘附到具有表面轮廓的电子芯片的相应主表面的升高的部分（诸如前述芯片垫）；
·通过电子芯片的相应主表面的升高的部分上粘附烧结材料来实施附着（特别地使得粘附烧结材料提供相应电子芯片的相应主表面与芯片载体/重分布结构之间的连接）。
因此，烧结材料（诸如烧结膏）可以间接通过利用具有预施加的烧结材料的衬底的转移过程被施加到电子芯片的相应主表面，所述转移过程仅将烧结材料转移到电子芯片的主表面的突出超过该主表面的其它部分的那些部分。因此，图案化烧结材料的过程可以变得非必要。
在一个实施例中，电子芯片可以用作微机电系统（MEMS）中的传感器或致动器，例如作为压力传感器或加速度传感器。在另一实施例中，电子芯片可以用作例如汽车领域中的功率应用的半导体芯片并且可以例如具有至少一个集成的绝缘栅双极型晶体管（IGBT）和/或至少一个集成的二极管。在实施例中，至少一个电子芯片可以是逻辑IC或用于RF功率应用的电子芯片。
作为用于形成电子芯片的衬底或晶片，可以使用半导体衬底，并且优选为硅衬底。可替换地，可以提供氧化硅或另一绝缘物衬底。实现锗衬底或III-V半导体材料也是可能的。例如，示例性实施例可以在GaN或SiC技术中实现。为了封装、模制或包封，可以使用塑料材料或陶瓷材料。另外，示例性实施例可以利用诸如合适的蚀刻技术（包括各向同性和各向异性蚀刻技术，特别是等离子体蚀刻、干法蚀刻、湿法蚀刻）、图案化技术（其可以涉及光刻掩模）、沉积技术（诸如化学气相沉积（CVD）、等离子体增强化学气相沉积（PECVD）、原子层沉积（ALD）、溅射等）之类的标准半导体处理技术。
以上和其它目的、特征和优点将从以下结合附图考虑的描述和随附的权利要求变得显而易见，在附图中相同的部分或元件由相同的参考标号指代。
附图说明
被包括以提供示例性实施例的进一步理解并且构成说明书的一部分的附图图示了示例性实施例。
在附图中：
图1A至1C示出了根据示例性实施例的电子组件的截面视图。
图2示出根据另一示例性实施例的电子组件的截面视图。
图3示出根据示例性实施例的电子组件的三维视图。
图4示出图3的电子组件的分解视图。
图5示出图3的电子组件的截面视图。
图6示出图3的电子组件的六个续流二极管和六个绝缘栅双极型晶体管的电子电路。
图7示出图示了图6的电子电路的二极管和双极型晶体管的图3的电子组件的三维视图。
图8示出根据示例性实施例的图3连同作为包封物的模具和用于填充延伸通过包封物的套筒的接触元件的组装电子组件的分解视图。
图9示出在没有包封物的情况下图3和接触元件填充的套筒的组装电子组件。
图10在组装视图中示出图8的布置。
图11示出图3连同壳体和作为包封物的铸造组件的组装电子组件的分解视图并且还示出根据示例性实施例的用于填充延伸通过包封物的套筒的接触元件。
图12示出在没有壳体的情况下图3、包封物和接触元件填充的套筒的组装电子组件。
图13在组装视图中示出图11的布置。
图14示出常规电子组件并且图15示出根据示例性实施例的电子组件，其中图13与图14的比较示出利用示例性实施例可获得的改善的紧凑性。
图16示出根据示例性实施例，在左手侧，电子芯片的第一主表面的平面视图，以及在右手侧，具有电子组件的局部降低的厚度的芯片载体的对应配置的芯片接触表面。
图17示出根据图16的架构的其中DCB作为芯片载体并且PCB作为重分布结构的电子组件的截面视图。
图18示出根据图16的架构的其中PCB作为芯片载体并且DCB作为重分布结构的电子组件的截面视图。
图19示出根据示例性实施例，在左手侧，具有局部降低的厚度的电子芯片的第一主表面的平面视图，以及在右手侧，电子组件的芯片载体的对应配置的芯片接触表面。
图20示出根据示例性实施例，在左手侧，具有局部电绝缘区的电子芯片的第一主表面的平面视图，以及在右手侧，电子组件的芯片载体的对应配置的芯片接触表面。
图21至图24示出根据示例性实施例的在实施在分批过程中制造多个电子组件的方法期间获得的结构的三维视图。
图25至图27示出根据示例性实施例的在实施在分批过程中制造多个电子组件的方法期间获得的结构的平面视图（并且图25还示出侧视图）。
图28至图34示出根据示例性实施例的在完成在参考图25至图27描述的分批过程之后制造电子组件的方法期间获得的结构的截面视图。
图35示出根据示例性实施例的电子组件的截面视图。
图36示出根据示例性实施例的通过电子组件和体现为印刷电路板的外围连接结构形成的布置。
图37示出了根据另一示例性实施例的电子组件的截面视图。
图38至图41示出根据示例性实施例的电子组件的截面视图并且图示了用于形成高度差异补偿结构的四种替换方案。
图42和图43示出根据其它示例性实施例的电子组件的截面视图。
图44示出根据示例性实施例的通过电子组件和体现为印刷电路板的外围连接结构形成的布置。
具体实施方式
图中的图示是示意性的并且不是按比例的。
图1A至图1C示出根据示例性实施例的电子组件100的截面视图。
图1A示出根据示例性实施例的电子组件100的截面视图，其包括至少部分导电的芯片载体102（体现为印刷电路板PCB）、具有（经由薄芯片垫150）附于芯片载体102的第一主表面106的电子芯片104（体现为半导体功率芯片）和至少部分导电的片状重分布结构110（体现为夹片，即弯曲的固体条或带），其（经由另一薄夹片垫150）附于电子芯片100的第二主表面108并且被配置用于电连接电子芯片104的第二主表面108与芯片载体102。薄芯片垫150形成在电子芯片104的两个主表面106、108上，即在电子芯片104与芯片载体102之间和在电子芯片104与重分布结构110之间。另外，包封物122（在此体现为模制结构）包封电子芯片104、重分布结构108、芯片垫150并且还覆盖芯片载体102的一部分。如可以取自图1A的平面视图180的，体现为夹片的重分布结构110覆盖电子芯片104的整个第二主表面108并且因此与覆盖整个第一主表面106的芯片载体102组合提供用于电子芯片104的两个相对主表面106、108上的基本正面电接触。电子芯片100的平面视图180示出作为重分布结构110的弯曲夹片具有二维或片状形状。
图1B示出根据另一示例性实施例的电子组件100，其不同于图1A的实施例之处特别地在于重分布结构在此体现为水平片部分116和垂直壁段118的组合。片部分116和壁段118体现为在连接部分152处例如通过焊接、烧结或胶合连接到彼此以一起形成基本L形结构的两个分离的结构。
图1C示出根据再一示例性实施例的电子组件100，其不同于图1B的实施例之处特别地在于片部分116和壁段118在此被形成为在图1C的截面视图中同样为基本L形的整体结构。另外在图1C中可以看到，可选的热移除体124机械和热连接（例如附着、胶合、焊接或用螺丝钉拧）到芯片载体102并且被配置用于移除在电子组件100的工作期间生成的热。
图2示出根据另一示例性实施例的电子组件100的截面视图。
在该实施例中，四个电子芯片104安装在在此体现为由电绝缘且导热的衬底112（在此体现为陶瓷板）构成的DCB（直接铜接合）衬底的芯片载体102上，芯片载体102在其相对的两个主表面二者上具有导电结构114（在此体现为图案化铜层）。在两个导电结构114的上部一个上，附着电子芯片104的第一主表面106。导电板构成多个片部分116，并且导电材料的垂直延伸柱形成重分布结构110的壁部分118。片部分116覆盖第二主表面108的完整区域。电子芯片104、芯片载体102和重分布结构110之间的间隙被填充有包封物122（诸如模制化合物），其还覆盖重分布结构110的暴露的上表面。
由具有孔的电绝缘中空圆柱形套筒202（如果合适的话，它们还可以由导电材料制成）并且通过导电接触204（诸如插针）延伸通过该孔所构成的电子元件位于形成在包封物122中和在重分布结构110中的间隙或凹陷200中。导电接触204的下端部分接触芯片载体102的上导电结构114并且因此提供对电子芯片104的下表面的外部电接触。
另外的凹陷154还可以填充有适当的电子元件，诸如电容、电感、线圈、欧姆电阻等以进一步改进电子组件100的电子性能并且进一步改善其紧凑性。
另外，热移除体124附于芯片载体102的下表面以促进热耗散是可能的。
图3示出根据示例性实施例的电子组件100的三维视图。图4示出图3的电子组件100的分解视图。图5示出图3的电子组件100的截面视图。
在图3至图5的实施例中，芯片载体102被构成为DCB衬底，并且重分布结构110被构成为四个夹片。在芯片载体102的正上方，提供由（彼此电去耦的）多个导电岛402构成的导电图案化间隔层400，其将芯片载体102与电子芯片104间隔并且其电连接芯片载体102的特定部分与电子芯片104的接触垫。充当间隔物和接触元件的导电岛402防止被配置为晶体管芯片的电子芯片104的栅极垫与源极垫之间的短路并且提供芯片载体102与重分布结构110之间的接触。
如可以取自图4的分解视图的，电子芯片104成对，其中每对的较大电子芯片104包括绝缘栅双极型晶体管并且每对的较小电子芯片104指示续流二极管。
图6示出图3的电子组件100的六个续流二极管和六个绝缘栅双极型晶体管的电子电路。图7示出图示了图6的电子电路的二极管和双极型晶体管的图3的电子组件100的三维视图。信号可以供应在或者施加到各种端子U、V、W、EU、EV、EW、P，并且六个晶体管的栅端被编号为G1到G6。
图8示出根据示例性实施例的图3连同作为包封物122的模具和延伸通过包封物122的接触元件204填充的套筒202的组装电子组件100的分解视图。图9示出在没有包封物122的情况下图3和安装的接触元件204填充的套筒202的组装电子组件100。图10在组装视图中示出图8的布置。
接触元件204体现为金属插针。套筒202体现为在两个相对端处通过套环加强的塑料套管（即中空圆柱）。套筒202具有内孔或者过孔，其具有与接触元件204的外部直径匹配的直径。套筒202可以通过将它们压入配合到对应成形和尺寸设计的模制凹陷800中来安装。
图11示出根据示例性实施例的图3连同中空壳体1100、作为包封物122的铸造组件和延伸通过包封物122的接触元件204填充的套筒202的组装电子组件100的分解视图。图12示出在没有壳体1100的情况下图3、包封物122和接触元件204填充的套筒202的组装电子组件100。图13在组装视图中示出图11的布置。
图11至图13的实施例不同于图8至图10的实施例之处特别地在于根据图8至图10的形成包封物122的模制体被根据图11至图13的形成包封物122的柔软铸造体取代。而且，提供外部壳体1100，其具有用于连同套筒202的孔一起容纳再次体现为金属插针的接触元件204的接触元件容纳凹陷1102。中空壳体1100被成形和尺寸设计成在其内部接收图12中所示的布置。
图14示出常规电子组件（配置为六块）并且图15示出根据示例性实施例的对应电子组件100（配置为六块），其中图13与图14的比较示出利用示例性实施例可获得的改善的紧凑性。
图14示出常规布置1400，其中电子芯片与芯片载体之间的布线通过接合线1402完成。如可以取自图14的右手侧的，可以从一个标准大小的芯片载体中单个化出九个电子组件1404。
这可以与根据图15中所示的示例性实施例的布置1500比较。利用该架构，24个根据示例性实施例的电子组件100可以通过单个化从标准大小的芯片载体获取。通过省略接合线1402并且通过将接触元件移动到第三维度，获得紧凑得多的架构。
图16示出根据示例性实施例，在左手侧，电子芯片104的第一主表面106的平面视图，以及在右手侧，具有电子组件100的局部降低的厚度的芯片载体102的对应配置的芯片接触表面1600。
第一主表面106包括形成栅极区带的中心导电接触区带1602。而且，第一主表面106包括周围的导电区带1604，其环形地围绕中心导电接触区带1602，形成源极区带并且通过中间环形电绝缘区带1606（其可以由聚酰胺或另一介电材料形成）与后者电去耦。外电绝缘环1608（其可以由聚酰胺、氧化硅或同样另一介电材料形成）围绕周围导电区带1604。结构1602、1604、1606、1608可以在相同高度水平处，即，可以共享公共基本上平面的表面平面。然而，结构1608和1604重叠以便形成微米量级（例如10μm）的台阶是可能的。
芯片载体102的芯片接触表面1600包括窄条状导电接触区带1618和平面或二维条周围导电接触区带1610。中间电绝缘区带1612（其可以由聚酰胺或另一介电材料形成，或者其可以简单地是空气填充的间隙）关于条周围导电接触区带1610电去耦该条状导电接触区带1618。结构1618、1610和可选地1612可以在相同高度水平处（例如由图16的纸平面示意性地指示），并且例外是导电接触区带1618的（在此虚线的）中心子段，其可以局部下降（例如通过以降低的厚度形成它），例如具有图16的纸平面内或以下的表面。
鉴于在图16的右手侧上示出的芯片接触表面1600的高度轮廓，将芯片接触表面1600附于电子芯片104的第一主表面106上（如箭头1650示意性指示的那样）具有以下效果：导电接触区带1618的局部升高的中心垫1614直接接触中心导电接触区带1602并且周围导电区带1604接触该条周围导电接触区带1610，而局部减薄的中间电绝缘区带1612保持关于周围导电区带1604间隔开以防止所不期望的短路。
结果，DCB上的栅极线（图16中的虚线区）局部更薄（在垂直于图16的纸平面的方向上）以便关于源极区域间隔开，但是接触栅极位置。所描述的高度轮廓可以通过部分蚀刻DCB完成。该概念甚至在高级扩散焊接的情况下起作用，其中应当限定合适的焊接停止。
图17示出根据图16的架构的其中DCB作为芯片载体102并且PCB作为重分布结构110的电子组件100（或者其初步加工成品）的截面视图。
图18示出根据图16的架构的其中PCB作为芯片载体102并且DCB作为重分布结构110的电子组件100（或者其初步加工成品）的截面视图。
如可以另外取自图18的，电子组件100可以可选地包括一个或多个另外的电子芯片1800，诸如控制芯片和/或逻辑芯片，其安装在芯片载体102（在此体现为PCB）的下表面处的导电结构1802上。它们还可以可选地被包封物122包封（然而，不执行模制也是可能的，并且实现标准组件）。通过使用芯片载体102的两个主表面以用于安装电子芯片104，1800可选地增加紧凑性并且还示出所公开的布线架构生产满足复杂电子任务的模块的潜力。
图19示出根据示例性实施例，在左手侧，具有局部降低的厚度的电子芯片104的第一主表面106的平面视图，以及在右手侧，电子组件100的芯片载体102的对应配置的接触部分。
图19的实施例不同于图16的实施例之处特别地在于导电元件的高度轮廓现在不形成在芯片载体102的芯片接触表面1600上，而是与此形成对照地在电子芯片104的第一主表面106上。换言之，条状导电接触区带1618的所有部分现在形成在相同高度水平上并且还形成在与条周围导电接触区带1610相同的高度水平上。与此形成对照，如参考标号1900指示的，对应于条状导电接触区带1618的横向窄中心段的周围导电区带1604的虚线部分局部较薄（例如通过实施减薄过程或者通过简单地局部省略材料），使得段1900在芯片载体102的芯片接触表面1600附于电子芯片104的第一主表面106时不接触导电接触区带1618。
因此，根据图19，可以在将接触介质附于IGBT源极时略去栅极路径。这样的设计与用于PCB的焊接停止层的形成也兼容（例如不在那里印刷焊料或者烧结材料是可能的）。焊接停止层的厚度应该低于接触元件。
图20示出根据示例性实施例，在左手侧，具有局部电绝缘区1606的电子芯片102的第一主表面106的平面视图，以及在右手侧，电子组件100的芯片载体102的对应配置的芯片接触表面1600。
根据图20的实施例，电子芯片104的第一主表面106和芯片载体102的芯片接触表面1600二者可以在没有它们的导电元件的高度轮廓（即具有平面表面）的情况下形成。与此形成对照，可以形成在图20中以虚线图示的电绝缘桥2000以在条状导电接触区带1618的窄段在两个表面106、1600附于彼此时定位于的位置处连接（并且可选地与之整体形成）环形电绝缘区带1606、1608，参见参考标号1650。
图21至图24示出根据示例性实施例的在实施在分批过程中制造多个电子组件100的方法期间获得的结构的三维视图。根据该实施例，要安装的电子芯片104可以或者以标准配置或者以倒装芯片配置安装。图20中示出的细节2050（在倒装之后获得）示出对应于图35的实施例（对于详细描述，参见下文）的层堆叠的一部分。对于图18至图20的实施例，特别是对于图20的实施例，实现这种层堆叠也是可能的。例如，覆盖侧边缘的部分并且覆盖电子芯片104的底部区域的部分的电绝缘侧边缘盖3500的提供可以有利地同样在图18至图20的实施例中实现。
如可以取自图21的，一种可能的过程以作为用于要在分批过程中形成的多个电子组件100的芯片载体102的大DCB开始。在电绝缘且导热衬底112的一个主表面上的导电结构114被图案化以便形成作为用于九个电子组件100的形成的基础的九个矩阵状段（即以行和列布置）。每个段被进一步图案化以用于在其上分离地安装多个电子芯片104。然后，各个电子芯片104被放置在图案化的导电结构114上并且与其连接，例如通过焊接。
现在参考图22，焊料（例如软焊料、硬焊料或颗粒焊料）或者烧结结构2200然后可以施加到图21中所示的布置的表面。这可以将该布置准备用于后续的通过填补芯片载体102中的重分布结构110之间的间隙将重分布结构110（例如当体现为PCB时）机械和电连接到芯片载体102（例如体现为DCB）的高度距离补偿结构2300的形成，比较图23。
存在针对用于提供芯片载体102（在所示实施例中，DCB）与重分布结构110（在实施例中，PCB）之间的直接接触的高度差异补偿的各种可能性。一种可能性是，当将电子芯片104烧结到芯片载体102上时，还烧结用于稍后提供与PCB的电接触的小（例如铜）柱是可能的。另一可能性是在DCB上形成（例如150μm尺寸的）（例如铜的）柱形凸块以允许调平（电子芯片104可以具有用于1200V隔离的120μm的高度）。在DCB上形成（例如150μm高的）带接合以用于形成与PCB的接触也是可能的。下文将更加详细地描述的图38至图41示出用于形成高度差异补偿结构2300的四种替换方案。
然而，在图23中所示的实施例中，焊接结构（诸如焊球）被形成（例如施加或印刷）为高度距离补偿结构2300以用于连接重分布结构110与芯片载体102。
PCB可以形成有用于铸造或模制的孔。另外，施加利用硅酮的铸造并且将该布置单个化成段是可能的。可替换地，可以使用下填充。
通过将重分布结构110附于图23的布置，获得布置2400，如可以取自图24的那样。布置2400还可以包括包封物（未示出，例如利用硅酮的铸造、模制等）。形成突出到电子组件100的内部中（在所示的实施例中突出通过重分布结构110、可选的包封物直到芯片载体102）的套筒202（其可以填充有电接触元件）也是可能的，其可以在单个化该布置2400之后获取。套筒202（其可以在顶部上没有环或套环）可以通过压入配合来组装并且可以通过PCB中的孔被馈送。
图25至图27示出根据示例性实施例的在实施在分批过程中制造多个电子组件100的方法期间获得的结构的平面视图。
图25示出侧视图2500并且示出诸如金属箔之类的导电片的平面视图2510（未按比例绘制），已经使所述导电片经受蚀刻或研磨过程使得与彼此平行对准的多个长方形沟2502被形成并且通过长方形壁2504彼此分离。导电片可以具有例如1m×2m的尺寸（上限有可以被研磨机所提供的尺寸限定）。导电片稍后形成用于在单个化之后获得的多个重分布结构110（参见图28）的基础。多个芯片容纳腔2506由长方形沟2502和长方形壁2504的相应段定界。换言之，相应片部分116和对应壁部分118定界这样的芯片容纳腔2506。在单个化之后，片部分116和指派的壁部分118可以形成夹片。因此，图25中示出的导电片可以被视为可以被单个化以便形成作为要形成的电子组件100的重分布结构110的各个夹片的分批结构。
例如，长方形沟2502可以具有深度d，对应于电子芯片104（加上管芯附着材料）的厚度，例如150μm。长方形沟2502的长度l由其中要容纳的电子芯片104的数目和尺寸限定，并且可以例如是1000mm。沟2502的宽度b也由其中要容纳的电子芯片104的尺寸并且由其间的间隙限定，并且可以例如是10mm。图25中所示的导电片的材料（例如MoCu或WCu，或者软化铜，例如作为氯贡献的结果获得的那样）可以被选择或调整以便与在电子组件100的制造中所涉及的其它成分的热膨胀系数匹配。
为了获得图26中所示的半成品2600，在上述芯片容纳腔2506中容纳和固定多个电子芯片104。在所示的实施例中，将一对IGBT芯片和二极管芯片放置在两个并置壁118之间的片部分116上。在所示的实施例中，在各个长方形沟2502中放置19x21对IGBT芯片和二极管芯片。管芯或电子芯片104到导电片的附着可以通过金属烧结并且在分批过程中执行。
所描述的过程之后可以跟随有可选的聚酰胺喷涂、干燥、成像、显影、固化和焊接/银烧结/印刷过程。
如可以取自图27的，然后可以执行半成品2600或者图26的分批布置的单个化从而形成用于电子芯片100的多个初步加工成品。这在图27中通过水平单个化线2702并且通过垂直单个化线2704示意性地指示。例如，单个化可以通过锯切或者研磨执行。通过锯切或掩模进行的分离可以垂直于迹线并且在左边缘上沿漏极接触平行并且部分地在漏极接触中执行。
图28至图34示出根据示例性实施例的在参考图25至图27描述的分批过程之后实施制造电子组件100的方法期间获得的结构的截面视图。
图28示出通过单个化图27的布置所获得的电子组件100（其可以指代为夹片模块或夹片模块中的芯片）。
图28示出具有均具有附于导电芯片载体102的第一主表面106的两个电子芯片104的电子组件100（参见示出具有附着的平面芯片载体102的电子组件100的图30）。另外，图28的电子组件100包括片状重分布结构100，其包括在其相应第二主表面108处容纳电子芯片104的平面导电片部分116。重分布结构110此外包括与片部分116整体形成并且从片部分116延伸直到基本上对应于两个电子芯片104的第一主表面106的高度水平2804的垂直延伸的壁部分118使得两个主表面106、108上的芯片接触（还参见附图标记2800）在由第一主表面106和壁部分118的自由上端2802限定的公共连接平面中电可连接到芯片载体102，即对应于高度水平2804。
所示的电子组件100包括形成图25的经处理的金属箔（例如铜箔）的部分的重分布结构110并且包括安装在其上的两个电子芯片104（其中在图28的左手侧上的大电子芯片104是IGBT，并且在右手侧上的较小电子芯片104是二极管）。电子芯片104被提供有在其顶部上和底部表面上的烧结膏2800。而且，已经形成包封电子芯片104和重分布结构110的部分以便填充其间的间隙的包封物122，其提供用于机械稳定化并且贡献于适当的电隔离。在实施例中，包封物122可以由聚酰胺形成。包封物122在长度和厚度方面在芯片边缘之上的重叠应当被选择使得它足够用于合适的电隔离。
然而，在制造过程的本阶段处的包封物122的形成是可选的并且可以在图29中示出的电子组件100的情况中省略。在该实施例中，间隙2902暂时保持未被填充。
为了获得图30中所示的电子组件100，图28的电子组件100被倒置以便将电子芯片104带到倒装芯片位置。对于IGBT芯片，这意味着栅极垫和源极垫现在位于底部位置上。在该颠倒的位置中，图28的电子组件100被附于体现为DCB的芯片载体102的图案化导电结构114。通过该过程，不仅体现为IGBT芯片的电子芯片104的源极垫和栅极垫连接到DCB的图案化导电结构114，而且同时由重分布结构110提供的漏极接触也连接到导电结构114。源-漏距离可调整成允许布线并且提供获得适当的沿面放电距离。根据图30的过程还可以在客户侧上执行。
为了获得图31中所示的电子芯片100，可以实施第二包封过程以便外部包封芯片载体102和重分布结构110的暴露的导电表面。该第二包封过程可以体现为模制。
在图32中示出对图31的实施例的替换方案。根据图32，通过喷涂或铸造过程而不是模制来实施第二包封过程（参见图32中的虚线区域）。在包封物122的上部部分中形成接入孔3200以便外部暴露重分布结构110的表面部分。
图33示出，如果在图29的阶段处尚未实施包封过程，空的间隙2902也可以在参考图32的描述中的喷涂或铸造过程期间被填充（参见图33中的虚线区域）。
图34示出对图31的配置的另外的替换方案，其不同之处在于在第二包封过程期间形成的包封物122现在还提供有用于暴露重分布结构110的表面的接入孔3200。接入孔3200可以例如通过膜辅助模制产生。接入孔3200为压入配合套筒或要插入到接入孔3200中的任何其它电子元件留下地方。可替换地，首先将套筒或其它电元件设置在重分布结构110上的适当位置处并且此后进行模制是可能的。
参考图25至图34描述的制造过程有利地允许双侧冷却、超高性能（鉴于几乎不牵涉电感这一事实）、平坦高密度封装、鲁棒封装、柔性概念和高体积能力。所描述的架构可以示出用于边缘处的栅极的改善的热性能和更简单的处理。相同金属堆叠可以用于前侧和用于背侧。在层堆叠中，（例如2μm厚）铝子层可以被实施用于应力补偿。
图35示出根据示例性实施例的电子组件100的截面视图。
图35图示了接入孔在包封物122中形成并且被填充有套筒202（其可以通过压入配合安装）。可替换地，首先安装套筒202并且此后执行包封是可能的。将导电插针（图35中未示出）插入到套筒202的孔中可以允许完成与体现为DCB的芯片载体102的上部导电结构114的导电接触。图35另外图示了可以在电子芯片104、重分布结构110和芯片载体102之间形成附加的导电结构（诸如烧结结构3506）。除此之外，可以形成一个或多个芯片垫以用于接触电子芯片100，诸如芯片垫3504（在此体现为底部处的源极垫和顶部处的漏极垫）。图35而且示出电子芯片104的零电势线。
套筒202和电子芯片104之间的距离应当被选择得大于下芯片边缘与漏极接触之间的距离。更一般地，特别是在包封物122的材料的考虑之下，套筒202与电子芯片104之间的距离应当被选择使得隔离属性未被不利地影响。为了绘图的目的，该距离在图中被示意性指示得相对小，特别是在图35中。
而且，电子芯片104被电绝缘侧边缘盖3500部分地覆盖，所述电绝缘侧边缘盖3500覆盖侧边缘的部分并且覆盖电子芯片104的底部区域的部分并且被配置为电压击穿保护（例如至少高达1200伏特）。如可以取自图35的，侧边缘盖3500可以垂直地延伸直到零电势线3502。
图36示出根据示例性实施例的通过电子组件100（与图35中类似地配置）和体现为印刷电路板的外围连接结构3602形成的布置3600。
图36示出可以如何连接根据示例性实施例的电子组件100，例如在客户侧、连接到例如PCB的电子外围组件3602，以形成布置3600。为此目的，另外的接入孔3604可以在电子组件100的包封物122中形成并且然后可以被填充有略微突出到包封物122的上表面之外的焊球3606以便通过简单地将电子外围组件3602附于电子组件100上来与电子外围组件3602上的相对应接触3608适当可接触。
图37示出根据另一示例性实施例的电子组件100的截面视图。图37的截面视图非常类似于图35的实施例，使得因此进行参考。然而，图37的截面视图涉及对应于上文参考图3至图13描述的那些的实施例。特别地，一个导电岛402在图37中是可见的。片部分116和壁部分118现在被整体地形成以提供作为重分布结构110的夹片。在图37中示出若干烧结结构3506（焊接结构也是可能的）以用于以导电的方式将对应元件彼此连接。
图38至图41示出根据示例性实施例的电子组件100的截面视图并且图示了用于形成高度差异补偿结构2300的四种替换方案。对应概念可以例如在参考图22至图24描述的制造过程期间实现。
根据图38，在芯片载体102和电子芯片104的不同段上和/或在重分布结构110上（参见成形为球栅格阵列（BGA）结构的作为高度距离补偿结构2300的焊接结构，并且参见被配置为层形焊膏的另外的焊接结构3800）提供不同的焊接体积以便允许将平面重分布结构110连接到芯片载体102和（多个）电子芯片104的布置而在其间没有高度差异或所不期望的间隙。为了获得图38的布置，在包封物122的形成之前执行球附着和PCB附着是有利的。
根据图39，当将电子芯片104烧结到芯片载体102上时，还将作为高度距离补偿结构2300的一个或多个导电（例如铜）柱烧结或焊接到芯片载体102上以用于稍后提供与重分布结构110（在所示实施例中，印刷电路板）的电接触是可能的。
根据图40，一个或多个（例如150μm尺寸的）（例如铜的）柱状凸块可以作为高度距离补偿结构2300被安装到芯片载体102（在所示实施例中，DCB）上以允许调平。
根据图41，带接合作为高度距离补偿结构2300被安装到芯片载体102上以用于稍后提供与重分布结构110的电接触。
图42和图43示出根据其它示例性实施例的电子组件100的截面视图。图42非常类似于图35，但是省略电绝缘侧边缘盖3500，并且套筒202现在用压入配合来烧结而不是通过超声来安装。图43示出类似于图32或图33中所示的那些的电子组件100但是图示了诸如通过压入配合所安装的套筒202之类的另外的细节。
图44示出根据示例性实施例的通过电子组件100和体现为印刷电路板的外围连接结构3602形成的布置3600。与图36形成对照，图44示出连接到电子芯片100的外围连接结构3602。另外，电绝缘侧边缘盖3500在图44的实施例中未被预见到。
应当指出，术语“包括”不排除其它元件或特征并且“一”或“一个”不排除多个。同样可以组合与不同实施例相关联地描述的元件。还应当指出，附图标记不应被解释为限制权利要求的范围。而且，本申请的范围不旨在限制到说明书中所描述的过程、机器、制造、物质组成、手段、方法和步骤的特定实施例。因此，随附权利要求旨在在其范围内包括这样的过程、机器、制造、物质的组成、手段、方法或步骤。

Claims (44)

1.一种电子组件，所述电子组件包括：
包括至少部分地覆盖有导电材料的电绝缘内核结构的导电芯片载体；
均具有附于芯片载体的第一主表面的至少一个电子芯片；
片状重分布结构，附于至少一个电子芯片的第二主表面并且被配置用于电连接至少一个电子芯片的第二主表面与芯片载体；
包封物，至少部分地包封至少一个电子芯片和重分布结构；以及
至少一个电绝缘套筒，具有孔以容纳导电接触并且从芯片载体延伸并且通过包封物以便提供用于插入导电接触的外部接入孔。
2.根据权利要求1的电子组件，其中重分布结构被配置为用于容纳至少一个电子芯片的导电片部分和被配置用于在至少一个电子芯片连接到芯片载体时与芯片载体连接的壁部分。
3.根据权利要求2的电子组件，其中壁部分与片部分整体形成。
4.根据权利要求1的电子组件，其中重分布结构被配置为包括一个连续夹片结构和多个分离夹片的组之一。
5.根据权利要求1的电子组件，其中至少一个电子芯片被配置为半导体功率芯片。
6.根据权利要求1的电子组件，其中重分布结构包括芯片载体上方的至少一个凹陷。
7.根据权利要求6的电子组件，其中电子组件还包括从芯片载体延伸并且通过至少一个凹陷的至少一个电子元件。
8.根据权利要求1的电子组件，其中至少一个电子芯片的相应一个的第一主表面和芯片载体的对应芯片接触表面中的至少一个以这样的表面配置形成使得：作为表面配置的结果，第一主表面的一部分直接接触芯片接触表面的对应部分以提供电接触并且第一主表面的另一部分关于芯片接触表面的另一部分布置，以便将其它部分彼此电隔离。
9.根据权利要求1的电子组件，其中电子组件还包括通过填补重分布结构和芯片载体之间的间隙而将重分布结构机械和电连接到芯片载体的高度距离补偿结构。
10.根据权利要求1的电子组件，其中电子组件还包括热连接到芯片载体并且被配置用于移除在电子组件的工作期间生成的热的热移除体。
11.根据权利要求1的电子组件，其中电子组件还包括至少一个另外的电子芯片，其安装在与其上安装至少一个电子芯片的芯片载体的另一表面相对的芯片载体的表面上。
12.根据权利要求11的电子组件，其中另外的电子芯片是至少一个控制芯片或逻辑芯片。
13.根据权利要求1的电子组件，其中电子组件还包括导电间隔物，其将芯片载体与至少一个电子芯片间隔并且电连接芯片载体与至少一个电子芯片的至少一个接触垫。
14.根据权利要求13的电子组件，其中间隔物被配置为导电图案化间隔层，其将芯片载体与至少一个电子芯片间隔并且电连接芯片载体的特定部分与至少一个电子芯片的接触垫。
15.根据权利要求14的电子组件，其中导电图案化间隔层包括多个电隔离的导电岛。
16.根据权利要求1的电子组件，其中电子组件包括均具有附于芯片载体的第一主表面的多个电子芯片，其中片状重分布结构附于多个电子芯片的第二主表面并且被配置用于电连接多个电子芯片的第二主表面与芯片载体。
17.根据权利要求1的电子组件，其中至少一个电子芯片的至少一部分包括覆盖相应电子芯片的侧边缘的至少一部分并且被配置为电压击穿保护的电绝缘侧边缘盖。
18.一种电子组件，所述电子组件包括：
包括至少部分地覆盖有导电材料的电绝缘内核结构的导电芯片载体；
均具有附于芯片载体的第一主表面的多个电子芯片；
片状重分布结构，附于多个电子芯片的第二主表面并且被配置用于电连接多个电子芯片的第二主表面与芯片载体；
导电间隔物，其将芯片载体与至少一个电子芯片间隔并且电连接芯片载体与至少一个电子芯片的至少一个接触垫；
包封物，至少部分地包封至少一个电子芯片和重分布结构；以及
至少一个电绝缘套筒，具有孔以容纳导电接触并且从芯片载体延伸并且通过包封物以便提供用于插入导电接触的外部接入孔。
19.一种电子组件，所述电子组件包括：
包括至少部分地覆盖有导电材料的电绝缘内核结构的导电芯片载体；
均具有附于芯片载体的第一主表面的多个电子芯片；
片状重分布结构，附于多个电子芯片的第二主表面并且被配置用于电连接多个电子芯片的第二主表面与芯片载体的；
其中多个电子芯片的相应一个的第一主表面和芯片载体的对应芯片接触表面中的至少一个以这样的表面配置形成使得：作为表面配置的结果，第一主表面的一部分直接接触芯片接触表面的对应部分以提供电接触，并且第一主表面的另一部分关于芯片接触表面的另一部分布置，以便将其它部分彼此电去耦；
包封物，至少部分地包封至少一个电子芯片和重分布结构；以及
至少一个电绝缘套筒，具有孔以容纳导电接触并且从芯片载体延伸并且通过包封物以便提供用于插入导电接触的外部接入孔。
20.一种用作用于形成多个电子组件的基础的半成品，所述半成品包括：
均具有第一主表面和相对的第二主表面的多个电子芯片；
片状重分布结构，附于多个电子芯片的第二主表面使得多个电子芯片的第一主表面保持至少部分地暴露成附于芯片载体；
其中重分布结构被配置为具有均被配置用于容纳电子芯片的相应子组的多个凹陷的导电片，其中凹陷是通过长方形壁分离的长方形沟；
包封物，至少部分地包封至少一个电子芯片和重分布结构；以及
至少一个电绝缘套筒，具有孔以容纳导电接触并且从芯片载体延伸并且通过包封物以便提供用于插入导电接触的外部接入孔。
21.一种电子组件，电子组件包括：
均具有将被附于导电芯片载体的第一主表面的至少一个电子芯片；
片状重分布结构，包括在至少一个电子芯片的第二主表面处容纳至少一个电子芯片的导电片部分并且包括从片部分延伸直到对应于第一主表面的高度水平的壁部分使得两个主表面上的芯片接触在由第一主表面和壁部分的自由端限定的公共连接平面中电可连接到芯片载体；
包封物，至少部分地包封至少一个电子芯片和重分布结构；以及
至少一个电绝缘套筒，具有孔以容纳导电接触并且从芯片载体延伸并且通过包封物以便提供用于插入导电接触的外部接入孔。
22.一种制造电子组件的方法，所述方法包括：
提供包括至少部分地覆盖有导电材料的电绝缘内核结构的导电芯片载体；
将多个电子芯片的第一主表面附于芯片载体；
将片状重分布结构附于多个电子芯片的第二主表面；
将片状重分布结构配置用于电连接多个电子芯片的第二主表面与芯片载体；
通过包封物至少部分地包封至少一个电子芯片和重分布结构，其中执行所述包封使得所述包封物具有至少一个孔；
引导具有用于容纳导电接触的孔的至少一个电绝缘套筒通过包封物中的所述至少一个孔。
23.根据权利要求22的方法，其中引导至少一个电绝缘套筒包括压入配合至少一个电绝缘套筒。
24.根据权利要求22的方法，其中方法包括形成包括芯片载体和作为导电片的重分布结构的组的至少一个，所述导电片被处理以用于形成被配置用于容纳电子芯片的多个凹陷。
25.根据权利要求24的方法，其中被处理包括被研磨或蚀刻。
26.根据权利要求24的方法，其中凹陷通过研磨或蚀刻被形成为通过长方形壁分离并且每一个被配置用于容纳多个电子芯片的长方形沟。
27.根据权利要求22的方法，其中方法还包括在片的沟中分批容纳电子芯片。
28.根据权利要求22的方法，其中电子芯片的整个第二主表面正面连接到重分布结构。
29.根据权利要求22的方法，其中重分布结构的材料和尺寸被配置使得重分布结构的热膨胀特性适应于电子芯片的热膨胀特性并且适应对应的芯片连接。
30.根据权利要求22的方法，其中方法还包括处理电子芯片的相应一个的第一主表面和芯片载体的对应芯片接触表面中的至少一个以形成这样的表面高度轮廓：作为处理的结果，第一主表面的一部分直接接触芯片接触表面的对应部分以提供电接触，并且第一主表面的另一部分关于芯片接触表面的另一部分间隔开，以便将其它部分彼此电去耦。
31.根据权利要求30的方法，其中处理包括蚀刻或研磨。
32.根据权利要求22的方法，其中方法还包括将芯片载体、电子芯片和重分布结构的布置单个化成电子组件，其每一个包括芯片载体的至少一段、电子芯片中的至少一个和重分布结构的至少一段。
33.根据权利要求22的方法，其中方法还包括通过形成填补重分布结构和芯片载体之间的间隙的高度距离补偿结构来将重分布结构机械和电连接到芯片载体。
34.根据权利要求33的方法，其中方法包括形成作为导电结构的形成在重分布结构上的高度距离补偿结构。
35.根据权利要求34的方法，其中导电结构包括焊接结构。
36.根据权利要求33的方法，其中方法包括形成作为连接到芯片载体的导电结构的高度距离补偿结构。
37.根据权利要求36的方法，其中导电结构与芯片载体上的电子芯片的连接同时连接。
38.根据权利要求22的方法，其中方法包括通过包括模制、喷涂、铸造、层压和施加基于聚合物的材料的组的至少一个形成包封物。
39.根据权利要求22的方法，其中方法包括通过在电连接芯片载体与重分布结构之前施行第一包封过程并且通过在电连接芯片载体与重分布结构之后施行第二包封过程形成包封物。
40.根据权利要求22的方法，其中方法包括将至少一个焊接结构插入到包封物中的至少一个孔并且突出到包封物中的至少一个孔之外。
41.根据权利要求40的方法，其中至少一个焊接结构包括至少一个焊球。
42.根据权利要求22的方法，其中方法包括至少部分地从可变形材料形成重分布结构。
43.根据权利要求22的方法，其中方法包括在已经连接重分布结构与芯片载体之后实施包封。
44.根据权利要求22的方法，其中将多个电子芯片的第一主表面附于芯片载体和将片状重分布结构附于电子芯片的第二主表面的过程中的至少一个包括：
在衬底上施加烧结材料；
将电子芯片的相应主表面配置成具有表面轮廓；
将衬底上的所施加的烧结材料与具有表面轮廓的相应主表面接触使得所施加的烧结材料选择性地粘附到具有表面轮廓的电子芯片的相应主表面的升高的部分；
通过电子芯片的相应主表面的升高的部分上粘附烧结材料来实施附着。
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