CN104685465A - 向量寄存器堆的地址线到元素组的选择性耦合 - Google Patents

向量寄存器堆的地址线到元素组的选择性耦合 Download PDF

Info

Publication number
CN104685465A
CN104685465A CN201380051548.2A CN201380051548A CN104685465A CN 104685465 A CN104685465 A CN 104685465A CN 201380051548 A CN201380051548 A CN 201380051548A CN 104685465 A CN104685465 A CN 104685465A
Authority
CN
China
Prior art keywords
element set
address wire
data
optionally
optionally coupled
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201380051548.2A
Other languages
English (en)
Other versions
CN104685465B (zh
Inventor
阿贾伊·阿南特·英格尔
马克·M·霍夫曼
迪帕克·马修
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Qualcomm Inc
Original Assignee
Qualcomm Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Qualcomm Inc filed Critical Qualcomm Inc
Publication of CN104685465A publication Critical patent/CN104685465A/zh
Application granted granted Critical
Publication of CN104685465B publication Critical patent/CN104685465B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/30141—Implementation provisions of register files, e.g. ports
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30018—Bit or string instructions
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
    • G06F9/30036—Instructions to perform operations on packed data, e.g. vector, tile or matrix operations
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30003—Arrangements for executing specific machine instructions
    • G06F9/3004—Arrangements for executing specific machine instructions to perform operations on memory
    • G06F9/30043—LOAD or STORE instructions; Clear instruction
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/30105—Register structure
    • G06F9/30109—Register structure having multiple operands in a single register
    • G—PHYSICS
    • G06—COMPUTING; CALCULATING OR COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F9/00—Arrangements for program control, e.g. control units
    • G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
    • G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
    • G06F9/30098—Register arrangements
    • G06F9/3012—Organisation of register space, e.g. banked or distributed register file

Landscapes

  • Engineering & Computer Science (AREA)
  • Software Systems (AREA)
  • Theoretical Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Engineering & Computer Science (AREA)
  • General Physics & Mathematics (AREA)
  • Mathematical Physics (AREA)
  • Complex Calculations (AREA)
  • Static Random-Access Memory (AREA)
  • Executing Machine-Instructions (AREA)
  • Advance Control (AREA)

Abstract

一种方法包含根据选择模式将多个地址线中的第一地址线及所述多个地址线中的第二地址线选择性地耦合到向量寄存器堆的多个元素组中的第一元素组。所述方法还包含经由单个读取端口存取存储于由所述第一地址线选择性地寻址的所述第一元素组内的数据。

Description

向量寄存器堆的地址线到元素组的选择性耦合
技术领域
本发明涉及向量寄存器堆。
背景技术
技术的进步已产生更小且更强大的计算装置。举例来说，当前存在多种便携式个人计算装置，包含无线计算装置，例如较小、轻重量且易于由用户携带的便携式无线电话、个人数字助理(PDA)和寻呼装置。更具体来说，例如蜂窝式电话和因特网协议(IP)电话等便携式无线电话可经由无线网络传送话音和数据包。许多此些无线电话并有额外装置以提供用于终端用户的增强型功能性。举例来说，无线电话还可包含数字静态相机、数字视频相机、数字记录器和音频文件播放器。而且，此些无线电话可执行软件应用程序，例如可用以上网的网络浏览器应用程序。因而，这些无线电话可包含显著的计算能力。
向量寄存器堆(VRF)可用作向量处理中的存储机构。VRF可容纳N个元素(例如，向量寄存器)。单个VRF可连接到用于VRF的元素上的读取/写入操作的读取/写入端口。VRF的元素可布置成由行及列定义的网格模式。元素的每一行可连接到地址线，所述地址线控制可将哪一特定行读出到读取端口或由写入端口更新。读取端口或写入端口可一次存取一行(跨越所有列，所述行由地址线确定)。
在现有VRF实施方案中，在读取操作或写入操作以不同行中的数据为目标时，可由读取端口或写入端口顺序存取行中的每一者。举例来说，考虑存储数据A及数据B的第一半的VRF的第一元素及存储数据B的第二半及数据C的VRF的第二元素。将数据A及数据B的第一半存储于第一行中，但在不同列中。将数据B的第二半及数据C存储于第二行中，但在不同列中。在现有VRF实施方案中，在读取或写入数据B时存取全部第一及第二元素(即，存取第一及第二行两者)。存取对于读取或写入操作不需要的元素(例如，数据A或数据C)会消耗额外功率，因此降低VRF的功率效率。或者，可使用多个读取端口或写入端口。在每一读取端口或写入端口可存取不同的行时，功率消耗及组件成本随着读取端口或写入端口的数目的增加而增加。
发明内容
存取对于读取或写入操作不需要的元素或利用多个读取端口或写入端口来存取用于所述或写入操作的元素可降低VRF的功率效率。有利的是，本文中所描述的系统及方法可使得单个读取端口或写入端口能够存取用于读取或写入操作的VRF中的所需要的元素，而不存取不需要的元素。使用单个读取端口或写入端口来存取VRF的不同元素中的数据可降低VRF的功率消耗及组件成本。
举例来说，具有多个元素组的向量寄存器堆(VRF)可连接到单个读取端口及连接到单个写入端口。多个元素组中的每一者可经由相应多路复用器选择性地耦合到多个地址线。选择模式可用以确定多个元素组中的每一者到多个地址线的选择性耦合，以使得单个读取端口或写入端口可存取由读取或写入操作指定的元素。
在特定实施例中，一种设备包含向量寄存器堆，所述向量寄存器堆包含多个元素组。所述设备还包含选择性地耦合到多个元素组中的每一者的多个地址线及经配置以存取存储于由多个地址线中的一者选择性地寻址的元素组中的每一者内的数据的单个读取端口。多个元素组中的至少第一者选择性地耦合到多个地址线中的第一者。
在另一特定实施例中，一种方法包含根据选择模式将多个地址线中的第一地址线及多个地址线中的第二地址线选择性地耦合到向量寄存器堆的多个元素组中的第一元素组。所述方法还包含经由单个读取端口存取存储于由第一地址线选择性地寻址的第一元素组内的数据。
在另一特定实施例中，一种设备包含向量寄存器堆，所述向量寄存器堆包含多个元素组。所述设备还包含选择性地耦合到多个元素组中的每一者的多个地址线。所述设备进一步包含经配置以将数据存储于由多个地址线中的一者选择性地寻址的多个元素组中的每一者内的单个写入端口。多个元素组中的至少一者选择性地耦合到多个地址线中的第一者。
在另一特定实施例中，一种方法包含根据选择模式将多个地址线中的第一地址线及多个地址线中的第二地址线选择性地耦合到向量寄存器堆的多个元素组中的第一元素组。所述方法还包含经由单个写入端口将数据存储于由第一地址线选择性地寻址的第一元素组内。
在另一特定实施例中，一种设备包含用于存储向量数据的装置，所述用于存储的装置包含多个元素组。所述设备还包含用于将多个地址线选择性地耦合到所述用于存储的装置的多个元素组中的每一者的装置。所述设备进一步包含用于经由单个读取端口存取存储于由多个地址线中的一者选择性地寻址的元素组中的每一者内的数据的装置。元素组中的至少第一者选择性地耦合到多个地址线中的第一者，且多个元素组中的第二者选择性地耦合到多个地址线中的第二者。
在另一特定实施例中，一种非暂时性计算机可读媒体包含处理器可执行指令，所述处理器可执行指令致使处理器产生选择模式以将多个地址线选择性地耦合到向量寄存器堆的多个元素组中的每一者。所述非暂时性计算机可读媒体还包含处理器可执行指令，其用以致使处理器经由单个读取端口存取存储于由多个地址线中的一者选择性地寻址的元素组中的每一者内的数据。元素组中的至少一者选择性地耦合到多个地址线中的第一者，且多个元素组中的第二者选择性地耦合到多个地址线中的第二者。
在另一特定实施例中，一种设备包含用于存储向量数据的装置，所述用于存储的装置包含多个元素组。所述设备还包含用于将多个地址线选择性地耦合到所述用于存储的装置的多个元素组中的每一者的装置。所述设备进一步包含用于经由单个写入端口将数据写入于由多个地址线中的一者选择性地寻址的多个元素组中的每一者内的装置。多个元素组中的至少第一者选择性地耦合到多个地址线中的第一者，且多个元素组中的第二者选择性地耦合到多个地址线中的第二者。
在另一特定实施例中，一种非暂时性计算机可读媒体包含处理器可执行指令，其用以致使处理器产生选择模式以将多个地址线选择性地耦合到向量寄存器堆的多个元素组中的每一者。所述非暂时性计算机可读媒体还包含处理器可执行指令，其用以致使处理器经由单个写入端口将数据存储于由多个地址线中的一者选择性地寻址的多个元素组中的每一者内。多个元素组中的至少第一者选择性地耦合到多个地址线中的第一者，且多个元素组中的第二者选择性地耦合到多个地址线中的第二者。
由所揭示实施例中的至少一者提供的一个特定优点为单个装置(例如，读取端口或写入端口)在操作(例如，读取操作或写入操作)期间存取VRF的多个不同元素的能力，此举与使用多个读取或写入端口相比较可提供增强型功率效率(例如，VRF的降低的功率消耗)。
在检视整个申请案后，将明白本揭示案的其它方面、优点和特征，申请案包含以下部分：附图说明、具体实施方式和权利要求书。
附图说明
图1为说明可操作以使得单个读取端口能够存取向量寄存器堆的不同元素的系统的特定实施例的图；
图2为说明可操作以使得单个写入端口能够存取向量寄存器堆的不同元素的系统的特定实施例的图；
图3为说明图1的向量寄存器堆中的逐元素合并读取操作的特定实施例的图；
图4为说明图1的向量寄存器堆中的逐元素分开写入操作的特定实施例的图；
图5为说明图1的系统处的操作的方法的特定实施例的流程图；
图6为说明图2的系统处的操作的方法的特定实施例的流程图；及
图7为包含可操作以使得单个读取端口及/或单个写入端口能够存取向量寄存器堆的不同元素的组件的通信装置的框图。
具体实施方式
图1为说明可操作以使得单个读取端口能够存取向量寄存器堆的不同元素的系统100的特定实施例的图。系统100可包含向量寄存器堆(VRF)102、读取端口104及多路复用器(MUX)106、108、110、112、114、116、118及120。VRF 102可包含元素组122、124、126、128、130、132、134及136。读取端口104可经配置以存取存储于元素组122到136中的数据，且保留所存取的数据以供其它实体(例如，向量运算模块)使用。读取端口104可分别经由对应读取数据线138、140、142、144、146、148、150及152耦合到元素组122到136。每一读取数据线138到152可包含多个位(例如，每一读取数据线可为32位)。
MUX 106到120可分别经由连接线154、156、158、160、162、164、166及168耦合到元素组122到136。每一MUX 106到120可耦合到多个地址线，例如第一地址线170(表示为A[X])及第二地址线172(表示为A[Y])。MUX 106到120可与VRF 102、读取端口104或其组合集成。在特定实施例中，每一MUX 106到120为2对1(两个输入及一个输出)MUX。每一MUX 106到120的第一输入及第二输入可分别连接到第一地址线170及第二地址线172。每一MUX 106到120的输出可经由连接线154到168耦合到对应元素组122到136，如图所示。共同数据选择器174可连接到每一MUX 106到120的选择器端口以将第一输入或第二输入选择性地耦合到MUX的输出。
每一元素组122到136可具有多个元素。在特定实施例中，每一元素组122到136具有三十二个元素(例如，三十二个项或行)。元素组122到136可根据网格模式布置于VRF 102内，以使得元素组122到136可表示多个列(例如，八个列)。每一元素组122到136可实施相同的寻址方案来寻址特定元素组内的每一元素，且可经配置以存储数据。每一元素组122到136可为具有特定寄存器名称的向量寄存器，且可由参考特定向量寄存器(例如，通过名称)的指令存取。在特定实施例中，元素组122到136中的每一元素为具有用于单指令多数据(SIMD)处理的地址解码器的随机存取存储器(RAM)结构。
在读取操作期间，共同数据选择器174可接收可包含多个值(例如，位)的选择模式176。每一值可对应于对于读取操作需要的特定元素组中的元素的地址。选择模式176可为由处理器产生的指令的部分。在图1中，选择模式176为{X,X,Y,Y,X,X,Y,X}，且对应于位于元素组122中的地址X处的元素(例如，位于元素组122的行X处的元素)、位于元素组124中的地址X处的元素、位于元素组126中的地址Y处的元素、位于元素组128中的地址Y处的元素、位于元素组130中的地址X处的元素、位于元素组132中的地址X处的元素、位于元素组134中的地址Y处的元素及位于元素组136中的地址X处的元素。第一地址线170及第二地址线172可分别含有地址X及地址Y。在特定实施例中，将地址Y计算为地址X的函数，或者反过来。
每一MUX 106到120可根据在共同数据选择器174处接收的选择模式176将第一地址线170或第二地址线172选择性地耦合到每一元素组122到136。基于选择性耦合，第一地址线170(其含有地址X)或第二地址线172(其含有地址Y)可使得能够分别经由连接线154到168选择位于每一元素组122到136中的地址X或Y处的特定元素，且使得能够经由读取数据线138到152将存储于特定元素内的数据读出到单个读取端口104。基于选择模式176的值，元素组122到136中的一些可耦合到共同地址线(例如，元素组122及元素组124两者皆耦合到第一地址线170)，而元素组122到136中的一些其它元素组可耦合到不同地址线(例如，元素组122耦合到第一地址线170，且元素组126耦合到第二地址线172)。
尽管图1说明两个地址线，但应理解可使用任何数目个地址线，且不同大小的MUX或其它选择机构可用以容纳所述数目个地址线。尽管图1说明VRF 102中的八个元素组，但在其他实施例中，VRF 102可具有较多或较少的元素组。或者或另外，VRF 102可连接到单个写入端口，如参考图2所进一步描述。
系统100因此可使得单个装置(例如，读取端口104)能够在读取操作期间同时存取VRF的不同元素(例如，不同行)，此举可降低VRF的功率消耗。
图2为说明可操作以使得单个写入端口能够存取向量寄存器堆的不同元素且通常表示为200的系统的特定实施例的图。如图2中所示，VRF 102可连接到写入端口202。写入端口202可经配置以分别经由写入数据线204、206、208、210、212、214、216及218将数据存储于元素组122到136的元素中。写入端口202可从数据源(例如，指令单元)接收将存储于元素组122到136的元素中的数据。
在写入操作期间，共同数据选择器174可接收选择模式176。每一MUX 106到120可根据选择模式176将第一地址线170或第二地址线172选择性地耦合到每一元素组122到136。基于选择性耦合，第一地址线170(其含有地址X)或第二地址线172(其含有地址Y)可使得能够分别经由连接线154到168选择位于每一元素组122到136中的地址X或Y处的特定元素，且可使得写入端口202能够分别将数据存储于特定选定元素中。
系统200因此可使得单个装置(例如，写入端口202)能够在写入操作期间同时提供对不同元素(例如，不同行)的写入存取，此举可降低VRF的功率消耗。
图3为说明在图1的VRF 102中且通常表示为300的逐元素合并读取操作的特定实施例的图。可对向量302及向量304执行逐元素合并读取操作。向量302及304中的每一者可包含位于跨越图1的元素组122到136的特定地址处的相应元素。
向量302可具有第一子向量306及第二子向量308。第一子向量306可对应于分别位于来自图1的元素组122、124、126及128的地址X处的元素。第二子向量308可对应于分别位于来自图1的元素组130、132、134及136的地址X处的元素。向量304可具有第三子向量310及第四子向量312。第三子向量310可对应于分别位于来自元素组122、124、126及128的地址Y处的元素。第四子向量312可对应于分别位于来自元素组130、132、134及136的地址Y处的元素。
逐元素合并读取操作可指定第二子向量308及第三子向量310。举例来说，第二子向量308及第三子向量310可共同地表示所要数据项(例如，字、半字或字节)。可经由共同数据选择器(例如，图1的共同数据选择器174)输入对应于所需要的元素的地址的选择模式(例如，选择模式{Y,Y,Y,Y,X,X,X,X})以使得读取端口(例如，图1的读取端口104)能够从向量302及向量304读取存储于指定元素中的数据。第一子向量306及第四子向量312可不在逐元素合并读取操作期间被读取端口存取。可将存储于指定元素中的数据存储(在读取端口中)为向量314。举例来说，向量314的第一元素316可对应于存储于位于图1的元素组120的地址Y处的元素中的数据，且向量314的第二元素318可对应于存储于位于图1的元素组136的地址X处的元素中的数据。
在读取操作结束时，第一元素316可经定位为向量314的第一元素，且第二元素318可经定位为向量314的最后元素，如图所示。可操纵(例如，由读取端口104、由处理器根据指令等)向量314中的元素的次序以使得可按特定次序顺序存取向量314中的元素。举例来说，如果行X及行Y邻近，那么子向量308及310可表示其中字换行到下一行的条件。在读取操作之后，可颠倒子向量308及310的次序以便表示从VRF 102读取的经换行的字。
图4为说明在图1的向量寄存器堆102中且通常表示为400的逐元素分开写入操作的特定实施例的图。在逐元素分开写入操作期间，向量402可具有将存储于VRF的向量404及向量406中的数据。在特定实施例中，向量402具有包含将存储于向量406中的数据的第一子向量408。另外，向量402具有包含将存储于向量404中的数据的第二子向量410。第一子向量408可对应于将存储于分别位于元素组122到128的地址Y处的元素中的数据。第二子向量410可对应于将存储于分别位于元素组130到136的地址X处的元素中的数据。
向量404可具有对应于分别位于图1的元素组122到128的地址X处的元素的第三子向量412及对应于分别位于图1的元素组130到136的地址X处的元素的第四子向量414。向量406可具有对应于分别位于图1的元素组122到128的地址Y处的元素的第五子向量416及对应于分别位于图1的元素组130到136的地址Y处的元素的第六子向量418。
可经由共同数据选择器(例如，共同数据选择器174)输入对应于由分开写入操作指定的元素的地址的选择模式(例如，选择模式{Y,Y,Y,Y,X,X,X,X})，以使得写入端口(例如，图2的写入端口202)能够将数据存储于向量404及向量406的指定元素中。在逐元素分开写入操作之后，可将来自第一子向量408的数据存储于第五子向量416中，且将来自第二子向量410的数据存储于第四子向量414中。写入端口可不将数据存储于第三子向量412及第六子向量418中或存取第三子向量412及第六子向量418。在特定实施例中，写入端口(例如，图2的写入端口202)根据特定选择模式将来自第一子向量408的数据存储于第四子向量414中，且将来自第二子向量410的数据存储于第五子向量416中(例如，使得第一子向量408中的数据及第二子向量410中的数据的次序得以维持)。
可在单个指令期间完成图3的逐元素合并读取操作及图4的逐元素分开写入操作。在特定实施例中，在处理器中集成图1的VRF 102，其中在单个指令期间，处理器经配置以指示读取端口104存取(及存储)用于逐元素合并读取操作的数据作为读取数据，修改所述数据，及指示写入端口202用修改的数据更新VRF 102(例如，通过将修改的数据存储于VRF 102中)。
图5为说明在图1的系统100处的操作的方法500的特定实施例的流程图。方法500可包含在502处，根据选择模式将多个地址线中的第一地址线选择性地耦合到向量寄存器堆的多个元素组中的第一元素组。举例来说，在图1中，MUX 106到120可根据选择模式176将第一地址线170选择性地耦合到元素组122、124、130、132及136。方法500还可包含在504处，经由单个读取端口存取存储于由第一地址线选择性地寻址的第一元素组内的数据。举例来说，在图1中，读取端口104可根据选择模式176存取存储于位于每一元素组122到136的地址X或Y处的特定元素中的数据。
图6为说明在图2的系统200处的操作的方法600的特定实施例的流程图。方法600可包含在602处，根据选择模式将多个地址线中的第一地址线选择性地耦合到向量寄存器堆的多个元素组中的第一元素组。举例来说，在图2中，MUX 106到120可根据选择模式176将第一地址线170选择性地耦合到元素组122、124、130、132及136。方法600还可包含在604处，经由单个写入端口将数据存储于由第一地址线选择性地寻址的第一元素组内。举例来说，在图2中，写入端口202可根据选择模式176将数据存储于位于每一元素组122到136的地址X或Y处的特定元素中。
图7为包含可操作以使得能够根据所描述的教示存取向量寄存器堆的不同元素的组件的通信装置700的框图。此外，可在通信装置700处或由通信装置700执行图5和6中的所有或部分所描述的方法。通信装置700可包含耦合到存储器706的处理器704(例如，数字信号处理器(DSP)或中央处理单元(CPU))。处理器704可包含可支持将多个地址线选择性地耦合到VRF 702的多个元素组中的每一者的VRF 702。处理器704还可包含MUX 732。VRF 702可为图1及图2的VRF 102。VRF 702还可包含图1的读取端口104、图2的写入端口202或其组合。MUX 732可为图1的MUX 106到120。
存储器706可为存储指令730的非暂时性有形计算机可读及/或处理器可读存储装置。指令730可由处理器704执行以执行本文中所描述的一或多个功能或方法，例如参考图5和6所描述的方法。图7展示通信装置700还可包含耦合到处理器704及显示器718的显示控制器716。译码器/解码器(编解码器)714也可以耦合到处理器704。扬声器722和麦克风724可耦合到编解码器714。图7还指示无线控制器708可耦合到处理器704，其中无线控制器708经由收发器710与天线712通信。无线控制器708、收发器710及天线712因此可表示使得能够由通信装置700进行无线通信的无线接口。通信装置700可包含众多无线接口，其中不同无线网络经配置以支持不同组网技术或组网技术的组合。举例来说，通信装置700可包含IEEE 802.11无线接口。
在特定实施例中，处理器704、显示控制器716、存储器706、编解码器714、无线控制器708及收发器710包含于系统级封装或芯片上系统装置728中。在特定实施例中，输入装置720和电力供应器726耦合到芯片上系统装置728。此外，在特定实施例中，如图7中所说明，显示装置718、输入装置720、扬声器722、麦克风724、天线712及电力供应器726在芯片上系统装置728外部。然而，显示装置718、输入装置720、扬声器722、麦克风724、天线712及电力供应器726中的每一者可耦合到芯片上系统装置728的组件，例如接口或控制器。
结合所描述实施例，一种设备可包含用于存储向量数据的装置，所述用于存储的装置包含多个元素组。举例来说，所述用于存储的装置可包含图1的VRF 102、图1的元素组122到136、图7的VRF 702、经配置以存储向量数据的一或多个其它装置或其组合。所述设备还可包含用于将多个地址线选择性地耦合到所述用于存储的装置的多个元素组中的每一者的装置。举例来说，所述用于选择性地耦合的装置可包含MUX 106到120、图1的共同数据选择器174、图7的MUX 732、经配置以将多个地址线选择性地耦合到VRF的元素组的一或多个装置或其组合。所述设备还可包含用于经由单个读取端口存取存储于由多个地址线中的一者选择性地寻址的元素组中的每一者内的数据的装置，其中元素组中的至少第一者选择性地耦合到多个地址线中的第一者，且元素组中的第二者选择性地耦合到多个地址线中的第二者。举例来说，所述用于存取的装置可包含图1的读取数据线138到152中的一或多者、经配置以经由单个读取端口存取数据的一或多个装置或其组合。
另一设备可包含用于存储向量数据的装置，所述用于存储的装置包含多个元素组。举例来说，所述用于存储的装置可包含VRF 102、图1的元素组122到136、图7的VRF702、经配置以存储向量数据的一或多个其它装置或其组合。所述设备还可包含用于将多个地址线选择性地耦合到所述用于存储的装置的多个元素组中的每一者的装置。举例来说，所述用于选择性地耦合的装置可包含图1的MUX 106到120、图1的共同数据选择器174、图7的MUX 732、经配置以将多个地址线选择性地耦合到VRF的元素组的一或多个装置或其组合。所述设备可进一步包括用于经由单个写入端口写入以将数据存储于由多个地址线中的一者选择性地寻址的多个元素组中的每一者内的装置，其中多个元素组中的至少第一者选择性地耦合到多个地址线中的第一者，且多个元素组中的第二者选择性地耦合到多个地址线中的第二者。举例来说，所述用于写入的装置可包含图2的写入数据线204到218中的一或多者、经配置以经由单个写入端口存储数据的一或多个装置或其组合。
所揭示实施例中的一或多者可实施于可包含通信装置、固定位置数据单元、移动位置数据单元、移动电话、蜂窝式电话、计算机、平板、便携式计算机或桌上型计算机的系统或设备中。另外，系统或设备可包含机顶盒、娱乐单元、导航装置、个人数字助理(PDA)、监视器、计算机监视器、电视、调谐器、无线电、卫星无线电、音乐播放器、数字音乐播放器、便携式音乐播放器、视频播放器、数字视频播放器、数字视频光盘(DVD)播放器、便携式数字视频播放器、存储或检索数据或计算机指令的任何其它装置或其组合。作为另一说明性非限制性实例，系统或设备可包含例如移动电话等远程单元、手持式个人通信系统(PCS)单元、例如个人数据助理等便携式数据单元、具备全球定位系统(GPS)的装置、导航装置、例如仪表读取设备等固定位置数据单元或存储或检索数据或计算机指令的任何其它装置或其任何组合。尽管图1到7中的一或多者可说明根据本发明的教示的系统、设备及/或方法，但本发明不限于这些说明的系统、设备及/或方法。本发明的实施例可合适用于包含集成电路的任何装置中，所述集成电路包含存储器、处理器及芯片上电路。
应理解，本文中使用例如“第一”、“第二”等名称的元素的任何参考通常不限制那些元素的数量或次序。而是，这些名称可在本文中用作区别两个或两个以上元素或元素实例的方便方法。因此，第一及第二元素的参考并不意味可仅使用两个元素，或第一元素必须以一些方式在第二元素之前。而且，除非另外说明，否则一组元素可包括一或多个元素。另外，描述或权利要求书中使用的形式“以下各者中的至少一者：A、B或C”的术语意指“A或B或C或这些元素的任何组合”。
如本文所使用，术语“确定”涵盖各种各样的动作。举例来说，“确定”可包含推算、计算、处理、导出、研究、查找(例如，在表、数据库或另一数据结构中查找)、断定等。又，“确定”可包含接收(例如，接收信息)、存取(例如，在存储器中存取数据)等等。而且，“确定”可包含解析、选择、挑选、建立等等。此外，如本文所使用，在某些方面，“信道宽度”可涵盖或也可被称作带宽。
如本文所使用，涉及项目列表中的“至少一者”的短语是指那些项目的任何组合，包含单个成员。作为实例，“以下各者中的至少一者：a、b或c”意在涵盖：a、b、c、a-b、a-c、b-c和a-b-c。
上文已大体在功能性方面描述各种说明性组件、块、配置、模块、电路和步骤。所述功能性是实施为硬件还是处理器可执行指令取决于特定应用及强加于整个系统的设计约束。另外，可由能够执行操作的任何合适装置(例如，各种硬件及/或软件组件、电路及/或模块)执行上文所描述的方法的各种操作。通常，图1到7中说明的任何操作可由能够执行操作的对应功能装置执行。所属领域的技术人员可针对每一特定应用以不同方式实施所描述功能性，但所述实施决策不应被解释为导致偏离本发明的范围。
所属领域的技术人员将进一步理解，结合本发明描述的各种说明性逻辑块、配置、模块、电路及算法步骤可用经设计以执行本文中所描述的功能的通用处理器、数字信号处理器(DSP)、专用集成电路(ASIC)、现场可编程门阵列信号(FPGA)或其它可编程逻辑装置(PLD)、离散门或晶体管逻辑、离散硬件组件(例如，电子硬件)、由处理器执行的计算机软件或其任何组合来实施或执行。通用处理器可为微处理器，但或者，处理器可为任何市售处理器、控制器、微控制器或状态机。处理器还可实施为计算装置的组合，例如，DSP与微处理器的组合、多个微处理器的组合、一或多个微处理器与DSP核心的联合，或任何其它此配置。
在一或多个方面中，所描述的功能可以硬件、软件、固件、或其任意组合来实施。如果以软件来实施，那么可将所述功能作为一或多个指令或代码存储在计算机可读媒体上。计算机可读媒体包含计算机存储媒体及包含促进计算机程序从一处传递到另一处的任何媒体的通信媒体。存储媒体可为可由计算机存取的任何可用媒体。借助于实例而非限制，此计算机可读存储媒体可包含随机存取存储器(RAM)、只读存储器(ROM)、可编程只读存储器(PROM)、可擦除PROM(EPROM)、电可擦除PROM(EEPROM)、寄存器、硬盘、可装卸式磁盘、压缩光盘只读存储器(CD-ROM)、其它光盘存储装置、磁盘存储装置、磁性存储装置或可用以存储呈指令或数据结构的形式且可由计算机存取的所要程序代码的任何其它媒体。在替代方案中，计算机可读媒体(例如，存储媒体)可与处理器集成。处理器及存储媒体可驻留在专用集成电路(ASIC)中。ASIC可驻留在计算装置或用户终端中。或者，处理器及存储媒体可作为离散组件驻留在计算装置或用户终端中。
本文中所揭示的方法包含用于实现所描述的方法的一或多个步骤或动作。在不偏离权利要求书的范围的情况下，方法步骤及/或动作可互换。换句话说，除非规定了步骤或动作的特定次序，否则在不偏离权利要求书的范围的情况下可对特定步骤及/或动作的次序及/或用法加以修改。
因此，某些方面可包含用于执行本文中呈现的操作的计算机程序产品。举例来说，此计算机程序产品可包含具有存储(及/或经编码)于其上的指令的计算机可读存储媒体，所述指令可由一或多个处理器执行以执行本文中所描述的操作。对于某些方面，计算机程序产品可包含封装材料。
也可经由传输媒体而发射软件或指令。举例来说，如果使用同轴电缆、光纤电缆、双绞线、数字订户线(DSL)或无线技术(例如，红外线、无线电及微波)从网站、服务器或其它远程源发射软件，那么同轴电缆、光纤电缆、双绞线、DSL或无线技术(例如，红外线、无线电及微波)包含在传输媒体的定义中。
此外，应了解，用于执行本文中所描述的方法和技术的模块和/或其它适当装置可在适用时由用户终端和/或基站下载和/或以其它方式获得。或者，可经由存储装置(例如，RAM、ROM、例如压缩光盘(CD)等物理存储媒体)提供本文中所描述的各种方法。此外，可利用用于提供本文所描述的方法及技术的任何其它合适技术。
应理解，权利要求书不限于上文所说明的精确配置及组件。提供对所揭示实施例的先前描述以使得所属领域的技术人员能够制作或使用所揭示的实施例。虽然前述内容是针对本发明的各方面，但在不偏离本发明的基本范围的情况下，可设计出本发明的其它及另外方面，且由所附权利要求书确定所述范围。可在本文中所描述的实施例的布置、操作及细节中作出各种修改、改变及变化而不偏离本发明或权利要求书的范围。因此，本发明并不意欲限于本文中的实施例，而是应符合可能与原理及新颖特征相一致的最广范围，如由所附权利要求书及其等效物所定义。

Claims (27)

1.一种设备，其包括：
向量寄存器堆，其包含多个元素组；
多个地址线，其选择性地耦合到所述多个元素组中的每一者；及
单个读取端口，其经配置以存取存储于由所述多个地址线中的一者选择性地寻址的所述元素组中的每一者内的数据，其中所述多个所述元素组中的至少第一者选择性地耦合到所述多个地址线中的第一者。
2.根据权利要求1所述的设备，其中所述多个地址线经由多个多路复用器中的相应一者选择性地耦合到所述多个元素组中的每一者。
3.根据权利要求1所述的设备，其中所述多个元素组中的至少第二者选择性地耦合到所述多个地址线中的第二者。
4.根据权利要求1所述的设备，其中所述单个读取端口包含多个多路复用器，其中所述多个多路复用器中的每一者耦合到所述多个元素组中的相应一者，且其中所述多个元素组中的每一者包含每一元素组一个读取数据线。
5.根据权利要求4所述的设备，其中所述读取数据线经配置以载送多个位。
6.根据权利要求4所述的设备，其中所述多个多路复用器连接到共同数据选择器，其中所述共同数据选择器接收对应于由所述多个地址线中的一者选择性地寻址的所述元素组中的每一者的选择模式。
7.根据权利要求1所述的设备，其进一步包括经配置以将数据存储于由所述多个地址线中的一者选择性地寻址的所述元素组中的每一者内的单个写入端口，其中所述向量寄存器堆集成于处理器中，且其中在单个指令期间，所述处理器经配置以：
指示所述单个读取端口存取所述数据作为读取数据；
修改所述读取数据；及
指示所述单个写入端口用所述修改的读取数据更新所述向量寄存器堆。
8.一种方法，其包括：
根据选择模式将多个地址线中的第一地址线及所述多个地址线中的第二地址线选择性地耦合到向量寄存器堆的多个元素组中的第一元素组；及
经由单个读取端口存取存储于由所述第一地址线选择性地寻址的所述第一元素组内的数据。
9.根据权利要求8所述的方法，其进一步包括根据所述选择模式将所述多个地址线中的所述第二地址线选择性地耦合到所述向量寄存器堆的所述多个元素组中的第二元素组，其中所述第一元素组及所述第二元素组耦合到共同地址线。
10.根据权利要求8所述的方法，其进一步包括根据所述选择模式将所述多个地址线中的所述第二地址线选择性地耦合到所述向量寄存器堆的所述多个元素组中的第二元素组，其中所述第一元素组及所述第二元素组耦合到不同地址线。
11.一种设备，其包括：
用于存储向量数据的装置，所述用于存储的装置包含多个元素组；
用于将多个地址线选择性地耦合到所述用于存储的装置的所述多个元素组中的每一者的装置；及
用于经由单个读取端口存取存储于由所述多个地址线中的一者选择性地寻址的所述元素组中的每一者内的数据的装置，其中所述元素组中的至少第一者选择性地耦合到所述多个地址线中的第一者，且所述多个元素组中的第二者选择性地耦合到所述多个地址线中的第二者。
12.根据权利要求11所述的设备，其中所述用于选择性地耦合的装置是响应于选择模式。
13.一种非暂时性计算机可读媒体，其包括在由处理器执行时致使所述处理器进行以下操作的处理器可执行指令：
产生选择模式以将多个地址线选择性地耦合到向量寄存器堆的多个元素组中的每一者；及
经由单个读取端口存取存储于由所述多个地址线中的一者选择性地寻址的所述元素组中的每一者内的数据，其中所述元素组中的至少一者选择性地耦合到所述多个地址线中的第一者，且所述多个元素组中的第二者选择性地耦合到所述多个地址线中的第二者。
14.根据权利要求13所述的非暂时性计算机可读媒体，其中所述多个地址线经由多个多路复用器中的相应一者选择性地耦合到所述元素组中的每一者。
15.一种设备，其包括：
向量寄存器堆，其包含多个元素组；
多个地址线，其选择性地耦合到所述多个元素组中的每一者；及
单个写入端口，其经配置以将数据存储于由所述多个地址线中的一者选择性地寻址的所述多个元素组中的每一者内，其中所述多个元素组中的至少一者选择性地耦合到所述多个地址线中的第一者。
16.根据权利要求15所述的设备，其中所述向量寄存器堆包含多个向量寄存器，且其中所述多个向量寄存器中的每一者可由参考相应向量寄存器名称的指令存取。
17.根据权利要求15所述的设备，其中两个邻近元素组的群组选择性地耦合到所述多个地址线中的第二者。
18.根据权利要求15所述的设备，其进一步包括经配置以存取存储于所述多个元素组中的每一者内的数据的单个读取端口，其中所述向量寄存器堆集成于处理器中，且其中在单个指令期间，所述处理器经配置以：
指示所述单个读取端口存取所述数据作为读取数据；
修改所述读取数据；及
指示所述单个写入端口用所述修改的读取数据更新所述向量寄存器堆。
19.根据权利要求15所述的设备，其中所述多个元素组中的特定元素组耦合到经配置以从所述多个地址线接收多个地址中的每一者的多路复用器及用以选择所述多个地址中的一者的控制装置，其中所述特定元素组具有写入数据线。
20.根据权利要求15所述的设备，其中所述单个写入端口连接到多个多路复用器，其中所述多个多路复用器连接到共同数据选择器，且其中所述共同数据选择器经配置以接收对应于由所述多个地址线中的一者选择性地寻址的所述多个元素组中的每一者的选择模式。
21.一种方法，其包括：
根据选择模式将多个地址线中的第一地址线及所述多个地址线中的第二地址线选择性地耦合到向量寄存器堆的多个元素组中的第一元素组；及
经由单个写入端口将数据存储于由所述第一地址线选择性地寻址的所述第一元素组内。
22.根据权利要求21所述的方法，其进一步包括根据所述选择模式将所述多个地址线中的所述第二地址线选择性地耦合到所述向量寄存器堆的所述多个元素组中的第二元素组，其中所述第一元素组及所述第二元素组耦合到共同地址线。
23.根据权利要求21所述的方法，其进一步包括根据所述选择模式将所述多个地址线中的所述第二地址线选择性地耦合到所述向量寄存器堆的所述多个元素组中的第二元素组，其中所述第一元素组及所述第二元素组耦合到不同地址线。
24.一种设备，其包括：
用于存储向量数据的装置，所述用于存储的装置包含多个元素组；
用于将多个地址线选择性地耦合到所述用于存储的装置的所述多个元素组中的每一者的装置；及
用于经由单个写入端口将数据写入于由所述多个地址线中的一者选择性地寻址的所述多个元素组中的每一者内的装置，其中所述多个元素组中的至少第一者选择性地耦合到所述多个地址线中的第一者，且所述多个元素组中的第二者选择性地耦合到所述多个地址线中的第二者。
25.根据权利要求24所述的设备，其中所述用于选择性地耦合的装置是响应于选择模式。
26.一种非暂时性计算机可读媒体，其包括在由处理器执行时致使所述处理器进行以下操作的处理器可执行指令：
产生选择模式以将多个地址线选择性地耦合到向量寄存器堆的多个元素组中的每一者；及
经由单个写入端口将数据存储于由所述多个地址线中的一者选择性地寻址的所述多个元素组中的每一者内，其中所述多个元素组中的至少第一者选择性地耦合到所述多个地址线中的第一者，且所述多个元素组中的第二者选择性地耦合到所述多个地址线中的第二者。
27.根据权利要求26所述的非暂时性计算机可读媒体，其中所述多个地址线经由多个多路复用器中的相应一者选择性地耦合到所述元素组中的每一者。
CN201380051548.2A 2012-10-18 2013-10-09 向量寄存器堆的地址线到元素组的选择性耦合 Active CN104685465B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/654,730 US9268571B2 (en) 2012-10-18 2012-10-18 Selective coupling of an address line to an element bank of a vector register file
US13/654,730 2012-10-18
PCT/US2013/064063 WO2014062445A1 (en) 2012-10-18 2013-10-09 Selective coupling of an address line to an element bank of a vector register file

Publications (2)

Publication Number Publication Date
CN104685465A true CN104685465A (zh) 2015-06-03
CN104685465B CN104685465B (zh) 2018-05-01

Family

ID=49484456

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380051548.2A Active CN104685465B (zh) 2012-10-18 2013-10-09 向量寄存器堆的地址线到元素组的选择性耦合

Country Status (6)

Country Link
US (1) US9268571B2 (zh)
EP (1) EP2909713B1 (zh)
JP (1) JP6058806B2 (zh)
KR (1) KR101635116B1 (zh)
CN (1) CN104685465B (zh)
WO (1) WO2014062445A1 (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107464582A (zh) * 2016-06-06 2017-12-12 阿尔特拉公司 仿真多端口存储器元件电路
CN109690956A (zh) * 2016-09-22 2019-04-26 高通股份有限公司 邻接存储器地址处的数据存储
CN112242176A (zh) * 2019-07-17 2021-01-19 美光科技公司 具有测试接口的存储装置

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9136842B2 (en) 2013-06-07 2015-09-15 Altera Corporation Integrated circuit device with embedded programmable logic
GB2552154B (en) * 2016-07-08 2019-03-06 Advanced Risc Mach Ltd Vector register access
US11048509B2 (en) * 2018-06-05 2021-06-29 Qualcomm Incorporated Providing multi-element multi-vector (MEMV) register file access in vector-processor-based devices

Family Cites Families (25)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS61241870A (ja) * 1985-04-19 1986-10-28 Hitachi Ltd ベクトルプロセツサ
US4980817A (en) 1987-08-31 1990-12-25 Digital Equipment Vector register system for executing plural read/write commands concurrently and independently routing data to plural read/write ports
EP0346031B1 (en) * 1988-06-07 1997-12-29 Fujitsu Limited Vector data processing apparatus
JP2941817B2 (ja) 1988-09-14 1999-08-30 株式会社日立製作所 ベクトル処理装置
JPH0452760A (ja) * 1990-06-14 1992-02-20 Koufu Nippon Denki Kk ベクトル処理装置
JP2625277B2 (ja) * 1991-05-20 1997-07-02 富士通株式会社 メモリアクセス装置
JPH06274528A (ja) * 1993-03-18 1994-09-30 Fujitsu Ltd ベクトル演算処理装置
US5832290A (en) * 1994-06-13 1998-11-03 Hewlett-Packard Co. Apparatus, systems and method for improving memory bandwidth utilization in vector processing systems
US5922066A (en) * 1997-02-24 1999-07-13 Samsung Electronics Co., Ltd. Multifunction data aligner in wide data width processor
JPH11184674A (ja) 1997-12-24 1999-07-09 Fujitsu Ltd レジスタファイル
US6665790B1 (en) * 2000-02-29 2003-12-16 International Business Machines Corporation Vector register file with arbitrary vector addressing
JP3779540B2 (ja) 2000-11-08 2006-05-31 株式会社ルネサステクノロジ 複数レジスタ指定が可能なｓｉｍｄ演算方式
US20110087859A1 (en) * 2002-02-04 2011-04-14 Mimar Tibet System cycle loading and storing of misaligned vector elements in a simd processor
US7937559B1 (en) 2002-05-13 2011-05-03 Tensilica, Inc. System and method for generating a configurable processor supporting a user-defined plurality of instruction sizes
US7284113B2 (en) * 2003-01-29 2007-10-16 Via Technologies, Inc. Synchronous periodical orthogonal data converter
GB2409065B (en) * 2003-12-09 2006-10-25 Advanced Risc Mach Ltd Multiplexing operations in SIMD processing
US9557994B2 (en) * 2004-07-13 2017-01-31 Arm Limited Data processing apparatus and method for performing N-way interleaving and de-interleaving operations where N is an odd plural number
US20070150697A1 (en) * 2005-05-10 2007-06-28 Telairity Semiconductor, Inc. Vector processor with multi-pipe vector block matching
US20060259737A1 (en) * 2005-05-10 2006-11-16 Telairity Semiconductor, Inc. Vector processor with special purpose registers and high speed memory access
US7750915B1 (en) 2005-12-19 2010-07-06 Nvidia Corporation Concurrent access of data elements stored across multiple banks in a shared memory resource
DE602007011755D1 (de) 2006-05-16 2011-02-17 Nxp Bv Speicherarchitektur
US20080291208A1 (en) 2007-05-24 2008-11-27 Gary Keall Method and system for processing data via a 3d pipeline coupled to a generic video processing unit
US8108652B1 (en) * 2007-09-13 2012-01-31 Ronald Chi-Chun Hui Vector processing with high execution throughput
US20110320765A1 (en) 2010-06-28 2011-12-29 International Business Machines Corporation Variable width vector instruction processor
US20120110037A1 (en) 2010-11-01 2012-05-03 Qualcomm Incorporated Methods and Apparatus for a Read, Merge and Write Register File

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN107464582A (zh) * 2016-06-06 2017-12-12 阿尔特拉公司 仿真多端口存储器元件电路
CN107464582B (zh) * 2016-06-06 2022-02-11 阿尔特拉公司 仿真多端口存储器元件电路
CN109690956A (zh) * 2016-09-22 2019-04-26 高通股份有限公司 邻接存储器地址处的数据存储
CN112242176A (zh) * 2019-07-17 2021-01-19 美光科技公司 具有测试接口的存储装置
CN112242176B (zh) * 2019-07-17 2022-04-05 美光科技公司 具有测试接口的存储装置
US11568953B2 (en) 2019-07-17 2023-01-31 Micron Technology, Inc. Electrical device with test interface

Also Published As

Publication number Publication date
JP6058806B2 (ja) 2017-01-11
US9268571B2 (en) 2016-02-23
CN104685465B (zh) 2018-05-01
KR20150070302A (ko) 2015-06-24
EP2909713B1 (en) 2017-07-05
US20140115227A1 (en) 2014-04-24
EP2909713A1 (en) 2015-08-26
JP2016500877A (ja) 2016-01-14
KR101635116B1 (ko) 2016-06-30
WO2014062445A1 (en) 2014-04-24

Similar Documents

Publication Publication Date Title
CN104685465A (zh) 向量寄存器堆的地址线到元素组的选择性耦合
CN104583938B (zh) 向量处理器中的数据提取系统和方法
CN105027109B (zh) 具有用于提供多模向量处理的可编程数据路径配置的向量处理引擎、以及相关向量处理器、系统和方法
CN104572503B (zh) 可配置高速缓冲存储器及其配置方法
CN110515626B (zh) 深度学习计算框架的代码编译方法及相关产品
CN101395672B (zh) 低存储量便携式媒体播放器
CN102822897A (zh) 多指令流存储器系统
CN102394673A (zh) 一种蓝牙设备排序的方法和系统
CN103744591B (zh) 一种显示页面的切换方法及装置
Goggin Google phone rising: The Android and the politics of open source
CN104598107A (zh) 界面控件的生成方法及系统
CN109313609A (zh) 用于奇数模存储器通道交织的系统和方法
CN106970816A (zh) 一种软件升级处理方法、装置及音频播放设备
CN102571938B (zh) 电子杂志阅读系统及电子杂志客户端阅读系统
CN105549936A (zh) 数据表的显示方法和装置
CN102713868A (zh) 存取二级存储器的一部分及一级存储器的系统及方法
CN104281354A (zh) 多媒体信息播放方法和装置
CN106686428A (zh) 一种视频播放方法及设备
CN103379086A (zh) 一种热插拔式数据交互的实现方法及数据服务中心
CN114666008B (zh) 数据传输方法、装置、计算机设备和存储介质
CN107636611A (zh) 用于临时加载指令的系统、设备和方法
JP6576688B2 (ja) 電子機器および接続制御方法
CN106528623A (zh) 一种搜索引擎加速方法及装置
CN113721972A (zh) 硬件加速器配置信息的配置方法、装置及存储介质
CN105446977A (zh) 一种信息处理方法及电子设备

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant