CN112242176A - 具有测试接口的存储装置 - Google Patents

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Abstract

本申请涉及一种具有测试接口的存储装置。一种实例系统包括：主总线，其电耦合到由测试模式信号控制的主多路复用器，以在主物理接口PHY与多个从总线中的一个从总线之间进行选择，其中每一从总线电耦合到由所述测试模式信号控制的相应从多路复用器，以在相应从PHY与所述主总线之间进行选择；多个存储器组件，其中所述多个存储器组件中的每一存储器组件电耦合到以下各项中的一者：所述主总线或所述多个从总线中的一个从总线；以及存储器测试接口，其电耦合到所述主总线。

Description

具有测试接口的存储装置
技术领域
本公开的实施例大体上涉及存储器子系统，且更具体地，涉及管理包含具有不同特性的存储器组件的存储器子系统。
背景技术
存储器子系统可以是存储系统，例如固态驱动器(SSD)或硬盘驱动器(HDD)。存储器子系统可以是存储器模块，例如双列直插式存储器模块(DIMM)、小外形DIMM(SO-DIMM)或非易失性双列直插式存储器模块(NVDIMM)。存储器子系统可包含存储数据的一或多个存储器组件。存储器组件可以是例如非易失性存储器组件和易失性存储器组件。一般来说，主机系统可使用存储器子系统以在存储器组件处存储数据并从存储器组件中检索数据。
发明内容
在一个方面，本申请提供一种系统，其包括：主总线，其电耦合到由测试模式信号控制的主多路复用器，以在主物理接口(PHY)与多个从总线中的一个从总线之间进行选择，其中每一从总线电耦合到由所述测试模式信号控制的相应从多路复用器，以在相应从PHY与所述主总线之间进行选择；多个存储器组件，其中所述多个存储器组件的每一存储器组件电耦合到以下各项中的一者：所述主总线或所述多个从总线中的一个从总线；以及存储器测试接口，其电耦合到所述主总线。
在另一方面，本申请提供一种集成电路，其包括：衬底；安置于所述衬底上的多个存储器组件，其中所述多个存储器组件中的每一存储器组件电耦合到以下各项中的一者：主总线，或多个从总线中的一个从总线；以及存储器测试接口，其电耦合到所述主总线，其中所述存储器测试接口包括管理所述主总线到以下各项中的一者的选择性电耦合的测试模式信号：主物理接口(PHY)或所述多个从总线中的一个从总线，其中所述测试模式信号进一步管理所述多个从总线中的每一从总线到以下各项中的一者的选择性电耦合：相应从PHY或所述主总线。
在又一方面，本申请提供一种方法，其包括：在存储装置的多个存储器组件中，识别将经由电耦合到所述存储装置的主总线的测试接口存取的存储器组件；在所述存储装置的多个从总线中，识别电耦合到所述存储器组件的从总线；确证管理所述从总线到所述主总线的电耦合的测试模式信号；以及经由所述测试接口存取所述存储器组件。
附图说明
根据下文给出的详细描述和本公开的各种实施例的附图，将更充分地理解本公开。
图1示出了根据本公开的一些实施例的包含存储器子系统的实例计算环境。
图2示出了根据本公开的一或多个方面实施的具有测试接口的实例存储装置(例如，经管理NAND装置)。
图3是根据本公开的一些实施例的在测试模式下存取存储器子系统(例如，存储装置)的存储器组件的实例方法的流程图。
图4是本公开的实施例可在其中运行的实例计算机系统的框图。
具体实施方式
本公开的各方面涉及具有测试接口的存储装置。存储器子系统可包含经由外围互连件(例如，输入/输出总线、存储区域网络)耦合到中央处理单元(CPU)的存储装置。存储装置的实例包含固态驱动器(SSD)、快闪驱动器、通用串行总线(USB)快闪驱动器和硬盘驱动器(HDD)。存储器子系统的另一实例是经由存储器总线耦合到CPU的存储器模块。存储器模块的实例包含双列直插式存储器模块(DIMM)、小外形DIMM(SO-DIMM)、非易失性双列直插式存储器模块(NVDIMM)等。在一些实施例中，存储器子系统可以是混合式存储器/存储子系统。一般来说，主机系统可使用包含一或多个存储器组件的存储器子系统。主机系统可提供要存储在存储器子系统处的数据并且可以请求从存储器子系统中检索数据。
本公开的实施方案涉及具有测试接口的存储装置，例如与非(NAND)快闪存储装置。NAND快闪存储装置支持不同类型的媒体，包含单级单元(SLC)、多级单元(MLC)、三级单元(TLC)和四级单元(QLC)，并且具有不同的密度。低密度NAND闪存可用于例如机顶盒(STB)、数字电视(DTV)和数字信号控制器(DSC)之类的应用，而高密度NAND闪存通常用于如固态驱动器(SSD)、平板电脑和USB驱动器之类的数据密集型应用。NAND快闪存储装置可由内部或外部控制器管理，所述控制器可执行错误码校正(ECC)、不良块管理和耗损均衡。存在两种主要的NAND类型：原始型和经管理型。原始NAND需要外部控制器，但展示出每单元存储器的成本最低。相反，经管理NAND包含嵌入式控制器以处理耗损均衡、不良块管理和ECC，并因此提供更简单的设计解决方案和更佳的上市时机。经管理NAND装置通常用于智能手机、平板电脑和其它类似便携式计算装置。
经管理NAND装置的实例包含嵌入式多媒体卡(eMMC)装置、片上ECC NAND装置、SSD、嵌入式USB装置、通用快闪存储(UFS)装置、安全数字卡(SD)和微型SD/USB装置，以及多芯片封装(MCP)。具体地，eMMC装置是在单个封装中与高速MMC控制器组合的高容量NAND闪存装置。此类装置通常在大范围的联网、工业和汽车应用中使用。片上ECC NAND装置是原始NAND和完全经管理NAND的混合式装置；ECC是集成的，而耗损均衡和不良块管理由主机控制器处理。与硬盘驱动器(HDD)相比，SSD是增强了可靠性、降低了功率并提供更快性能的基于NAND的驱动器。嵌入式USB装置通过简单的USB连接器将SSD的密度和可靠性引入到联网和嵌入式应用。通用快闪存储(UFS)装置具有高性能存储接口，适用于比具有低功耗的eMMC需要更快的顺序和随机性能的应用。安全数字卡(SD)和微型SD/USB装置通常用于需要轻松移除或安装快闪存储器的应用。NAND快闪存储器还常用于MCP中，其中MCP与呈各种外观尺寸的移动LPDRAM配对。
存储媒体的耐久性是快闪存储器装置的重要特征。当数据写入到存储器组件的存储器单元和/或从存储器组件的存储器单元擦除时，存储器单元可能损坏。随着对存储器单元执行的写入操作和/或擦除操作的数目增加，存储在存储器单元处的包含错误的数据的概率随着存储器单元的日益损坏而增加。与存储器组件的耐久性相关联的特性是对存储器组件的存储器单元执行的写入操作的数目或编程/擦除操作的数目。如果超过对存储器单元执行的写入操作的阈值数目，那么数据不再能够可靠地存储在存储器单元处，因为数据可能包含大量无法校正的错误。
因此，经管理NAND装置的重要特征能够将NAND存储器组件与控制器电隔离以便直接查询NAND存储器组件，例如，以便于识别单个有故障的NAND存储器组件。在说明性实例中，测试存储装置可涉及迭代所有存储器组件以便直接查询每一存储器组件。查询个别存储器组件可涉及执行以下项的一或多个循环：写入测试数据样式、读回数据，以及将从存储器组件读取的数据与写入到存储器组件的测试数据样式进行比较。从存储器组件读取的数据与测试数据样式之间的差可指示存储器组件有故障。
在常见实施方案中，经管理NAND装置可由芯片上系统或集成电路提供，芯片上系统或集成电路的所有组件位于具有标准外观尺寸的单个衬底上。因此，用于在测试模式中存取经管理NAND装置的内部总线的额外测试引脚放置在衬底上并且可连接到测试装备(例如，配备有支持必需总线协议的适配器的个人计算机)。然而，最新的经管理NAND规范(例如，UFS 3.0/4.0)需要支持多个内部总线(例如，多达四个总线)，以连接到NAND存储器组件。因此，鉴于衬底的有限物理尺寸，放置必需数目个测试引脚并将其连接布设到多个内部总线可能会带来设计难题。
本公开的各方面通过提供一种存储器子系统来解决以上问题和其它缺陷，所述存储器子系统包含具有测试接口的存储装置(例如经管理NAND装置)，其中经管理NAND装置的一个内部总线被指定为主总线，而其它内部总线被指定为从总线。总线经由总线多路复用器互连，因此允许将连接到主总线的单组测试引脚用于存取所有存储器组件。
因此，仅主总线配备了一组支持必需信号的测试引脚，包含地址锁存启用(ALE)、芯片启用(CE#)、命令锁存启用(CLE)、数据选通(DQS)、数据(DQx)、读取启用(RE#)、写入启用(WE)和/或就绪/忙碌(R/B#)等。总线多路复用器连接到总线中的每一者，使得主总线多路复用器在主总线的物理接口(PHY)与从总线之一之间进行选择，而每一从总线多路复用器在从总线的相应PHY或主总线之间进行选择。多路复用器由测试模式信号控制，从而控制哪条总线连接到测试引脚。此外，总线方向(读取/写入)由方向信号控制，如下文参考图1至2更详细地描述的。
使用总线多路复用来提供测试接口可以解决上文提到的与需要在衬底的有限表面上放置所需数目个测试引脚相关的设计难题。另外，由于通过减少布设路径来限制能量耗散，因此使用总线多路复用可使得减少装置成本和功耗。
图1示出了根据本公开的一些实施例的包含存储器子系统110的实例计算系统100。存储器子系统110可包含存储媒体，例如存储器组件112A至112N。存储器组件112A至112N可以是易失性存储器组件、非易失性存储器组件或其组合。在一些实施例中，存储器子系统是存储装置，例如经管理NAND装置。在一些实施例中，存储器子系统110是混合式存储器/存储子系统。一般来说，计算系统100可包含使用存储器子系统110的主机系统120。例如，主机系统120可将数据写入到存储器子系统110以及从存储器子系统110读取数据。
主机系统120可以是计算装置，例如台式计算机、膝上型计算机、网络服务器、移动装置，或包含存储器和处理装置的此类计算装置。主机系统120可包含或耦合到存储器子系统110，使得主机系统120可从存储器子系统110读取数据或将数据写入到存储器子系统110。主机系统120可经由物理主机接口耦合到存储器子系统110。如本文所使用的，“耦合到”通常是指组件之间的连接，其可以是间接通信连接或直接通信连接(例如，没有中间组件)，无论是有线还是无线的，包含例如电连接、光学连接、磁连接等的连接。物理主机接口的实例包含但不限于串行高级技术附件(SATA)接口、外围组件互连高速(PCIe)接口、通用串行总线(USB)接口、光纤通道、串行附接SCSI(SAS)等。物理主机接口可用于在主机系统120与存储器子系统110之间传输数据。当存储器子系统110通过PCIe接口与主机系统120耦合时，主机系统120可进一步使用NVM高速(NVMe)接口来存取存储器组件112A至112N。物理主机接口可提供用于在存储器子系统110与主机系统120之间传送控制、地址、数据以及其它信号的接口。
存储器组件112A至112N可包含不同类型的非易失性存储器组件和/或易失性存储器组件的任何组合。非易失性存储器组件的实例包含与非(NAND)类型快闪存储器。存储器组件112A至112N中的每一者可包含存储器单元的一或多个阵列，例如单级单元(SLC)或多级单元(MLC)(例如，三级单元(TLC)或四级单元(QLC))。在一些实施例中，特定存储器组件可包含存储器单元的SLC部分和MLC部分两者。存储器单元中的每一者可存储由主机系统120使用的一或多个数据位(例如，数据块)。尽管描述了例如NAND类型快闪存储器之类的非易失性存储器组件，但存储器组件112A至112N可基于任何其它类型的存储器，例如易失性存储器。在一些实施例中，存储器组件112A至112N可以是但不限于随机存取存储器(RAM)、只读存储器(ROM)、动态随机存取存储器(DRAM)、同步动态随机存取存储器(SDRAM)、相变存储器(PCM)、磁随机存取存储器(MRAM)、或非(NOR)快闪存储器、电可擦除可编程只读存储器(EEPROM)以及非易失性存储器单元的交叉点阵列。非易失性存储器的交叉点阵列可结合可堆叠交叉网格化数据存取阵列基于体电阻的改变来执行位存储。另外，与许多基于快闪的存储器相比，交叉点非易失性存储器可执行就地写入操作，其中可在不预先擦除非易失性存储器单元的情况下对非易失性存储器单元进行编程。此外，存储器组件112A至112N的存储器单元可分组为可以指用于存储数据的存储器组件的单元的存储器页或数据块。
存储器系统控制器115(下文称为“控制器”)可与存储器组件112A至112N通信以执行操作，例如在存储器组件112A至112N处读取数据、写入数据或擦除数据，以及其它此类操作。控制器115可包含硬件，例如一或多个集成电路和/或离散组件、缓冲存储器，或其组合。控制器115可以是微控制器、专用逻辑电路系统(例如，现场可编程门阵列(FPGA)、专用集成电路(ASIC)等)，或其它合适的处理器。控制器115可包含经配置以执行存储于本地存储器119中的指令的处理器(处理装置)117。在所示出的实例中，控制器115的本地存储器119包含嵌入式存储器，其经配置以存储用于执行控制存储器子系统110的操作的各种过程、操作、逻辑流程和例程的指令，包含处理存储器子系统110与主机系统120之间的通信。在一些实施例中，本地存储器119可包含存储存储器指针、所提取的数据等的存储器寄存器。本地存储器119还可包含用于存储微码的只读存储器(ROM)。虽然图1中的实例存储器子系统110被示为包含控制器115，但是在本公开的另一实施例中，存储器子系统110可不包含控制器115，并且可替代地依赖外部控制(例如，由外部主机提供，或由独立于存储器子系统的处理器或控制器提供)。
一般来说，控制器115可从主机系统120接收命令或操作，并且可将命令或操作转换为指令或适当命令以实现对存储器组件112A至112N的所需存取。控制器115可负责其它操作，例如耗损均衡操作、垃圾收集操作、错误检测和错误校正码(ECC)操作、加密操作、高速缓存操作，以及在和存储器组件112A至112N相关联的逻辑块地址与物理块地址之间的地址转译。控制器115可进一步包含主机接口电路系统以经由物理主机接口与主机系统120通信。主机接口电路系统可将从主机系统接收的命令转换成命令指令以存取存储器组件112A至112N，以及将与存储器组件112A至112N相关联的响应转换成主机系统120的信息。
存储器子系统110还可包含未示出的额外的电路系统或组件。在一些实施例中，存储器子系统110可包含可从控制器115接收地址并对地址进行解码以存取存储器组件112A至112N的高速缓存或缓冲器(例如，DRAM)和地址电路系统(例如，行解码器和列解码器)。
在某些实施方案中，存储器子系统可由经管理NAND存储装置表示，所述经管理NAND存储装置可被实施为单个集成电路(或芯片上系统)，其中包含存储器组件112A至112N和控制器115的所有组件位于具有标准外观尺寸的单个衬底上，如下文参考图2更详细地描述的。在各种说明性实例中，存储装置可支持标准物理接口和引脚分配，例如，用于8位或16位数据存取的48引脚TSOP或48引脚WSOP封装。
图2示出了根据本公开的一或多个方面实施的具有测试接口的实例存储装置200(例如，经管理NAND装置)。在图2的说明性实例中，存储装置200被实施为单个集成电路(或芯片上系统)，其所有组件位于单个衬底210上。存储装置200包含多个存储器组件212A至212N，其中的每一者可包含存储器单元的一或多个阵列，例如单级单元(SLC)或多级单元(MLC)(例如，三级单元(TLC)或四级单元(QLC))。在一些实施例中，特定存储器组件可包含存储器单元的SLC部分和MLC部分两者。存储器组件212A至212N中的每一者电耦合到总线214A至214K中的一者。总线214A被指定为主总线，而总线214B至214K被指定为从总线。虽然在图2的说明性实例中示出了四条总线，其中三条总线被指定为从总线，但本公开的其它实施方案可包含以图2示出的方式互连到主总线的各种其它数目的从总线。
存储装置200可进一步包含专用集成电路(ASIC)215，其可实施各种存储器控制器功能，例如ECC、不良块管理、耗损均衡，和/或涉及在物理接口(PHY)216A至216K处支持必需存储器存取协议的其它功能。应注意，为了清晰和简明起见，在图2中省略了用于执行存储器控制器功能的电路系统。
每一PHY 216A至216K电耦合到对应总线214A至214K，使得主总线214A电耦合到主PHY 216A，而从总线中的每一者电耦合到相应的从PHY 216B至216K。应注意，当指总线和相应PHY之间的关系时，在本文中仅出于简化描述的目的而使用PHY 216的“主”和“从”标识，而与其“主”和“从”标识无关的所有PHY都可以以类似方式物理地实施。
为了防止总线中的非所需的信号反射，总线中的每一者可经由匹配总线的特性阻抗的端接电阻器电耦合到接地。具体地，主总线212A可经由主总线端接电阻器217A电耦合到接地，而每一从总线212B至212K可经由相应的从总线端接电阻器217B至217K电耦合到接地。
主总线214A可电耦合到测试接口218，所述测试接口可包含位于衬底上用于连接到测试装备220(例如，配备有支持必需总线协议的适配器的个人计算机)的多个引脚。应注意，测试装备220不构成存储装置200的组成部分，因此在图1中示出的仅用于参考目的，以示出测试接口218的功能指定。测试接口218的测试引脚可支持各种必需的信号，包含地址锁存启用(ALE)、芯片启用(CE#)、命令锁存启用(CLE)、数据选通(DQS)、数据(DQx)、读取启用(RE#)、写入启用(WE)和/或就绪/忙碌(R/B#)。
主机可使用ALE和CLE信号来指示总线循环的类型(命令、地址或数据)。主机可使用CE#信号选择目标：当CE#高且目标处于就绪状态时，目标进入低功率待机状态；当CE#低时，选择目标。主机可使用WE信号来控制命令、地址和输入数据的闩锁：数据、命令和地址锁存在WE的上升沿。DQS信号可指示数据有效窗口。DQx信号在DQS的沿上被捕获，并可在一些数据接口中使用。RE#信号启用串行数据输出。R/B#信号指示目标状态：当低时，所述信号指示正在进行一或多个逻辑单元号(LUN)操作。
如上文所提到的，存储装置200应能够将存储器组件212A至212N与PHY 216A至216K电隔离，以便直接查询存储器组件，例如，以便于识别单个有故障的存储器组件212。在说明性实例中，测试存储装置200可涉及迭代所有存储器组件212A至212N以便直接查询每一存储器组件。查询个别存储器组件212A至212N可涉及执行以下项的一或多个循环：写入测试数据样式、读回数据，以及将从存储器组件读取的数据与写入到存储器组件的测试数据样式进行比较。从存储器组件读取的数据与测试数据样式之间的差可指示存储器组件有故障。
因此，为了在隔离PHY 216A至216K的同时能够通过测试接口218存取选定的存储器组件212A至212N，每一总线214A至214K电耦合到相应的多路复用器222A至222K，所述多路复用器由测试模式信号224控制以启用选定的存储器组件212A至212N与测试接口218之间的电气路径。具体地，主总线214A电耦合到K:1多路复用器222A，其中K是存储装置200中的总线的总数目。因此，由测试模式信号224控制的主总线多路复用器222A用于选择是主PHY 216A还是从总线214B至214K中的一者耦合到主总线214A。
类似地，每一从总线214B至214K电耦合到相应的2:1多路复用器222B至222K。由测试模式信号224控制的每一从总线多路复用器(例如，多路复用器222B)用于选择是主总线214A还是相应的从PHY 216B耦合到从总线214B。
另外，使用方向信号226和相应的方向控制元件(例如，二极管或晶闸管)228A至228K控制总线214A至214K，以便选择数据传送的方向(传送到选定的存储器组件212或从其传送)。供应到主总线214A的方向信号相对于供应到每一从总线214B至214K的方向信号进行反转，从而确保主总线214A和选定的从总线214B至214K在相反的方向上操作，即，为了从连接到从总线214B至214K的存储器组件212读取数据，设置从总线214B至214K的总线方向，其方式为使得从选定的存储器组件读取的数据通过从总线馈送到主多路复用器222A，并且接着通过主总线212A馈送到测试接口218。相反，为了将数据写入到连接到从总线214B至214K的存储器组件212，设置主总线214A的总线方向，其方式为使得从测试接口218读取的数据经由相应的从总线多路复用器222B至222K通过主总线214A馈送到选定的从总线214B至214K。相应地使用适当的芯片启用(CE#)信号从选定的存储器组件212读取数据/将数据写入所述选定的存储器组件来确证总线循环。
例如，为了从连接到从总线214B的存储器组件212C读取数据，设置从总线214B的总线方向，其方式为使得从存储器组件212C读取的数据通过从总线214B馈送到主多路复用器222A，并且接着通过主总线212A馈送到测试接口218。在另一实例中，为了将数据写入到连接到从总线214C的存储器组件212E，设置主总线214A的总线方向，其方式为使得从测试接口218读取的数据经由从总线多路复用器222C通过主总线214A馈送到选定的从总线214C。
图3是根据本公开的一些实施例的在测试模式下存取存储装置的存储器组件的实例方法300的流程图。方法300可由处理逻辑执行，所述处理逻辑可包含硬件(例如，处理装置、电路系统、专用逻辑、可编程逻辑、微码、装置的硬件、集成电路等)、软件(例如，在处理装置上运行或执行的指令)，或其组合。在一些实施例中，方法300由图2中的测试装备220执行。虽然以特定序列或次序示出，但是除非另有指定，否则可修改所述过程的次序。因此，所示出的实施例应仅作为实例理解，并且可以以不同的次序执行所示出的过程，并且可以并行地执行一些过程。此外，在各种实施例中可以省略一或多个过程。因此，并非每一实施例中都需要所有过程。其它过程流程也是可能的。
在操作310处，实施所述方法的计算机系统可在待测试的存储装置的多个存储器组件中识别待经由测试接口存取的存储器组件。如本文中以上所提到的，存储装置支持直接查询其存储器组件，例如，以便于识别单个有故障的存储器组件。因此，在说明性实例中，测试存储装置可涉及迭代通过所有存储器组件以便直接查询所有存储器组件中的每一者，例如，通过执行以下项的一或多个循环：写入测试数据样式、读回数据，以及将从存储器组件读取的数据与写入到存储器组件的测试数据样式进行比较。从存储器组件读取的数据与测试数据样式之间的差可指示存储器组件有故障。
在操作320处，计算机系统可在存储器系统的多个从总线中识别所关注的存储器组件电耦合到的从总线。在说明性实例中，总线数目可等于存储器组件数目和每总线的存储器组件的数目的整数商。
在操作330处，计算机系统可确证使从总线电耦合到主总线的测试模式信号。如上文中所提到的，主总线电耦合到K:1多路复用器，其中K是存储装置中的总线的总数目，使得由测试模式信号控制的主总线多路复用器用于选择是主PHY还是从总线中的一者耦合到主总线。类似地，每一从总线电耦合到相应的2:1多路复用器，所述多路复用器由测试模式信号控制以选择是主总线还是相应的从PHY耦合到从总线。
在操作340处，计算机系统可确证指示所需的数据传送方向(从所关注的存储器组件读取数据/将数据写入到所关注的存储器组件)的总线方向信号。如上文所提到的，供应到主总线的方向信号相对于供应到从总线中的每一者的方向信号进行反转，从而确保主总线和选定的从总线在相反的方向上操作：为了从所关注的存储器组件读取数据，设置存储器组件所连接到的从总线的总线方向，其方式为使得从存储器组件读取的数据通过从总线馈送到主多路复用器，并且接着通过主总线馈送到测试接口。相反，为了将数据写入到所关注的存储器组件，设置主总线的总线方向，其方式为使得从测试接口读取的数据经由相应的从总线多路复用器通过主总线馈送到所关注的存储器组件所连接到的从总线。
在操作350处，计算机系统可在主总线上确证选择所关注的存储器组件的芯片启用(CE)信号。
在操作360处，计算机系统可在主总线上确证控制总线循环的各种信号。在说明性实例中，计算机系统可以确证选择所需的数据传送操作的读取启用(RE)信号或写入启用(WE)信号。
在操作370处，计算机系统可经由测试接口存取存储器组件以便执行所需的数据传送操作。响应于完成操作360，所述方法可终止。
图4示出了计算机系统400的实例机器，其中可执行用于致使机器执行本文中所论述的方法中的任何一或多种的一组指令。在一些实施例中，计算机系统400可对应于主机系统(例如，图1中的主机系统120)，其包含、耦合到或使用存储器子系统(例如，图1中的存储器子系统110)或可用于执行测试装备的操作(例如，执行操作系统以执行图1中的测试装备220的操作)。在替代实施例中，机器可连接(例如，联网)到LAN、内联网、外联网和/或因特网中的其它机器。机器可作为对等(或分散式)网络环境中的对等机器或作为云计算基础设施或环境中的服务器或客户端机器而以客户端-服务器网络环境中的服务器或客户端机器操作。
机器可以是个人计算机(PC)、平板PC、机顶盒(STB)、个人数字助理(PDA)、蜂窝电话、网络设备、服务器、网络路由器、交换机或桥接器，或能够(依序或以其它方式)执行指定将由机器采取的动作的一组指令的任何机器。另外，尽管示出了单个机器，但还应认为术语“机器”包含单独地或共同地执行一组(或多组)指令以执行本文中所论述的任何一或多种方法的机器的任何集合。
实例计算机系统400包含经由总线430相互通信的处理装置402、主存储器404(例如，只读存储器(ROM)、快闪存储器、例如同步DRAM(SDRAM)或Rambus DRAM(RDRAM)的动态随机存取存储器(DRAM)，等)、静态存储器404(例如，快闪存储器、静态随机存取存储器(SRAM)等)，以及数据存储系统418。
处理装置402表示一或多个通用处理装置，例如微处理器、中央处理单元等。更具体地，处理装置可以是复杂指令集计算(CISC)微处理器、精简指令集计算(RISC)微处理器、超长指令字(VLIW)微处理器，或实施其它指令集的处理器或实施指令集的组合的处理器。处理装置402也可以是一或多个专用处理装置，例如专用集成电路(ASIC)、现场可编程门阵列(FPGA)、数字信号处理器(DSP)、网络处理器等。处理装置402经配置以执行指令424，用于执行本文中所论述的操作和步骤。计算机系统400可进一步包含网络接口装置408，以通过网络420进行通信。
数据存储系统418可包含机器可读存储媒体424(也被称作计算机可读媒体)，在其上存储一或多组指令424或体现本文中所述的方法或功能中的任何一或多者的软件。指令424还可以在由计算机系统400执行所述指令期间完全或至少部分地驻留在主存储器404内和/或处理装置402内，主存储器404和处理装置402也构成机器可读存储媒体。机器可读存储媒体424、数据存储系统418和/或主存储器404可以对应于图1的存储器子系统110。
在一个实施例中，指令424包含实施与特征组件(例如，图1中的特征组件113)相对应的功能的指令。尽管在实例实施例中将机器可读存储媒体424示出为单个媒体，但是应认为术语“机器可读存储媒体”可以包含存储一或多组指令的单个媒体或多个媒体。术语“机器可读存储媒体”还应被认为包含能够存储一组指令或对一组指令进行编码以供机器执行并使机器执行本公开的方法中的任何一或多种的任何媒体。因此，应认为术语“机器可读存储媒体”包含但不限于固态存储器、光学媒体以及磁性媒体。
已关于计算机存储器内的数据位操作的算法和符号表示而呈现了先前详细描述的一些部分。这些算法描述和表示是数据处理领域的技术人员用以将其工作的主旨最有效地传达给本领域的其它技术人员的方式。这里，算法通常被认为是产生期望结果的自洽操作序列。操作是需要对物理量进行物理操控的操作。这些量通常但未必采用能够被存储、组合、比较和以其它方式操控的电或磁信号的形式。有时，主要出于通用的原因，已证明方便的是将这些信号称为位、值、元件、符号、字符、项、数目等。
然而，应牢记，所有这些和类似术语应与适当物理量相关联，并且仅仅是应用于这些量的方便标签。本公开可以指将计算机系统的寄存器和存储器内的表示为物理(电子)量的数据操控和变换为计算机系统存储器或寄存器或其它此类信息存储系统内的类似地表示为物理量的其它数据的计算机系统或类似电子计算装置的动作和过程。
本公开还涉及用于执行本文中的操作的设备。此设备可以出于预期目的而专门构造，或其可以包含由存储在计算机中的计算机程序选择性地激活或重新配置的通用计算机。此类计算机程序可存储在计算机可读存储媒体中，例如但不限于任何类型的盘(包含软盘、光盘、CD-ROM和磁性光盘)、只读存储器(ROM)、随机存取存储器(RAM)、EPROM、EEPROM、磁卡或光卡，或适合于存储电子指令的任何类型的媒体，它们各自耦合到计算机系统总线。
本文中呈现的算法和显示器在本质上并不与任何特定计算机或其它设备相关联。各种通用系统可以与根据本文的教示的程序一起使用，或其可证明构造更加专用的设备来执行所述方法是方便的。将如下文描述中所阐述的那样来呈现多种这些系统的结构。此外，并不参考任何特定编程语言来描述本公开。应了解，可以使用多种编程语言来实施如本文所述的本公开的教示。
本公开可被提供为计算机程序产品或软件，其可包含在其上存储有指令的机器可读媒体，所述指令可用于对计算机系统(或其它电子装置)编程以执行根据本公开的过程。机器可读媒体包含用于以机器(例如，计算机)可读的形式存储信息的任何机制。在一些实施例中，机器可读(例如，计算机可读)媒体包含机器(例如，计算机)可读存储媒体，例如只读存储器(“ROM”)、随机存取存储器(“RAM”)、磁盘存储媒体、光学存储媒体、快闪存储器组件等。
在前述说明书中，已参考本公开的特定实例实施例描述了本公开的实施例。将显而易见的是，不脱离如所附权利要求书中阐述的本公开的实施例的更广泛的精神和范围的情况下，可以对本公开进行各种修改。因此，说明书和附图应被认为是说明性而非限制性的。

Claims (20)

1.一种系统，其包括：
主总线，其电耦合到由测试模式信号控制的主多路复用器，以在主物理接口PHY与多个从总线中的一个从总线之间进行选择，其中每一从总线电耦合到由所述测试模式信号控制的相应从多路复用器，以在相应从PHY与所述主总线之间进行选择；
多个存储器组件，其中所述多个存储器组件的每一存储器组件电耦合到以下各项中的一者：所述主总线或所述多个从总线中的一个从总线；以及
存储器测试接口，其电耦合到所述主总线。
2.根据权利要求1所述的系统，其中所述主总线进一步包括由方向信号控制的主方向控制元件，并且所述多个从总线中的每一从总线进一步包括由反转方向信号控制的相应从方向控制元件。
3.根据权利要求1所述的系统，其中所述主总线经由主总线端接电阻器电耦合到接地，并且所述多个从总线中的每一从总线经由相应从总线端接电阻器电耦合到所述接地。
4.根据权利要求1所述的系统，其中所述存储器测试接口包括选择所述多个存储器组件中的一个存储器组件的芯片启用信号。
5.根据权利要求1所述的系统，其中所述存储器测试接口包括以下各项中的至少一项：读取启用RE信号或写入启用WE信号。
6.根据权利要求1所述的系统，其中所述多个存储器组件中的每一存储器组件由NAND存储器组件表示。
7.根据权利要求1所述的系统，其进一步包括：
专用集成电路ASIC，其电耦合到所述主总线和所述多个从总线。
8.根据权利要求1所述的系统，其进一步包括：
存储器控制器，其经配置以执行以下各项中的至少一项：错误码校正ECC、不良块管理，或关于所述多个存储器组件的耗损均衡。
9.一种集成电路，其包括：
衬底；
安置于所述衬底上的多个存储器组件，其中所述多个存储器组件中的每一存储器组件电耦合到以下各项中的一者：主总线，或多个从总线中的一个从总线；以及
存储器测试接口，其电耦合到所述主总线，其中所述存储器测试接口包括管理所述主总线到以下各项中的一者的选择性电耦合的测试模式信号：主物理接口PHY或所述多个从总线中的一个从总线，其中所述测试模式信号进一步管理所述多个从总线中的每一从总线到以下各项中的一者的选择性电耦合：相应从PHY或所述主总线。
10.根据权利要求9所述的集成电路，其中所述主总线电耦合到由所述测试模式信号控制的主多路复用器，以在所述主PHY与所述多个从总线中的一个从总线之间进行选择，并且其中每一从总线电耦合到由所述测试模式信号控制的相应从多路复用器，以在相应从PHY与所述主总线之间进行选择。
11.根据权利要求9所述的集成电路，其中所述主总线进一步包括由方向信号控制的主方向控制元件，并且所述多个从总线中的每一从总线进一步包括由反转方向信号控制的相应从方向控制元件。
12.根据权利要求9所述的集成电路，其中所述存储器测试接口包括选择所述多个存储器组件中的一个存储器组件的芯片启用信号。
13.根据权利要求9所述的集成电路，其中所述存储器测试接口包括以下各项中的至少一项：读取启用RE信号或写入启用WE信号。
14.根据权利要求9所述的集成电路，其中所述多个存储器组件中的每一存储器组件由NAND存储器组件表示。
15.根据权利要求9所述的集成电路，其进一步包括：
存储器控制器，其经配置以执行以下各项中的至少一者：错误码校正ECC、不良块管理，或关于所述多个存储器组件的耗损均衡。
16.一种方法，其包括：
在存储装置的多个存储器组件中，识别将经由电耦合到所述存储装置的主总线的测试接口存取的存储器组件；
在所述存储装置的多个从总线中，识别电耦合到所述存储器组件的从总线；
确证管理所述从总线到所述主总线的电耦合的测试模式信号；以及
经由所述测试接口存取所述存储器组件。
17.根据权利要求16所述的方法，其中存取所述存储器组件进一步包括：
在所述主总线上，确证选择所述存储器组件的芯片启用CE信号。
18.根据权利要求16所述的方法，其中存取所述存储器组件进一步包括：
在所述主总线上，确证以下各项中的至少一者：读取启用RE信号或写入启用WE信号。
19.根据权利要求16所述的方法，其中存取所述存储器组件进一步包括：
确证指示数据传送方向的总线方向信号。
20.根据权利要求16所述的方法，其中通过由所述测试模式信号控制的从总线多路复用器执行所述从总线到所述主总线的所述电耦合。
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