CN104681053A

CN104681053A - 一种应用于半浮栅存储单元的电流型灵敏放大器电路

Info

Publication number: CN104681053A
Application number: CN201310608082.3A
Authority: CN
Inventors: 刘伟; 林曦; 刘磊; 龚轶
Original assignee: Suzhou Dongwei Semiconductor Co Ltd
Current assignee: Suzhou Dongwei Semiconductor Co.,Ltd.
Priority date: 2013-11-27
Filing date: 2013-11-27
Publication date: 2015-06-03
Anticipated expiration: 2033-11-27
Also published as: CN104681053B

Abstract

本发明揭示了一种应用于半浮栅存储单元的电流型灵敏放大器电路，包括预充电电路、信号控制开关、读出和写回电路、钳位位线灵敏放大电路。本发明的读出和写回电路由级联的两个标准电压转化电路构成，利用正反馈原理将钳位位线灵敏放大电路输出的电平转化为适合半浮栅存储单元的写入电平。本发明的应用于半浮栅存储单元的电流型灵敏放大器电路在对半浮栅存储单元进行存取数据时不需要改变位线电压，提高了感应速度，具有电路结构简单、低电压、低功耗、高灵敏度以及工作可靠性高等优点。

Description

一种应用于半浮栅存储单元的电流型灵敏放大器电路

技术领域

本发明属于半导体存储器的灵敏放大器电路技术领域，尤其涉及一种应用于半浮栅存储单元的电流型灵敏放大器电路。

背景技术

半导体存储器被广泛应用于各种电子产品之中。随着半导体存储器技术的不断发展，半导体存储器的尺寸越来越小，密度也越来越高，半导体存储器存取数据的速度也越来越快。灵敏放大器是半导体存储器芯片的一个重要组成部分，它直接影响到半导体存储器的读取和写入速度。灵敏放大器通过对存储单元位线上的信息采样，通过电平比较进行判断，在放大后得到高、低电平（逻辑状态“1”或“0”）信号。随着半导体存储器密度的提高和容量的增大，半导体存储器阵列中每根位线上所述连接的存储单元的数量也越来越大，单根位线上的寄生电容也越来越大，这样就降低了灵敏放大器的读取速度和增加了信号的延迟。因此对灵敏放大器的要求也越来越高。低电压、低功耗、高速、高稳定性的灵敏放大器的设计是非常重要的。

现在的半导体存储器芯片中通常采用电压型灵敏放大器，一个典型的电压型灵敏放大器电路如图1所示，由一个差动输入级和一个交叉耦合锁存器构成。随着微电子工艺进入深亚微米乃至纳米尺寸，半导体器件的有效沟道长度和阈值电压受到的影响愈加明显，从而影响了半导体存储器的性能和可靠性。特别是阈值电压失配的存在需要灵敏放大器正常工作状态下有更高的位线电压摆幅，这加长了位线的充放电时间，不利于灵敏放大器速度和功耗的优化，因此现在对半导体存储器的灵敏放大器的设计需要解决位线充放电时间对灵敏放大电器速度提升的制约。

发明内容

鉴于上述现有技术存在的缺陷，本发明的目的是提出一种应用于半浮栅存储单元的电流型灵敏放大器电路。

本发明的目的将通过以下技术方案得以实现：

一种应用于半浮栅存储单元的电流型灵敏放大器电路，包括钳位位线灵敏放大电路以及读取和写回电路，所述读取和写回电路由级联的第一电压转化电路和第二电压转换电路构成，所述第一电压转化电路的第一输出端（b端）和第二输出端（b^*端）分别接所述第二电压转化电路的第一输入端（c端）和第二输入端（c^*端）；

所述钳位位线灵敏放大电路的第三输出端（f端）和第四输出端（f^*端）分别接所述第一电压转化电路的第三输入端（a端）和第四输入端（a^*端），所述第二电压转化电路的第五输出端（d端）和第六输出端（d^*端）接所述半浮栅存储单元阵列的位线。

优选的，上述的电流型灵敏放大器电路，所述第一电压转化电路包括交叉耦合的第一MOS管（M13）和第二MOS管（M14），以及第一输入MOS管（M15）和第二输入MOS管（M16），所述第一MOS管（M13）和第二MOS管（M14）的源极或漏极通过第三MOS管（M12）接第一参考电平（VCC），所述第三MOS管（M12）的栅极接第一控制信号(WRB3)，所述第一输入MOS管（M15）和第二输入MOS管（M16）的源极或漏极通过第四MOS管（M17）接地，所述第四MOS管（M17）的栅极接第二控制信号(WRB4)。

优选的，上述的电流型灵敏放大器电路，所述第二电压转化电路包括交叉耦合的第五MOS管（M21）和第六MOS管（M22），以及第三输入MOS管（M19）和第四输入MOS管（M20），所述第五MOS管（M21）和第六MOS管（M22）的源极或漏极通过第七MOS管（M23）接第二参考电平（VSS），所述第七MOS管（M23）的栅极接第三控制信号(WRB5)，所述第三输入MOS管（M19）和第四输入MOS管（M20）的源极或漏极通过第八MOS管（M18）接第一参考电平（VCC），所述第八MOS管（M18）的栅极接第四控制信号(WRB6)。

优选的，上述的电流型灵敏放大器电路，还包括预充电电路，所述预充电电路包括第九MOS管（M1），所述第九MOS管（M1）的栅极接预充电控制信号（HOLD）, 所述第九MOS管（M1）的源极或漏极接预充电参考电平（V1），相应地，所述第九MOS管（M1）的漏极或源极接所述半浮栅存储单元阵列的位线。

优选的，上述的电流型灵敏放大器电路，还包括一个信号控制开关，所述信号控制开关包括第十MOS管（M2），所述第十MOS管（M2）的栅极接第五控制信号（SENSE）, 所述第十MOS管（M2）的源极或漏极接所述半浮栅存储单元阵列的位线，相应地，所述第十MOS管（M2）的漏极或源极接所述钳位位线灵敏放大电路的第五输入端（e端）。

优选的，上述的电流型灵敏放大器电路，所述钳位位线灵敏放大电路包括强制写“1”电路和强制写“0”电路，所述强制写“1”电路包括第十一MOS管（M25），其栅极接第六控制信号（Write1），其源极或漏极接所述钳位位线灵敏放大电路的第五输入端（e端），相应地，其漏极或源极接第四参考电平（VSS2）；所述强制写“0”电路包括第十二MOS管（M26），其栅极接第七控制信号（Write0），其源极或漏极接所述钳位位线放大电路的第六输入端（e^*端），相应地，其漏极或源极接第四参考电平（VSS2）。

优选的，上述的电流型灵敏放大器电路，所述钳位位线灵敏放大电路包括反向耦合电路，所述反向耦合电路包括第十三MOS管（M4）、第十四MOS管（M5）、第十五MOS管（M7）和第十六MOS管（M8），其第五输入端（e端）和第六输入端（e^*端）通过第十七MOS管（M10）和第十八MOS管（M11）接第五参考电平（VCLAMP），所述第十七MOS管（M10）和第十八MOS管（M11）的栅极接第六参考电平（VDD）；

所述反向耦合电路的第十三MOS管（M4）和第十四MOS管（M5）的源极或漏极通过第十九MOS管（M3）接第七参考电平（VSA），所述第十九MOS管（M3）的栅极接第八控制信号（READ）；

所述反向耦合电路的第十三MOS管（M4）和第十四MOS管（M5）的栅极通过第二十MOS管（M6）连接，所述第二十MOS管（M6）的栅极接第九控制信号（PRE2）。

优选的，上述的电流型灵敏放大器电路，所述钳位位线灵敏放大电路的第五输入端（e端）和第六输入端（e^*端）通过第二十一MOS管（M9）连接，所述第二十一MOS管（M9）的栅极接第十控制信号（PRE1）。

本发明的突出效果为：本发明的读出和写回电路由级联的两个标准电压转化电路构成，利用正反馈原理将钳位位线灵敏放大电路输出的电平转化为适合半浮栅存储单元的写入电平。本发明的应用于半浮栅存储单元的电流型灵敏放大器电路在对半浮栅存储单元进行存取数据时不需要改变位线电压，提高了感应速度，具有电路结构简单、低电压、低功耗、高灵敏度以及工作可靠性高等优点。

以下便结合实施例附图，对本发明的具体实施方式作进一步的详述，以使本发明技术方案更易于理解、掌握。

附图说明

图1是现有技术的一种电压型灵敏放大器的电路图；

图2是本发明的应用于半浮栅存储单元的电流型灵敏放大器电路的电路图。

具体实施方式

下面结合附图与具体实施方式对本发明作进一步详细的说明。

图2是本发明的应用于半浮栅存储单元阵列的电流型灵敏放大器电路的电路图，如图2所示，本发明的应用于半浮栅存储单元阵列的电流型灵敏放大器电路包括预充电电路101、信号控制开关102、钳位位线灵敏放大电路103、以及读取和写回电路104。

预充电电路101由第九MOS管M1实现，第九MOS管M1的栅极接预充电控制信号HOLD，第九MOS管M1的源极或漏极接预充电参考电平V1，相应地，第九MOS管M1的漏极或源极接半浮栅存储单元阵列10的位线BL。当预充电控制信号HOLD有效时，预充电电路101会把半浮栅存储单元阵列10的位线BL电位迅速充电到预充电参考电平V1。

信号控制开关102由第十MOS管M2实现，第十MOS管M2的栅极接第五控制信号SENSE，第十MOS管M2的源极或漏极接半浮栅存储单元阵列10的位线BL，相应地第十MOS管M2的漏极或源极接钳位位线灵敏放大电路103的第五输入端e端。

钳位位线灵敏放大电路103包括反向耦合电路，反向耦合电路由包括第十三MOS管M4、第十四MOS管M5、第十五MOS管M7和第十六MOS管M8构成，反向耦合电路两个输入端（即钳位位线灵敏放大电路103的第五输入端e端和第六输入端e^*端）分别通过第十七MOS管M10和第十八MOS管M11接第五参考电平VCLAMP。第十七MOS管M10和第十八MOS管M11的栅极均接第六参考电平VDD，使得第十七MOS管M10和第十八MOS管M11工作在线性阻变区。同时，反向耦合电路中的第十三MOS管M4和第十四MOS管M5的源极或漏极通过第十九MOS管M3接第七参考电平VSA，第十九MOS管M3的栅极接第八控制信号READ，且第十三MOS管M4和第十四MOS管的栅极通过第二十MOS管M6连接，第二十MOS管M6的栅极接第九控制信号PRE2。

钳位位线灵敏放大电路103还可以包括强制写“1”电路和强制写“0”电路，强制写“1”电路由第十一MOS管M25实现，第十一MOS管M25的栅极接第六控制信号Write1，第十一MOS管M25源极或漏极接钳位位线灵敏放大电路103的第五输入端e端。强制写“0”电路由第十二MOS管M26实现，第十二MOS管M26栅极接第七控制信号Write0，第十二MOS管M26源极或漏极接钳位位线灵敏放大电路103的第六输入端e^*端。相应地，第十一MOS管M25和第十二MOS管M26的漏极或源极接第四参考电平VSS2。强制写“1”时，第十一MOS管M25处于打开状态，第十二MOS管M26处于关闭状态；强制写“0”时，第十一MOS管M25处于关闭状态，第十二MOS管M26处于打开状态。在不需要强制写“1”和写“0”时，第十一MOS管M25和第十二MOS管M26均处于关闭状态。

钳位位线灵敏放大电路103的第五输入端e端和第六输入端e^*端可以通过第二十一MOS管M9连接，第二十一MOS管M9的栅极接第十控制信号PRE1。同时，钳位位线灵敏放大电路103的第三输出端f端和第四输出端f^*端分别接读取和写回电路104的第三输入端a端和第四输入端a^*端。

读取和写回电路104由级联的第一电压转化电路21和第二电压转换电路22构成，第一电压转化电路21的第一输出端b端第二输出端b^*端分别接第二电压转化电路22的第一输入端c端和第二输入端c^*端,第二电压转化电路22的第五输出端d端接半浮栅存储单元阵列10的位线BL，对应的，第二电压转化电路22的第六输出端d^*端接其另一个半浮栅存储单元阵列的位线（与半浮栅存储单元阵列10位线BL对称的结构，图中未示出）。

第一电压转化电路21包括交叉耦合的第一MOS管M13和第二MOS管M14，以及第一输入MOS管M15和第二输入MOS管M16，第一输入MOS管M15和第二输入MOS管M16的源极或漏极通过第四MOS管M17接地，第四MOS管M17的栅极接第二控制信号WRB4，第一MOS管M13和第二MOS管M14的源极或漏极通过第三MOS管M12接第一参考电平VCC，第三MOS管M12的栅极接第一控制信号WRB3。

第二电压转化电路22包括交叉耦合的第五MOS管M21和第六MOS管M22，以及第三输入MOS管M19和第四输入MOS管M20，其中，第三输入MOS管M19和第四输入MOS管M20的源极或漏极通过第八MOS管M18接第一参考电平VCC，第八MOS管M18的栅极接第四控制信号WRB6，第五MOS管M21和第六MOS管M22的源极或漏极通过第七MOS管M23接第二参考电平VSS，第七MOS管M23的栅极接第三控制信号WRB5。

本发明的应用于半浮栅存储单元阵列的电流型灵敏放大器电路，当第九控制信号PRE2和第十控制信号PRE1开启后，钳位位线灵敏放大电路103进入复位状态。然后第九控制信号PRE2和第十控制信号PRE1关闭，钳位位线灵敏放大电路103进入待机工作状态。在待机工作状态时，钳位位线灵敏放大电路103的第五输入端e端和第六输入端e^*端的电压接近第五参考电平VCLAMP，这使得钳位位线灵敏放大电路103的第五输入端e端和第六输入端e^*端有合适的电压驱动半浮栅存储单元阵列10。

第五控制信号SENSE打开后，信号进入钳位位线灵敏放大电路103，电流从钳位位线灵敏放大电路103的第五输入端e端流入第十五MOS管M7和第十四MOS管M5并从第六输入端e^*端流入第十六MOS管M8和第十三MOS管M4。第十五MOS管M7和第十六MOS管M8为NMOS管，第十三MOS管M4和第十四MOS管M5为PMOS管，第十五MOS管M7和第十四MOS管M5、以及第十六MOS管M8和第十三MOS管M4分别组成共栅极电路，跨导为负，因此输入电流越大，输出电压越低。第十三MOS管M4、第十四MOS管M5、第十五MOS管M7和第十六MOS管M8组成反向耦合电路，将钳位位线灵敏放大电路103的第三输出端f端和第四输出端f^*端的电平正反馈放大，使得电平到达第七参考电平VSA和第五参考电平VCLAMP，供给读取和写回电路104使用。

读取和写回电路104由两个级连的电压转换电路组成，利用正反馈原理原理，将钳位位线灵敏放大电路103输出的电平转换成适合半浮栅存储单元阵列10的写入电压。

读取和写回电路104的第一输入MOS管M15和第二输入MOS管M16为信号输入管。第一电压转化电路21的第一输出端b端（或第二输出端b^*端）对第三输入端a端（或第四输入a^*端）的信号增益为负。第一输出端b端和第二输出端b^*端之间通过第一MOS管M13和第二MOS管M14的交叉耦合，形成正反馈。当第一输出端b端和第二输出端b^*端之间有电位差以后，迅速将第一输出端b端和第二输出端b^*端的电位扩展至参考电平0和第一参考电平VCC，这样第三输入端a端和第四输入端a^*端的信号的电平就被扩展至参考电平0和第一参考电平VCC，实现了信号电平的转换。再经过第二电压转化电路22，将第一电压转化电路21的输出信号从0 到第一参考电平 VCC电平扩展至第二参考电平VSS（负电压）到第一参考电平VCC。

本发明尚有多种实施方式，凡采用等同变换或者等效变换而形成的所有技术方案，均落在本发明的保护范围之内。

Claims

1.一种应用于半浮栅存储单元的电流型灵敏放大器电路，其特征在于：包括钳位位线灵敏放大电路以及读取和写回电路，所述读取和写回电路由级联的第一电压转化电路和第二电压转换电路构成，所述第一电压转化电路的第一输出端（b端）和第二输出端（b^*端）分别接所述第二电压转化电路的第一输入端（c端）和第二输入端（c^*端）；

2.根据权利要求1所述的电流型灵敏放大器电路，其特征在于：所述第一电压转化电路包括交叉耦合的第一MOS管（M13）和第二MOS管（M14），以及第一输入MOS管（M15）和第二输入MOS管（M16），所述第一MOS管（M13）和第二MOS管（M14）的源极或漏极通过第三MOS管（M12）接第一参考电平（VCC），所述第三MOS管（M12）的栅极接第一控制信号(WRB3)，所述第一输入MOS管（M15）和第二输入MOS管（M16）的源极或漏极通过第四MOS管（M17）接地，所述第四MOS管（M17）的栅极接第二控制信号(WRB4)。

3.根据权利要求1所述的电流型灵敏放大器电路，其特征在于：所述第二电压转化电路包括交叉耦合的第五MOS管（M21）和第六MOS管（M22），以及第三输入MOS管（M19）和第四输入MOS管（M20），所述第五MOS管（M21）和第六MOS管（M22）的源极或漏极通过第七MOS管（M23）接第二参考电平（VSS），所述第七MOS管（M23）的栅极接第三控制信号(WRB5)，所述第三输入MOS管（M19）和第四输入MOS管（M20）的源极或漏极通过第八MOS管（M18）接第一参考电平（VCC），所述第八MOS管（M18）的栅极接第四控制信号(WRB6)。

4.根据权利要求1所述的电流型灵敏放大器电路，其特征在于：还包括预充电电路，所述预充电电路包括第九MOS管（M1），所述第九MOS管（M1）的栅极接预充电控制信号（HOLD）, 所述第九MOS管（M1）的源极或漏极接预充电参考电平（V1），相应地，所述第九MOS管（M1）的漏极或源极接所述半浮栅存储单元阵列的位线。

5.根据权利要求1所述的电流型灵敏放大器电路，其特征在于：还包括一个信号控制开关，所述信号控制开关包括第十MOS管（M2），所述第十MOS管（M2）的栅极接第五控制信号（SENSE）, 所述第十MOS管（M2）的源极或漏极接所述半浮栅存储单元阵列的位线，相应地，所述第十MOS管（M2）的漏极或源极接所述钳位位线灵敏放大电路的第五输入端（e端）。

6.根据权利要求1所述的电流型灵敏放大器电路，其特征在于：所述钳位位线灵敏放大电路包括强制写“1”电路和强制写“0”电路，所述强制写“1”电路包括第十一MOS管（M25），其栅极接第六控制信号（Write1），其源极或漏极接所述钳位位线灵敏放大电路的第五输入端（e端），相应地，其漏极或源极接第四参考电平（VSS2）；所述强制写“0”电路包括第十二MOS管（M26），其栅极接第七控制信号（Write0），其源极或漏极接所述钳位位线放大电路的第六输入端（e^*端），相应地，其漏极或源极接第四参考电平（VSS2）。

7.根据权利要求1所述的电流型灵敏放大器电路，其特征在于：所述钳位位线灵敏放大电路包括反向耦合电路，所述反向耦合电路包括第十三MOS管（M4）、第十四MOS管（M5）、第十五MOS管（M7）和第十六MOS管（M8），其第五输入端（e端）和第六输入端（e^*端）通过第十七MOS管（M10）和第十八MOS管（M11）接第五参考电平（VCLAMP），所述第十七MOS管（M10）和第十八MOS管（M11）的栅极接第六参考电平（VDD）；

8.根据权利要求1所述的电流型灵敏放大器电路，其特征在于：所述钳位位线灵敏放大电路的第五输入端（e端）和第六输入端（e^*端）通过第二十一MOS管（M9）连接，所述第二十一MOS管（M9）的栅极接第十控制信号（PRE1）。