CN104678290A - 多测试流程的测试方法 - Google Patents
多测试流程的测试方法 Download PDFInfo
- Publication number
- CN104678290A CN104678290A CN201510093564.9A CN201510093564A CN104678290A CN 104678290 A CN104678290 A CN 104678290A CN 201510093564 A CN201510093564 A CN 201510093564A CN 104678290 A CN104678290 A CN 104678290A
- Authority
- CN
- China
- Prior art keywords
- time
- sampled point
- testing
- measured
- test
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Landscapes
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Testing Of Individual Semiconductor Devices (AREA)
Abstract
本发明提供了一种多测试流程的测试方法,包括以下步骤:在待测晶圆上选取多个待测芯片作为第一次采样点;对所述待测晶圆进行第一次测试流程测试,并根据所述第一次采样点在所述第一次测试流程测试中的测试结果,确定第二次采样点;第二次测试流程对所述第二次采样点进行测试。在所述第一次测试流程的测试过程中,根据所述第一次测试流程中的测试结果来灵活的调整所述第二次测试流程所需要的所述第二次采样点,在整个多流程测试过程中,无需人工参与,提高了测试效率,也提高了有效数据的覆盖率。
Description
技术领域
本发明涉及集成电路测试领域,尤其是一种多测试流程的测试方法。
背景技术
随着技术的发展,对效率的要求越来越高。为了提高测试效率,芯片测试可以分成多个测试流程,而每个测试流程的测试内容不同。根据测试内容的不同,所述多个测试流程所需要的测试时间也不同。如果一个测试流程所需要的时间比较长,就可以采取在待测晶圆上选取一定数目的待测芯片,只对所述待测芯片进行该测试流程中的测试项。
目前,在两个测试流程中,是在需要时间比较长的测试流程中选取采样点,所述选取采样点的方法一般有两种。一种是先将所述待测晶圆做第一次测试流程测试,然后,人工在所述待测晶圆上选取采样点。这种方法灵活度高,可以根据所述第一次测试流程的测试结果来选择所述采样点。比如,可以在良率比较低的区域选的所述采样点的数目较多,而在良率比较高的区域选择的所述采样点的数目较少。但是这种方法需要消耗人力,测试效率低,同时,在所述待测晶圆数量大时,人力的工作量也相应的增大。
另一种方法是在所述待测晶圆上选取固定坐标的所述待测芯片作为采样点,在所述第一次测试流程测试完成后,就针对选中的采样点进行第二次测试流程测试。这种方法无需人工干预,能够提高测试效率。但是这种方法灵活性低,进一步的,如果所选取的采样点测试失效,相应部分所述待测芯片的失效测试数据就没有参考意义,减少了可利用的数据信息,降低了有效数据的覆盖率。
发明内容
本发明的目的在于提供一种多测试流程的测试方法,以解决多测试流程中人工干预、测试效率低、灵活度低的问题。
为了达到上述目的,本发明提供了一种多测试流程的测试方法,包括以下步骤:
在待测晶圆上选取多个待测芯片作为第一次采样点;
对所述待测晶圆进行第一次测试流程测试,并根据所述第一次采样点在所述第一次测试流程测试中的测试结果,确定第二次采样点;
第二次测试流程对所述第二次采样点进行测试。
优选的,在上述的多测试流程的测试方法中,选取所述第一次采样点的方法为在所述待测晶圆上均匀选取。
优选的,在上述的多测试流程的测试方法中选取所述第一次采样点的方法为在所述待测晶圆上以九宫格的方法选取。
优选的,在上述的多测试流程的测试方法中,选取所述第一次采样点的方法为在所述待测晶圆上以十六宫格的方法选取。
优选的,在上述的多测试流程的测试方法中,所述第一次采样点是所述九宫格或者所述十六宫格所划分每个区域的中心,或者在所述九宫格或者所述十六宫格所划分每个区域中选取多个所述待测芯片作为所述第一次采样点。
优选的,在上述的多测试流程的测试方法中所述第一次采样点根据所述待测晶圆上待测芯片的良率分布来选择。
优选的,在上述的多测试流程的测试方法中,所述待测晶圆上的所述待测芯片良率高的区域选取的所述第一次采样点的数目小于良率低的区域。
优选的,在上述的多测试流程的测试方法中,所述第一次测试流程测试包括一第一测试项,所述第一测试项根据所述第二次测试流程的测试内容设置。
优选的,在上述的多测试流程的测试方法中,所述第二次采样点的确定方法为:
如果所述第一次采样点通过所述第一次测试流程的测试,则所述第一次采样点即为所述第二次采样点;
如果所述第一次采样点在所述第一次测试流程中的测试失效,则将所述第一次采样点的下一坐标的待测芯片作为第一次采样点,再次进行所述第一次测试流程测试,直到所述第一次采样点通过所述第一次测试流程的测试。
优选的,在上述的多测试流程的测试方法中,所述第一次采样点的下一个待测芯片上指与所述第一次采样点同行的下一列的所述待测芯片;或者为与上述第一次采样点同列下一行的所述待测芯片;或者为所述第一次采样点的下一行下一列的所述待测芯片。
本发明提供的多测试流程的测试方法中,在所述第一次测试流程的测试过程中,根据所述第一次测试流程中的测试结果来灵活的调整所述第二次测试流程所需要的所述第二次采样点,在整个多流程测试过程中,无需人工参与,提高了测试效率,也提高了有效数据的覆盖率。
附图说明
图1为本发明实施例中多测试流程的测试方法的流程图。
具体实施方式
下面将结合示意图对本发明的具体实施方式进行更详细的描述。根据下列描述和权利要求书,本发明的优点和特征将更清楚。需说明的是,附图均采用非常简化的形式且均使用非精准的比例,仅用以方便、明晰地辅助说明本发明实施例的目的。
如图1所示,本发明提供了一种多测试流程的测试方法,包括以下步骤:
S1:在待测晶圆上选取多个待测芯片作为第一次采样点。
根据实际测试需求来确定所述第一次采样点的选取方法。在进行多测试流程的测试之前,测试工程师可以获取所述待测晶圆上的所述待测芯片的坐标分别,也就是说,可以获取每个所述待测芯片在所述待测晶圆上的具体坐标。测试工程师可以根据所述待测芯片在所述待测晶圆上的坐标来选择作为所述第一次采样点的所述待测芯片。
具体的,可以在所述待测晶圆上均匀选取所述第一次采样点。现有工程中,通常可以用九宫格的方法进行选取第一次采样点。也就是说,将整个所述待测晶圆均匀的划分为九个区域,在每个区域中选取所述第一次采样点。进一步的,根据实际测试需求的需要,可以在所述每个区域里选择一个所述第一次采样点,通常的,选择所述每个区域的中心坐标位置的所述待测芯片作为一个所述第一次采样点。也可以在所述每个区域里选取多个坐标的所述待测芯片作为所述第一次采样点。可以用有限的采样点保证一定的覆盖率,提高有效测试数据的覆盖率。
如果需要提高采集数据的覆盖率,还可以采用十六宫格的方法进行所述第一次采样点的选取。具体的,将所述待测晶圆均匀的划分为十六个区域,在所述十六个区域中,根据实际测试的需要,选取所述第一次采集点的个数,可以是一个,也可以是多个,具体的选择方法和上述的九宫格方法是一样的,在此不再赘述。
在本发明的其他实施例中,还可以根据所述待测晶圆上所述待测芯片的良率分布来选择所述第一次采样点。在良率高的区域选择的所述第一次采样点的数目小于在良率低的区域选择的所述第一次采样点的数目。具体的,在所述待测晶圆上所述待测芯片良率高的区域选取的所述第一次采样点的数目少,而在所述待测晶圆上所述待测芯片良率低的区域就多选取一些事实第一次采集点,以提高有效数据的覆盖率。
S2:对所述待测晶圆进行第一次测试流程测试,并根据所述第一次采样点在所述第一次测试流程测试中的测试结果,确定第二次采样点。
所述第一次测试流程中测试项数目小于所述第二次测试流程中测试项数目。因此,在所述第一次测试流程测试中,是对所述待测晶圆上的所有所述待测芯片进行测试。
且在所述第一次测试流程的测试项中包括以第一测试项,所述第一测试项的测试内容是根据所述第二测试流程的测试内容来设置的。只有所述第一测试项测试通过了的所述待测芯片进行所述第二次测试流程的测试,才能获取有效的测试数据。因此,在所述第一次测试流程过程中,对选定的所述第一次采样点,除了需要进行所述第一次测试流程中的常规测试项外,还需要进行所述第一测试项测试。并且根据所述第一次测试流程的测试结果来确定所述第一次采样点能否作为第二次采样点。
具体的,对所述第一次采样点进行所述第一次测试流程测试,包括上述第一次测试项的测试,如果所述第一次采样点通过上述第一次测试流程的测试,就将所述第一次采样点标定为第二次采样点,作为第二次测试流程测试过程中的测试点。
如果所述第一次采样点,没有通过上述第一次测试流程测试,不管是没有通过所述第一次测试流程测试的常规测试项,还是所述针对所述第二次测试流程的所述第一测试项,则该所述第一次采样点就不能作为第二采样点,需要对该所述第一次采样点的下一个坐标的所述待测芯片进行所述第一次测试流程测试,判断其测试结果,直到找到通过所述第一次测试流程测试的所述待测芯片,将其作为一个第二次采样点。
具体的,所述第一次采样点的下一个坐标的所述待测芯片可以是与当前所述第一采样点同行的下一列的所述待测芯片,也可以是与所述第一次采样点同列下一行的所述待测芯片,还可以是所述第一次采样点的下一行下一列的所述待测芯片。
这种在所述第一次采样点附近寻找所述第二次采样点的方法,既保证了所述第二次采样点的分布与所述第一次采样点的分布相同,也提高了测试数据的有效率。
S3:第二次测试流程对所述第二次采样点进行测试。
由于所述第二次测试流程的测试项比较多,所占用的时间比所述第一次测试流程测试所占用的时间长,因此,所述第二次测试流程仅对步骤S2中选取的所述第二次采样点进行测试。
具体的,将所述第二次采样点标记为一个特定的分类号,在进行所述第二次测试流程时,测试探针台只需要对所述待测晶圆上标定为所述特定分类号的所述待测芯片进行测试即可。缩短了测试时间,提高了测试效率,进而提高了产能。
在本发明的其他实施例中,根据实际测试需要,还可以设计3个、4个或者更多个测试流程,只要测试流程中的测试项较多,需要较长的测试时间时,均可采用本发明提供的多流程测试方法,这是本领域技术人员所熟知的,在此不再赘述。
综上,在本发明实施例提供的多测试流程的测试方法中,在所述第一次测试流程的测试过程中,根据所述第一次测试流程中的测试结果来灵活的调整所述第二次测试流程所需要的所述第二次采样点,在整个多流程测试过程中,无需人工参与,提高了测试效率,也提高了有效数据的覆盖率。
上述仅为本发明的优选实施例而已,并不对本发明起到任何限制作用。任何所属技术领域的技术人员,在不脱离本发明的技术方案的范围内,对本发明揭露的技术方案和技术内容做任何形式的等同替换或修改等变动,均属未脱离本发明的技术方案的内容,仍属于本发明的保护范围之内。
Claims (10)
1.一种多测试流程的测试方法,其特征在于,包括以下步骤:
在待测晶圆上选取多个待测芯片作为第一次采样点;
对所述待测晶圆进行第一次测试流程测试,并根据所述第一次采样点在所述第一次测试流程测试中的测试结果,确定第二次采样点;
第二次测试流程对所述第二次采样点进行测试。
2.如权利要求1所述的多测试流程的测试方法,其特征在于,选取所述第一次采样点的方法为在所述待测晶圆上均匀选取。
3.如权利要求2所述的多测试流程的测试方法,其特征在于,选取所述第一次采样点的方法为在所述待测晶圆上以九宫格的方法选取。
4.如权利要求2所述的多测试流程的测试方法,其特征在于,选取所述第一次采样点的方法为在所述待测晶圆上以十六宫格的方法选取。
5.如权利要求3或4所述的多测试流程的测试方法,其特征在于,所述第一次采样点是所述九宫格或者所述十六宫格所划分每个区域的中心,或者在所述九宫格或者所述十六宫格所划分每个区域中选取多个所述待测芯片作为所述第一次采样点。
6.如权利要求1所述的多测试流程的测试方法,其特征在于,所述第一次采样点根据所述待测晶圆上待测芯片的良率分布来选择。
7.如权利要求6所述的多测试流程的测试方法,其特征在于,所述待测晶圆上的所述待测芯片良率高的区域选取的所述第一次采样点的数目小于良率低的区域。
8.如权利要求1所述的多测试流程的测试方法,其特征在于,所述第一次测试流程测试包括一第一测试项,所述第一测试项根据所述第二次测试流程的测试内容设置。
9.如权利要求1所述的多测试流程的测试方法,其特征在于,所述第二次采样点的确定方法为:
如果所述第一次采样点通过所述第一次测试流程的测试,则所述第一次采样点即为所述第二次采样点;
如果所述第一次采样点在所述第一次测试流程中的测试失效,则将所述第一次采样点的下一坐标的待测芯片作为第一次采样点,再次进行所述第一次测试流程测试,直到所述第一次采样点通过所述第一次测试流程的测试。
10.如权利要求9所述的多测试流程的测试方法,其特征在于,所述第一次采样点的下一坐标的待测芯片指与所述第一次采样点同行的下一列的所述待测芯片;或者为与所述第一次采样点同列下一行的所述待测芯片;或者为所述第一次采样点的下一行下一列的所述待测芯片。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510093564.9A CN104678290A (zh) | 2015-03-02 | 2015-03-02 | 多测试流程的测试方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
CN201510093564.9A CN104678290A (zh) | 2015-03-02 | 2015-03-02 | 多测试流程的测试方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
CN104678290A true CN104678290A (zh) | 2015-06-03 |
Family
ID=53313627
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
CN201510093564.9A Pending CN104678290A (zh) | 2015-03-02 | 2015-03-02 | 多测试流程的测试方法 |
Country Status (1)
Country | Link |
---|---|
CN (1) | CN104678290A (zh) |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108400098A (zh) * | 2017-02-08 | 2018-08-14 | 上海华岭集成电路技术股份有限公司 | 验证晶圆测试相关性的方法 |
CN111751702A (zh) * | 2020-05-28 | 2020-10-09 | 杭州芯讯科技有限公司 | 集成电路测试方法与系统 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102854196A (zh) * | 2012-09-24 | 2013-01-02 | 江苏物联网研究发展中心 | Mems结构缺陷的晶圆级自动检测系统及检测方法 |
CN103267940A (zh) * | 2013-05-06 | 2013-08-28 | 上海华岭集成电路技术股份有限公司 | 多模块平行测试系统及测试方法 |
CN103794597A (zh) * | 2014-01-26 | 2014-05-14 | 杭州广立微电子有限公司 | 可选择连接或断开待测目标芯片的测试方法 |
WO2015020918A1 (en) * | 2013-08-03 | 2015-02-12 | Kla-Tencor Corporation | Adaptive electrical testing of wafers |
-
2015
- 2015-03-02 CN CN201510093564.9A patent/CN104678290A/zh active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN102854196A (zh) * | 2012-09-24 | 2013-01-02 | 江苏物联网研究发展中心 | Mems结构缺陷的晶圆级自动检测系统及检测方法 |
CN103267940A (zh) * | 2013-05-06 | 2013-08-28 | 上海华岭集成电路技术股份有限公司 | 多模块平行测试系统及测试方法 |
WO2015020918A1 (en) * | 2013-08-03 | 2015-02-12 | Kla-Tencor Corporation | Adaptive electrical testing of wafers |
CN103794597A (zh) * | 2014-01-26 | 2014-05-14 | 杭州广立微电子有限公司 | 可选择连接或断开待测目标芯片的测试方法 |
Cited By (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108400098A (zh) * | 2017-02-08 | 2018-08-14 | 上海华岭集成电路技术股份有限公司 | 验证晶圆测试相关性的方法 |
CN111751702A (zh) * | 2020-05-28 | 2020-10-09 | 杭州芯讯科技有限公司 | 集成电路测试方法与系统 |
CN111751702B (zh) * | 2020-05-28 | 2021-10-15 | 杭州芯讯科技有限公司 | 集成电路测试方法与系统 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
CN104715101B (zh) | 一种晶圆测试过程中的拾片文件的自动生成方法 | |
CN109767996A (zh) | 晶圆缺陷分析系统及分析方法 | |
CN102768941B (zh) | 一种批处理机台派货的方法和装置 | |
CN104062305B (zh) | 一种集成电路缺陷的分析方法 | |
CN107505558A (zh) | 一种晶圆测试中动态修改参数达到提高良率的方法 | |
CN103811468A (zh) | 一种可寻址测试芯片及其测试方法 | |
CN105866654A (zh) | 晶圆测试的控制方法 | |
CN103744415B (zh) | 地铁cbtc系统测试方法及装置 | |
CN104678290A (zh) | 多测试流程的测试方法 | |
CN103267940A (zh) | 多模块平行测试系统及测试方法 | |
CN103605092B (zh) | Wat测试系统及测试方法 | |
CN105138440A (zh) | 一种自带对比功能的标准单元库功能测试方法 | |
CN104977518A (zh) | 一种晶圆出货检验方法 | |
CN108828382A (zh) | 多芯片集成测试方法 | |
CN103063976A (zh) | 一种采用二分法对硅通孔进行故障检测的方法和系统 | |
CN103200040A (zh) | 基于专用芯片的接口信号质量的测试方法及系统 | |
CN102929778B (zh) | 众核阵列上并行测试的控制方法及硅后验证系统 | |
CN103645428A (zh) | 提高wat测试效率的系统及方法 | |
CN103135021B (zh) | 超小尺寸芯片的硅片级量产测试方法 | |
CN102543960A (zh) | 一种测试用集成电路 | |
CN105606984A (zh) | 一种半导体晶圆测试的多参数并行测试系统及方法 | |
CN105118795A (zh) | 一种晶片测试方法 | |
CN109801853B (zh) | 一种soc芯片测试方法 | |
CN106250298A (zh) | 一种测试方法及装置 | |
CN104319244B (zh) | 一种芯片失效中心点的定位方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
C06 | Publication | ||
PB01 | Publication | ||
C10 | Entry into substantive examination | ||
SE01 | Entry into force of request for substantive examination | ||
RJ01 | Rejection of invention patent application after publication |
Application publication date: 20150603 |
|
RJ01 | Rejection of invention patent application after publication |