CN104637990B - 场效应晶体管、边缘结构及相关制造方法 - Google Patents

场效应晶体管、边缘结构及相关制造方法 Download PDF

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Abstract

场效应晶体管包括形成于有效单元区域中的晶体管单元和形成于边缘区域中的边缘结构。该边缘结构包含多个隔离单元，每个隔离单元包括第一型沟槽和位于该第一型沟槽底部下方的保护环区。每个第一型沟槽的侧壁和底部布满介电层，并填充有第一导电侧墙、第二导电侧墙和位于第一导电侧墙和第二导电侧墙之间的隔离介电层。该边缘结构不仅能很好的将边缘区域与有效单元区域隔离，而且具有降低的边缘区域面积和制造成本，并解决了槽型隔离单元易于击穿的问题，提升了反向击穿电压和其工作稳定性。

Description

场效应晶体管、边缘结构及相关制造方法
技术领域
本公开的实施例涉及半导体器件，尤其涉及但不限于场效应晶体管及其制造方法。
背景技术
金属氧化物半导体场效应晶体管(MOSFET)、结型场效应晶体管(JFET)以及双扩散金属氧化物半导体场效应晶体管(DMOS)等半导体器件在电子产业中已得到了广泛的应用。在一些应用场合，例如作为开关型电压转换器的功率开关等，场效应晶体管应该具有良好的电流处理能力、较低的导通电阻RdsON、较高的击穿电压BV和良好的安全耐久性。
场效应晶体管诸如MOSFET、JFET、DMOS等通常制作于半导体衬底上，并且具有有效单元区域和边缘区域。有效单元区域至少包括一个场效应晶体管单元，具有栅区、源区和漏区，并可以通过栅区控制源区和漏区之间的导电沟道区以控制场效应晶体管的工作状态，例如导通或关断。边缘区域应至少包括一个隔离单元，实现有效单元区域与边缘区域的隔离，阻断边缘区域至有效单元区域的漏电通路，并改善场效应晶体管的反向击穿电压(即，场效应晶体管在关断状态下能够承受的最大漏源电压)。增加有效单元区域中场效应晶体管单元的数目有助于增大场效应晶体管的电流处理能力，以及降低导通电阻RdsON。改善边缘区域中隔离单元的隔离和耐压性能有助于提高场效应晶体管的反向击穿电压和安全耐久性。
通常，可以在边缘区域中制作保护环作为隔离单元。保护环的导电类型与衬底的导电类型相反。然而保护环占用面积较大，对于一定面积的晶圆，这意味着边缘区域面积增大，而有效单元区域面积降低，导致可制作场效应晶体管单元的数目减少。这样不仅场效应晶体管的导通性能降低，而保护环的隔离能力也并不理想。另外，制作保护环需要使用额外的离子注入掩膜，增加了制造复杂度和成本。
还可以采用沟槽隔离单元代替保护环。例如，图1示出了一种沟槽栅场效应晶体管10的纵向剖面示意图。该场效应晶体管10形成于N型半导体衬底101上，包括有效单元区域102和边缘区域103。有效单元区域102中制作有晶体管单元，每个晶体管单元具有沟槽栅104、N+型源区105和P体区106，半导体衬底101作为漏区，沟槽栅104通过形成于沟槽底部和侧壁的栅氧化层与源区105、体区106和衬底101隔离。各沟槽栅104之间相互电连接，图1中以相互连接的虚线示意这种电连接关系。边缘区域103中制作有沟槽栅接触107，与沟槽栅104电耦接(仍以虚线示意这种电耦接关系)并具有比沟槽栅104更宽的横向宽度，以便更容易与栅电极108接触，从而将沟槽栅104耦接至栅电极108。边缘区域103中还制作有多个沟槽型隔离单元109以保护有效单元区域102中的晶体管单元，每个沟槽型隔离单元109具有与沟槽栅104相同或相似的结构，也通过覆盖沟槽底部和侧壁的氧化层与体区106和衬底101隔离。然而，图1所示的沟槽型隔离单元109虽然可以起到比保护环较好的隔离的作用，但是仍存在一些问题。图2示意出了图1中场效应晶体管10处于关断状态且漏区101和源区105之间施加较高的漏源电压时的局部等势线分布图(例如对应于图1中BB’示意的局部区域)。由图2可见，在场效应晶体管10的关断状态并且漏区101和源区105之间施加较高的漏源电压时，多个悬浮的沟槽型隔离单元109中最靠近有效单元区域102的那个沟槽型隔离单元109(最左侧的沟槽型隔离单元109)的左侧会有较强的电场分布(如图2中由虚线框框起的部分，等势线分布比较密集)。这一强电场区域使最左侧的沟槽型隔离单元109需要承受较大的电压，很容易引起场效应晶体管10的反向击穿电压漂移，甚至导致沟槽型隔离单元109的侧壁氧化层被击穿。一旦该侧壁氧化层被击穿，场效应晶体管10将受损。因此，最左侧的沟槽型隔离单元109左侧强电场区域的存在会导致场效应晶体管10的反向击穿电压漂移或降低而不能达到预期的设计要求。另外，在使用过程中，场效应晶体管10最左侧的沟槽型隔离单元109可能长期反复承受较强的电压，因而可靠性和耐用度也会缩减，影响场效应晶体管10的使用寿命。
发明内容
针对现有技术中的一个或多个问题，本公开的实施例提供一种场效应晶体管、用于场效应晶体管的边缘结构及其制造方法。
在本发明的一个方面，提出了一种场效应晶体管，包括：具有有效单元区域和边缘区域的衬底，所述边缘区域位于所述有效单元区域的外围；多个晶体管单元，形成于衬底的所述有效单元区域中，其中每个晶体管单元包括漏区、栅区、有效体区和源区，所述源区位于所述有效体区中，且与所述栅区横向相邻地形成于所述栅区的两侧，所述漏区和源区具有所述第一导电类型，所述有效体区具有与所述第一导电类型相反的第二导电类型；多个悬浮体区，形成于衬底的所述边缘区域中，具有所述第二导电类型；以及多个隔离单元，形成于衬底的所述边缘区域中，由所述边缘区域的内侧向所述边缘区域的外侧方向依次排布并且该多个隔离单元与所述多个悬浮体区平行交错排布。
根据本公开的一个实施例每个隔离单元可以包括第一型沟槽，该第一型沟槽的侧壁和底部布满介电层，布满该介电层的该第一型沟槽填充有第一导电侧墙、第二导电侧墙和隔离介电层，其中该第一导电侧墙紧靠该第一型沟槽的内侧壁形成，该第二导电侧墙紧靠该第一型沟槽的外侧壁形成，并且该第一导电侧墙和第二导电侧墙之间具有空隙，所述隔离介电层填满该空隙将该第一导电侧墙和第二导电侧墙隔开；并且每个隔离单元可以进一步包括具有第二导电类型的保护环区，该保护环区形成于半导体衬底中，并且位于每个隔离单元的所述第一型沟槽的底部下方。
在本发明的另一方面，提出了一种场效应晶体管的边缘结构，形成于所述场效应晶体管的边缘区域中，该边缘结构可以包括：多个悬浮体区；以及多个隔离单元，由所述边缘区域的内侧向所述边缘区域的外侧方向依次排布并且该多个隔离单元与所述多个悬浮体区平行交错排布；其中：每个隔离单元包括第一型沟槽，该第一型沟槽的侧壁和底部布满介电层，布满该介电层的该第一型沟槽填充有第一导电侧墙、第二导电侧墙和隔离介电层，其中该第一导电侧墙紧靠该第一型沟槽的内侧壁形成，该第二导电侧墙紧靠该第一型沟槽的外侧壁形成，并且该第一导电侧墙和第二导电侧墙之间具有空隙，所述隔离介电层填满该空隙将该第一导电侧墙和第二导电侧墙隔开；每个隔离单元进一步包括具有第二导电类型的保护环区，该保护环区形成于半导体衬底中，并且位于每个隔离单元的所述第一型沟槽的底部下方。
在本发明的再一方面，提出了一种制造场效应晶体管的方法，包括：提供半导体衬底，所述半导体衬底具有第一导电类型，包括有效单元区域和边缘区域；在所述有效单元区域中形成多个栅区；在所述边缘区域中形成多个隔离沟槽，该多个隔离沟槽由所述边缘区域的内侧向所述边缘区域的外侧方向依次平行排布，并且在每个隔离沟槽的侧壁和底面形成平铺覆盖的介电层，并在覆盖有该介电层的每个隔离沟槽中填充第一导电侧墙和第二导电侧墙，使该第一导电侧墙紧靠隔离沟槽的内侧壁形成，并使该第二导电侧墙紧靠隔离沟槽的外侧壁形成，并且使该第一导电侧墙和该第二导电侧墙彼此由空隙隔开；在所述半导体衬底中形成具有第二导电类型的体区掺杂层，位于所述有效区域中的该体区掺杂层被所述多个栅区分隔成多个有效体区，位于所述边缘区域中的该体区掺杂层被所述多个隔离沟槽分隔成多个悬浮体区；通过每个隔离沟槽中的所述空隙向半导体衬底中形成具有所述第二导电类型的保护环区，使该保护环区位于相应隔离沟槽的底部下方；在所述多个有效体区中形成具有所述第一导电类型的多个源区，使这些源区分别位于所述多个栅区的两侧；以及形成填充每个隔离沟槽中所述第一导电侧墙和第二导电侧墙之间所述空隙的隔离介电层。
根据本发明各实施例的场效应晶体管的边缘结构不仅能很好的将边缘区域与有效单元区域隔离，以保护有效单元区域中的晶体管单元不受边缘区域载流子的影响，而且具有降低的边缘区域面积和制造成本，并解决了槽型隔离单元易于击穿的问题，提升了反向击穿电压和其工作稳定性。。
附图说明
下面的附图有助于更好地理解接下来对本公开不同实施例的描述。这些附图并非按照实际的特征、尺寸及比例绘制，而是示意性地示出了本公开一些实施方式的主要特征。这些附图和实施方式以非限制性、非穷举性的方式提供了本公开的一些实施例。为简明起见，不同附图中相同或类似的组件或结构采用相同或相似的附图标记示意。
图1示出了一种沟槽栅场效应晶体管10的纵向剖面示意图；
图2示出了图1中场效应晶体管10处于关断状态且施加较高的漏源电压时的局部等势线分布示意图；
图3示出了根据本公开一个实施例的场效应晶体管20的纵向剖面示意图；
图4示出了根据本公开一个实施例的对应于图3中所示场效应晶体管20的局部平面俯视示意图；
图5示出了图3中场效应晶体管20处于关断状态且施加较高的漏源电压时的局部等势线分布示意图；
图6示出了根据本公开一个实施例的场效应晶体管30的纵向剖面示意图；
图7示出了根据本公开一个实施例的对应于图6中所示场效应晶体管30的局部平面俯视示意图；
图8A至8G示出了根据本公开一个实施例的制造场效应晶体管的方法中部分阶段的流程示意图。
具体实施方式
下面将参照附图详细说明本公开的一些实施例。但是应该理解，这些描述只是示例性的，并非要限制本公开的范围。此外，在以下说明中省略了对公知结构和技术的描述，以避免不必要的混淆本公开的概念。
在接下来的说明中，一些具体的细节，例如实施例中的具体电路结构、器件结构、工艺步骤以及这些电路、器件和工艺的具体参数，都用于对本公开的实施例提供更好的理解。本技术领域的技术人员可以理解，即使在缺少一些细节或者与其他方法、元件、材料等结合的情况下，本公开的实施例也可以被实现。
在本公开的说明书及权利要求书中，若采用了诸如“左、右、内、外、前、后、上、下、顶、之上、底、之下”等一类的词，均只是为了便于描述，而不表示组件/结构的必然或永久的相对位置。本领域的技术人员应该理解这类词在合适的情况下是可以互换的，例如，以使得本公开的实施例可以在不同于本说明书描绘的方向下仍可以运作。在本公开的上下文中，将一层/元件称作位于另一层/元件“上”时，该层/元件可以直接位于该另一层/元件上，或者它们之间可以存在居中层/元件。此外，“耦接”一词意味着以直接或者间接的电气的或者非电气的方式连接。“一个/这个/那个”并不用于特指单数，而可能涵盖复数形式。“在……内”可能涵盖“在……内/上”。在本公开的说明书中，若采用了诸如“根据本公开的一个实施例”、“在一个实施例中”等用语并不用于特指在同一个实施例中，当然也可能是同一个实施例中。若采用了诸如“在另外的实施例中”、“根据本公开的不同实施例”、“根据本公开另外的实施例”等用语，也并不用于特指提及的特征只能包含在特定的不同的实施例中。本领域的技术人员应该理解，在本公开说明书的一个或者多个实施例中公开的各具体特征、结构或者参数、步骤等可以以任何合适的方式组合。除非特别指出，“或”可以涵盖“和/或”的意思。若“晶体管”的实施例可以包括“场效应晶体管”或者“双极结型晶体管”，则“栅极/栅区”、“源极/源区”、“漏极/漏区”分别可以包括“基极/基区”、“发射极/发射区”、“集电极/集电区”，反之亦然。本领域技术人员应该理解以上对各用词的说明仅仅提供一些示例性的用法，并不用于限定这些词。
在本说明书中，用“+”和“-”来描述掺杂区的相对浓度，但这并不用于限制掺杂区的浓度范围，也不对掺杂区进行其他方面的限定。例如，下文中描述为N+或N-的掺杂区，亦可以称为N型掺杂区，描述为P+或P-的掺杂区，亦可以称为P型掺杂区。
图3示出了根据本公开一个实施例的场效应晶体管20的局部纵向剖面示意图。图4示出了根据本公开一个实施例的对应于图3中所示场效应晶体管20的局部平面俯视示意图。需要说明的是，图3和图4仅示意出了场效应晶体管20的整个晶片的一部分以方便理解和说明，可以认为图3中的纵向剖面示意图对应于图4中AA’剖面线所示的部分。下面结合图3和图4对根据本公开实施例的场效应晶体管20进行说明。
根据本公开的一个实施例，场效应晶体管20形成于衬底203上。该衬底203具有第一导电类型(例如，图3中示意为N型)，并可能包括具有较重掺杂浓度(例如，图2中示意为N+掺杂)的基底部分2031和具有较轻掺杂浓度(例如，图2中示意为N-掺杂)的外延层部分2032。然而，本公开不限于此。衬底203可以包括硅(Si)等半导体材料，锗硅(SiGe)等化合物半导体材料，或者绝缘体上硅(SOI)等其他形式的衬底。
根据本公开的一个实施例，衬底203可以划分为有效单元区域21和边缘区域22，该边缘区域22位于有效单元区域21的外围(参见图3、图4的示意)。然而，本公开不限于此。这里需要注意的是，图3、图4中对于有效单元区域21和边缘区域22的划分仅仅是示意性的，并不表示它们的确切边界。
根据本公开的一个实施例，场效应晶体管20可以包括至少一个晶体管单元201(图3中示意为多个MOSFET单元201)和多个隔离单元202。这里的“多个”并不用于特指复数的多于一个，而是可以包括“一个”。晶体管单元201形成于有效单元区域21中，可以包括漏区(203)、栅区205、和源区206。在图2示出的示例性实施例中，晶体管单元201被配置为垂直型晶体管单元，衬底203的基底部分2031可以用作晶体管单元201(例如MOSFET单元)的漏区。源区206与栅区205横向相邻地形成于栅区205的两侧，具有所述第一导电类型，并且具有相对较重的掺杂浓度(例如，图3中示意为N+掺杂)。
根据本公开的一个实施例，如图3示意，栅区205可以为槽型栅区(图3中示意了出了多个槽型栅区205)。每个槽型栅区205可以包括从半导体衬底203的顶面S1(图3中用点划线表示该顶面的横截面切割线)开口在半导体衬底203中形成的栅沟槽2051。栅沟槽2051包括形成于其中的栅介电层2052和栅导电层2053，所述栅介电层2052布满栅沟槽2051的侧壁和底面，将栅导电层2053与衬底203隔离开。栅导电层2053填充满布有栅介电层2052的该栅沟槽2051。每个栅沟槽2051可以具有栅沟槽宽度W2和栅沟槽深度D2。图3示意的纵向剖面示意图中，多个槽型栅区205实质上相互电气耦接，图3中以相互连接的虚线示意这种电气耦接关系，参考图4的平面俯视图可以更好的理解。图4示例性地示出了多个晶体管单元201的槽型栅区205(为简明，图4中仅示出了槽型栅区205的栅导电层2053)之间的一种相互连接形式，呈闭合方格网状。但本公开的实施例并不限于此。在其它实施例中，多个晶体管单元201的槽型栅区205之间还可以具有其它相互连接形式，比如呈带状。
本公开中，横向指与半导体衬底203的顶面S1的横截面切割线平行的方向，纵向指与半导体衬底203的顶面S1垂直的方向。宽度指横向测量的距离。深度指纵向测量的距离。
根据图3示出的示例性实施例，多个隔离单元202形成于边缘区域22中，由该边缘区域22的内侧(靠近有效单元区域21的一侧)向该边缘区域22的外侧(远离有效单元区域21的一侧)方向依次排布。根据图3的示意，每个隔离单元202包括从半导体衬底203的顶面S1(图3中用点划线表示该顶面的横截面切割线)开口在半导体衬底203中形成的隔离沟槽2021。每个隔离沟槽2021包括布满该隔离沟槽2021的侧壁和底部的介电层2022。布有该介电层2022的每个隔离沟槽2021可以进一步包括第一导电侧墙2023和第二导电侧墙2024，其中该第一导电侧墙2023紧邻隔离沟槽2021的内侧壁(例如，图3的纵向剖面图中每个隔离沟槽2021的左侧壁)形成，该第二导电侧墙2024紧邻隔离沟槽2021的外侧壁(例如，图3的纵向剖面图中每个隔离沟槽2021的右侧壁)形成，并且该第一导电侧墙2023和第二导电侧墙2024之间具有空隙，将该第一导电侧墙2023和第二导电侧墙2024隔开。根据本公开的一个实施例，每个隔离沟槽2021还可以包括隔离介电层2025，该隔离介电层2025填充所述第一导电侧墙2023和第二导电侧墙2024之间的空隙。每个隔离沟槽2021可以具有隔离沟槽宽度W1和隔离沟槽深度D1。每个隔离沟槽2021的隔离沟槽宽度W1均大于栅沟槽宽度W2。隔离沟槽深度D1可以与栅沟槽深度D2相同，也可以不同。这里的“内侧”可以指在位置上更靠近有效单元区域21的一侧，“外侧”可以指在位置上更远离有效单元区域21的一侧。参考图4的平面俯视图可以更好的理解隔离单元202的排布方式。为简明且便于理解图4仅示出了每个隔离单元202的第一导电侧墙2023和第二导电侧墙2024。
每个隔离单元202还可以进一步包括具有第二导电类型(例如图3中示意为P型)的保护环区2026，该保护环区2026形成于半导体衬底203中(例如图3中示意为形成于外延层2023中)，并且位于每个隔离单元202的隔离沟槽2021的底部下方。在一个实施例中，如图3示意，每个隔离单元202的保护环区2026与相应的隔离沟槽2021的底部接触。在一个实施例中，每个隔离单元202的保护环区2026位于相应的隔离沟槽2021的底部中央区域的下方。该第二导电类型与所述第一导电类型相反。
根据本公开的一个示例性实施例，仍参考图3，场效应晶体管20还可以进一步包括形成于衬底203中的体区204，具有所述第二导电类型(例如：图3中示意为P型)。体区204位于衬底203的上表面S1以下并且靠近该上表面S1的区域。本领域的普通技术人员应该可以理解，体区204可以通过在衬底203(图3示意为在衬底203的外延层部分2032)中注入具有所述第二导电类型的离子形成，体区204通常具有相对较轻的掺杂浓度。在一个实施例中，体区204具有从上表面S1至衬底203内部的体区深度D4。该体区深度D4小于隔离沟槽深度D1和栅沟槽深度D2。因而，在有效单元区域21，体区204被栅沟槽2051分隔为多个有效体区2041。在边缘区域22，体区204被隔离沟槽分隔为多个悬浮体区2042。有效体区2041用作晶体管单元201的体区，源区206位于有效体区2041中，有效体区2041与源区206一起耦接至场效应晶体管20的源电极。位于边缘区域22中的悬浮体区2042则不有意耦接任何电势(例如：该悬浮体区2042不与场效应晶体管20的源电极、栅电极及漏电极等耦接)，即其具有悬浮电势，处于电悬浮状态。这样，在场效应晶体管20关断且漏源承受电压时，多个隔离单元202可以起到良好的阻止载流子由边缘区域22注入有效单元区域21的作用，从而保护晶体管单元201不受损，而且可以有效防止漏区203到源区206形成通路，改善场效应晶体管20的反向击穿电压。
根据本公开的一个实施例，场效应晶体管20可以进一步包括耦接所述栅区205的栅极金属207和耦接所述源区206的源极金属208分别作为场效应晶体管20的栅电极和源电极。在图3和图4示意的实施例中，源极金属208位于所述衬底203的有效单元区域21上方，栅极金属207位于所述衬底203的边缘区域22上方。源极金属208和栅极金属207之间具有隔离间隙(参见图4示意的俯视平面图)。在一个实施例中，每个有效晶体管单元201的有效体区2041和源区206均电气耦接至所述源电极(例如图3中的源极金属208)。每个有效晶体管单元201的栅区205电气耦接至所述栅电极(例如图3中的栅极金属207)。
根据本公开的一个实施例，晶体管单元201的栅区205可以通过槽型栅总线单元209与所述栅极金属207耦接。参考图3和图4的示意，场效应晶体管20还可以进一步包括至少一个槽型栅总线单元209(图3的剖面图中仅示意出了一个，然而本公开并不限于此)，形成于边缘区域22中。在该边缘区域22中，槽型栅总线单元209位于比所述多个隔离单元202中最内侧的隔离单元202(以下称该最内侧的隔离单元202为起始隔离单元202)更内侧的位置，即槽型栅总线单元209比所述起始隔离单元202更靠近有效单元区域21或者晶体管单元201。在一个实施例中，槽型栅总线单元209与槽型栅区205类似，可以包括从半导体衬底203的顶面S1开口在半导体衬底203中形成的总线沟槽2091。总线沟槽2091可以包括布满该总线沟槽2091的侧壁和底部的总线介电层2092和填充满该总线沟槽2091的总线导电层2093，所述总线介电层2092将总线导电层2093与衬底203和体区204隔离开。在一个实施例中，槽型栅总线单元209与槽型栅区205在衬底203中相互连接，图3中以相互连接的虚线示意这种电连接关系。在一个实施例中，总线沟槽2091具有总线沟槽宽度W3和总线沟槽深度D3。槽型栅总线单元209一般具有比槽型栅区205相对较宽的横向宽度，即总线沟槽宽度W3大于栅沟槽宽度W2(W3>W2)，以易于通过层间通孔(例如，图3中示意的通孔2111)与栅极金属207接触，从而将栅区205与栅电极207电气耦接。参考图4的平面俯视图可以更好的理解栅结构(例如包括栅区205,栅总线单元209以及栅电极207)的连接关系。为简明且便于理解图4仅示出了栅导电层2053、总线导电层2093和通孔2111，而将栅结构的其它构件省略。应当注意图4示意出了不止一个栅总线单元209(例如示出了多个栅总线单元209的总线导电层2093)。本领域的普通技术人员应该理解，本领域的普通技术人员应该理解，图3中对于栅区205以及栅总线单元209等有关栅结构的表示均是示意性的，图3和图4的剖面和平面对应关系也是示意性的，并不用于对本发明进行精确具体的限定。事实上，栅区205以及槽型栅总线单元209的结构和排布方式以及它们间的相互连接关系并不限于图3所示以及以上基于图3所描述的。在其它实施例中，栅区205与栅总线单元209还可以采用其它连接方式。
根据本公开的一个实施例，每个隔离沟槽2021的隔离沟槽宽度W1还可以进一步大于每个总线沟槽2091的总线沟槽宽度W3(W1>W3)，以便在每个隔离沟槽2021中更容易形成第一导电侧墙2023和第二导电侧墙2024。这样还有益于调节第一导电侧墙2023和第二导电侧墙2024之间的空隙的位置和尺寸。在一个实施例中，保护环区2026可以通过第一导电侧墙2023和第二导电侧墙2024之间的空隙向衬底203中注入第二导电类型的离子形成，因而调节该空隙的位置和尺寸使得调节保护环区2026的位置和尺寸成为可能。虽然在图3的示例中，将隔离沟槽深度D1、栅沟槽深度D2和总线沟槽深度D3示意为大致相等，然而在其它实施例中，隔离沟槽深度D1、栅沟槽深度D2和总线沟槽深度D3也可以不相等。在一个实施例中，栅导电层2053总线导电层2093、第一导电侧墙2023和第二导电侧墙2024的材料可以相同，例如均为掺杂的多晶硅，也可以不同，并可以为其它导电材料。同样，介电层2022、总线介电层2092以及栅介电层2052的材料也可以相同，例如均为硅氧化物，也可以不同，并可以为其它介电材料。
根据本公开的一个示例性实施例，仍参考图3，场效应晶体管20还可以进一步包括层间介电层210，位于金属层(例如源极金属208和栅极金属207)和衬底203之间，用于防止源极金属208与栅区205之间的短接以及栅极金属207与源区206之间的短接。根据本公开的一个实施例，每个隔离沟槽2021中的隔离介电层2025具有与层间介电层210相同的材质。根据本公开的一个实施例，栅极金属207可以通过形成于层间介电层210中的多个第一通孔2111耦接至栅总线单元209，例如栅极金属207通过多个第一通孔2111电连接至总线导电层2093，从而通过栅总线单元电耦接晶体管单元201的栅区205。类似地，源极金属208可以通过形成于层间介电层210中的多个第二通孔2112耦接至源区206，例如：源极金属208可以延伸穿过多个第二通孔2112直至与源区206和有效体区2041接触。本领域的技术人员应该理解，这里的“多个”并不用于特指多于一个，而是可以包含一个的意思。在一个实施例中，所述栅极金属207还横向延伸以基本上覆盖起始隔离单元202的隔离沟槽2021。在一个实施例中，场效应晶体管20还可以包括漏电极(例如漏极金属)直接形成于半导体衬底203的下表面并与基底部分2031(漏区)电接触。
根据本公开以上参考图3和图4描述的各实施例，场效应晶体管20的隔离单元202可以有效阻止从边缘区域22至有效单元区域21的载流子泄漏，从而切断边缘区域22至有效单元区域21的不期望的泄漏路径，以保护晶体管单元201不被边缘区域22中的载流子影响。对于每个隔离单元202，介电层2022的厚度相对较薄，例如可以同栅介电层2052和/或总线介电层2092的厚度一样。每个隔离单元202中的隔离介电层2025相较于介电层2022具有相对较厚的厚度。隔离介电层2025的厚度可以通过调节第一导电侧墙2023和第二导电侧墙2024之间的空隙的尺寸调节，也可以通过调节隔离沟槽2021的隔离沟槽宽度W1调节。与仅采用保护环作为边缘区域的隔离单元的场效应晶体管相比，根据本公开各实施例的场效应晶体管20具有更小的边缘区域面积。场效应晶体管20的制造成本也相对降低，由于本公开中形成保护环区2026时进行离子注入可以采用第一导电侧墙2023和第二导电侧墙2024作掩蔽，因而至少可以节省一层用于形成保护环时离子注入所需的掩膜层。与图1中示意的场效应晶体管10相比，根据本公开各实施例的场效应晶体管20在关断状态下且在漏区2031和源区206之间施加较高的漏源电压(例如30V)时，该漏源电压降在每个隔离单元202的介电层2022和相对较厚的隔离介电层2025上。因此，相对于场效应晶体管10中槽型隔离单元109的侧壁氧化层而言，在相同的掺杂浓度和击穿电压要求下，每个隔离单元202的介电层2022所承受的电场强度/电压相对较低。并且每个隔离单元202的位于隔离沟槽2021底部下方的保护环区2026可以进一步降低隔离沟槽2021的侧壁和底部附近的电场强度。
图5示意出了图3中场效应晶体管20处于关断状态且漏区203和源区206之间施加较高的漏源电压(例如30V)时的局部等势线分布示意图(例如对应于图3中BB’示意的局部区域)。由图5可见，起始隔离单元202的隔离沟槽2021左侧壁附近(如图5中由虚线框起的部分)的等势线分布相对疏松(与图2中最内侧的槽型隔离单元109的左侧壁附近的等势线分布形成鲜明对比)。因此，起始隔离单元202的隔离沟槽2021左侧壁附近的电场强度降低，从而降低了起始槽型隔离单元202被击穿的风险，使得场效应晶体管20具有的反向击穿电压得以提高并且不易发生反向击穿电压漂移。因而场效应晶体管20具有较强的工作稳定性。
图6示出了根据本公开一个实施例的场效应晶体管30的纵向剖面示意图。为了简明且便于理解，图6实施例中示意的场效应晶体管30的那些功能上与场效应晶体管20的组件或结构沿相同或类似的组件或结构沿用了相同的附图标记。除特别说明，不再对这些相同或类似的组件或结构的相互位置和/或者连接关系进行赘述。参考图6，场效应晶体管30中，所述至少一个槽型栅总线单元209的总线沟槽2091与起始槽型隔离单元202的隔离沟槽2021相连接，以使总线导电层2093与该起始隔离沟槽2021中的第一导电侧墙2023电气耦接。在一个实施例中，所述总线沟槽2091可以通过横向槽型连接部31与该起始隔离沟槽2021连接，该横向槽型连接部31可以具有与所述栅沟槽2051或总线沟槽2091相同的结构。图7示出了根据本公开一个实施例的对应于图6中所示场效应晶体管30的局部平面俯视示意图。需要说明的是，图6和图7仅示意出了场效应晶体管30的整个晶片的一部分以方便理解和说明，可以认为图6中的纵向剖面示意图对应于图7中AA’剖面线所示的部分。为简明且便于理解，图7仅示意出了栅导电层2053、总线导电层2093、横向槽型连接部31、第一导电侧墙2023和第二导电侧墙2024。
在图6和图7示意的实施例中，由于所述起始隔离槽型2021的第一导电侧墙2023与所述至少一个栅总线沟槽2091的总线导电层2093电耦接，因而该起始隔离沟槽2021事实上被电耦接至所述栅区205。在实际应用中，当场效应晶体管30关断且漏区203与源区206之间施加漏源电压时，栅区205事实上耦接参考地电势。因此，这种情况下，对于图6和图7实施例示意的场效应晶体管30，起始隔离沟槽2021不再悬浮而是耦接参考地电势，从而进一步降低了每个隔离沟槽2021的侧壁和底部附近的电场强度。每个隔离沟槽2021的介电层2022被击穿的可能性进一步降低，使得场效应晶体管30的反向击穿电压进一步提高并且不易发生反向击穿电压漂移。因而场效应晶体管30的工作稳定性进一步提升。
以上基于图3至图7对根据本公开各实施例的场效应晶体管(例如20、30)进行了说明，虽然在上述说明中，场效应晶体管示例性地包括垂直型沟槽栅MOSFET晶体管单元201，与边缘区域22中的边缘结构一起形成于衬底203中。然而上述对本公开各实施例的示例性说明并不用于对本公开进行限定，根据本公开变形实施例及实施方式的场效应晶体管还可以包括其它类型的晶体管单元201，例如双扩散金属氧化物半导体场效应晶体管(DMOS)单元、结型场效应晶体管(JFET)单元等代替前述各实施例中的MOSFET晶体管单元201与所述边缘结构一起形成于衬底203中。而且，晶体管单元201不仅仅局限于以上说明的垂直型沟槽栅晶体管单元，也可以是横向晶体管单元或者平面栅晶体管单元。
根据本公开各实施例及其变形实施方式的场效应晶体管的有益效果不应该被认为仅仅局限于以上对各实施例的描述中所提及的。根据本公开各实施例的提及及其它未提及的有益效果可以通过阅读本公开的详细说明及研究各实施例的附图被更好地理解。
图8A至8G示出了根据本公开一个实施例的制造场效应晶体管(例如20或30)的方法中部分阶段的流程示意图。
参考图8A，提供具有第一导电类型(例如：图8A的实施例中示意为N型)的半导体衬底203。根据本公开的一个示例性实施例，该半导体衬底203可能包括掺杂浓度较重(例如：图8A的实施例中示意为N+掺杂)的基底部分2031和掺杂浓度相对较轻(例如：图8A的实施例中示意为N-掺杂)的外延层部分2032。该半导体衬底203可以划分为有效单元区域21和边缘区域22(可以参见图4和图7的示意)。本领域的技术人员应该理解，图8A-8G仅示意出了场效应晶体管20的整个晶片的一部分在制作过程中的剖面示意图，可以认为图8A-8G中的纵向剖面示意图对应于图4中AA’剖面线所示的部分。
接下来参考图8B，在半导体衬底203的有效单元区域21中形成栅沟槽2051，用于制作晶体管单元201的栅区205。根据本公开的一个示例性实施例，形成该栅沟槽2051的步骤可以包括：在半导体衬底203上形成掩膜层，并以需要形成的栅区205的图案为参考对掩膜层构图，露出衬底203的用于制造栅区205的部分；以构图后的掩膜层作掩蔽，对衬底203构图(例如通过刻蚀衬底203)在有效单元区域21中形成栅沟槽2051。图8B中示意出了多个栅沟槽2051，当然根据栅沟槽2051的数量可以根据实际需求而定，也包括一个的情况。根据本公开的一个示例性实施例，在形成栅沟槽2051的同时，还可以在边缘区域22中形成至少一个总线沟槽2091用于制作槽型栅总线单元209，以及多个隔离沟槽2021用于形成多个隔离单元202。如此可以节省工艺步骤。本领域的技术人员应该理解，在其它实施例中栅沟槽2051、总线沟槽2091和隔离沟槽2021也可以不在同一步骤形成。根据本公开的一个实施例，每个隔离沟槽2021可以具有隔离沟槽宽度W1和隔离沟槽深度D1，每个栅沟槽2051可以具有栅沟槽宽度W2和栅沟槽深度D2，总线沟槽2091可以具有总线沟槽宽度W3和总线沟槽深度D3。在一个实施例中，总线沟槽宽度W3大于栅沟槽宽度W2，即W3>W2。在一个实施例中，隔离沟槽宽度W1大于栅沟槽宽度W2和总线沟槽宽度W3，及W1>W2且W1>W3。在一个实施例中，隔离沟槽深度D1、栅沟槽深度D2和总线沟槽深度D3基本相等，正如图8B所示意，D1≈D2≈D3。在其它实施例中隔离沟槽深度D1、栅沟槽深度D2和总线沟槽深度D3也可以不相等。
接下来参考图8C，在栅沟槽2051的底部和侧壁上形成覆盖其底部和侧壁的栅电介层2052。在一个实施例中，栅介电层2052可以通过热氧化生长成硅氧化物形成。根据本公开的一个实施例，在形成栅介电层2052的同时，还可以在总线沟槽2091的侧壁和底部形成总线介电层2092，并在每个隔离沟槽2021的底部和侧壁形成介电层2022。这样可以节约工艺步骤和生产成本。在这种情况下，栅介电层2052、总线介电层2092和介电层2022可以包括同一种隔离材料，例如均为通过热氧化生长形成的硅氧化物。然而这并不用于对本公开进行限定，在其它实施例中，栅介电层2052、总线介电层2092和介电层2022包括不同的介电材料，也可以不在同一工艺步骤同时形成。接下来仍参考图8C，在栅沟槽2051和半导体衬底203的上表面S1上形成导电层(例如：多晶硅层)直至该导电层超过上表面S1设定的厚度，以便将栅沟槽2051充分填满。根据本公开的一个实施例，在栅沟槽2051中填充导电层的同时，还在总线沟槽2091和每个隔离沟槽2021中填充该导电层，使总线沟槽2091充分填满，而每个隔离沟槽2021被部分填充，如图8C所示，每个隔离沟槽2021的中间部分未填满。隔离沟槽2021可以被部分填充是因为其隔离沟槽宽度W1比栅沟槽2051和总线沟槽2091的宽度大。
接下来参考图8D，去除超出半导体衬底203的上表面S1的导电层(例如通过多晶硅回蚀)以使半导体衬底203的上表面S1露出并平坦化，从而在每个栅沟槽2051中填满独立的栅导电层2053，并在总线沟槽2091中填满独立的总线导电层2093。在去除上表面S1上的半导电层的同时，位于每个隔离沟槽2021的中间部分的导电层也去除，从而在每个隔离沟槽2021中形成紧靠其内侧壁(例如图8D中每个隔离沟槽的左侧壁)的第一导电侧墙2023和紧靠其外侧壁(例如图8D中每个隔离沟槽的右侧壁)的第二导电侧墙2024，并露出每个隔离沟槽2021的底部的中间部分。因而，每个隔离沟槽2021中的第一隔离侧墙2023和第二隔离侧墙2024由它们之间的空隙分开。在示出的实施例中，经过图8D示意的步骤后，实质上已完成栅区205和槽型栅总线单元209的制作。图示的多个槽型栅区205事实上由横向的第一槽型栅连接部彼此电连接(图8D中以虚线示意这种电连接关系)，该第一槽型栅连接部可以具有与栅区205和/或槽型栅总线单元209相同的结构，并可采用相同的工艺步骤形成。根据本公开的一个实施例，在形成栅区205和栅总线单元209的同时，还形成多个第二槽型栅连接部，将所述多个槽型栅区205与栅总线单元209电连接(即，将栅导电层2053与总线导电层2093电连接，图8D以虚线示意这种电连接关系)。该多个第二槽型栅连接部也可以具有与栅区205或者栅总线单元209相同的结构，并在同样的工艺步骤下形成。
接下来参考图8E，在每个隔离沟槽2021的底部下方的半导体衬底203中(例如图8E示意为在衬底的外延层2023中)形成保护环区2026，每个保护环区2026具有第二导电类型(例如图8E示意为P型)。作为一个示例，每个保护环区2026可以通过从每个隔离沟槽2021的底部露出的中间部分(即从第一隔离侧墙2023和第二隔离侧墙2024之间的所述空隙)向衬底203中进行第二导电类型的离子注入形成。根据本公开的一个实施例，仍参考图8E，在形成保护环区2026的同时，可以自半导体衬底203的上表面S1向半导体衬底203中通过第二导电类型的离子注入形成体区204。该体区204具有体区深度D4，体区深度D4可以小于隔离沟槽深度D1、栅沟槽深度D2和总线沟槽深度D3，即D4＜D1、D4＜D2、D4＜D3。因而，栅沟槽2051将该体区204位于有效单元区域21中的部分分隔为多个有效体区2041，隔离沟槽2021则将该体区204位于边缘区域22中的部分分隔为多个悬浮体区2042。根据本公开实施例的方法，进行第二导电类型离子注入形成保护环区2026和体区204时无需采用额外的掩膜层遮挡，因而节省了工艺步骤和成本。
接下来参考图8F，采用构图后的源区掩膜层(图8F中未示出)作掩蔽，在所述半导体衬底203中进行具有第一导电类型的源区离子注入，以在有效单元区域21的有效体区2041中在每个槽型栅区205的两侧形成晶体管单元201的源区206。本领域的普通技术人员应该理解，图8F的离子注入步骤后还包括去掉源区掩膜层并进行离子扩散的步骤。
接下来参考图8G，在每个隔离沟槽2021的空隙中形成填充该空隙的隔离介电层2025。接下来在衬底203上表面形成覆盖整个上表面S1的层间介电层210。在一个实施例中，隔离介电层2025和层间介电层210可以包括同样的隔离材料(例如硅氧化物)并可以在同一步骤中形成以节省工艺步骤。接下来仍才考图8G，在层间介电层210中形成针对栅总线单元209的多个第一通孔2111和针对晶体管单元201的多个第二通孔2112。所述多个第一通孔2111位于位于栅总线单元209上方，所述多个第二通孔2112分别位于每个源区206的上方。接下来仍参考图8G，在层间介电层210上形成栅极金属207和源极金属208，使所述栅极金属207位于边缘区域22上方，所述源极金属208位于有效单元区域21上方，所述栅极金属207和所述源极金属208之间具有隔离间隙。根据本公开的一个实施例，栅极金属207通过所述多个第一通孔2111耦接栅总线单元209，从而耦接至晶体管单元201的栅区205。源极金属208通过所述多个第二通孔2112耦接晶体管单元201的源区206。根据本公开的一个示例性实施例，栅极金属207可以横向延伸以遮盖所述多个隔离单元202中最内侧隔离单元202的隔离沟槽2021的大部分或全部。
根据本公开的一个变型实施例，返回图8B所示意的步骤，在形成栅沟槽2051或总线沟槽2091的同时还可以在所述边缘区域22中形成用于连接所述至少一个总线沟槽2091至最内侧隔离沟槽2021的横向连接沟槽，该横向连接沟槽具有与栅沟槽2051或总线沟槽2091相同的结构。在这一示例性实施例中，在图8C示意的步骤，将该横向连接沟槽的底部和侧壁布满介电层(例如与栅介电层2052或总线介电层2092具有相同的材料)并且之后采用导电层将该横向连接沟槽填充。在接下来图8D示意的去除多余导电层的步骤后，形成横向槽型连接部31(请参考图6示意)以将槽型栅总线单元209电耦接至最内侧的隔离沟槽2021从而将总线导电层2093与该起始隔离沟槽2021中的第一导电侧墙2023电气耦接。参考图8E至图8G示意的后续步骤均不变，这样便形成图6实施例示意的场效应管30。
以上基于图8A-8G对根据本公开实施例的形成场效应晶体管的制造过程的说明，并不用于将本公开限制在如上所描述的各具体实施方式中。对基于图8A-8G描述的制造过程进行变化和修改都是可能的。另外，一些公知的制造步骤、工艺、材料及所用杂质等并未给出或者并未详细描述，以使本公开清楚、简明且便于理解。发明所属技术领域的技术人员应该理解，以上各实施例中描述的方法及步骤可能可以采用不同的顺序实现，并不仅仅局限于所描述的实施例。
因此，上述本公开的说明书和实施方式仅仅以示例性的方式对本公开实施例的场效应晶体管、用于场效应晶体管的边缘结构及其制造方法进行了说明，并不用于限定本公开的范围。对本公开描述的各实施例中的不同结构单元和技术特征进行任意组合而构成不同的变型实施例是可能的。对于公开的实施例进行变化和修改也都是可能的，其他可行的选择性实施例和对实施例中元件的等同变化可以被本技术领域的普通技术人员所了解。本公开所公开的实施例的其他变化和修改并不超出本公开的精神和保护范围。

Claims (13)

1.一种场效应晶体管，包括：
半导体衬底，具有第一导电类型，划分为有效单元区域和边缘区域，所述边缘区域位于所述有效单元区域的外围；
多个晶体管单元，形成于衬底的所述有效单元区域中，其中每个晶体管单元包括漏区、栅区、有效体区和源区，所述源区位于所述有效体区中，且与所述栅区横向相邻地形成于所述栅区的两侧，所述漏区和源区具有所述第一导电类型，所述有效体区具有与所述第一导电类型相反的第二导电类型；
多个悬浮体区，形成于衬底的所述边缘区域中，具有所述第二导电类型；以及
多个隔离单元，形成于衬底的所述边缘区域中，由所述边缘区域的内侧向所述边缘区域的外侧方向依次排布并且该多个隔离单元与所述多个悬浮体区平行交错排布；其中：
每个隔离单元包括第一型沟槽，该第一型沟槽的侧壁和底部布满介电层，布满该介电层的该第一型沟槽填充有第一导电侧墙、第二导电侧墙和隔离介电层，其中该第一导电侧墙紧靠该第一型沟槽的内侧壁形成，该第二导电侧墙紧靠该第一型沟槽的外侧壁形成，并且该第一导电侧墙和第二导电侧墙之间具有空隙，所述隔离介电层填满该空隙将该第一导电侧墙和第二导电侧墙隔开；
每个隔离单元进一步包括具有第二导电类型的保护环区，该保护环区形成于半导体衬底中，并且位于每个隔离单元的所述第一型沟槽的底部下方；
所述栅区配置为槽型栅区，包括形成于第二型沟槽中的栅介电层和栅导电层，该栅介电层布于该第二型沟槽的侧壁和底部，该栅导电层填充布有该栅介电层的该第二型沟槽；
所述场效应晶体管进一步包括至少一个槽型栅总线单元，形成于所述边缘区域中，包括形成于第三型沟槽中的总线介电层和总线导电层，该总线介电层布于该第三型沟槽的侧壁和底部，该总线导电层填充布有该总线介电层的该第三型沟槽，其中所述至少一个槽型栅总线单元与所述多个隔离单元中最内侧隔离单元的第一型沟槽相连接，使得该槽型栅总线单元的总线导电层与该最内侧隔离单元的第一型沟槽中的第一导电侧墙相连接。
2.如权利要求1所述的场效应晶体管，其中，所述第三型沟槽具有比所述第二型沟槽相对较宽的横向宽度，并且所述槽型栅总线单元与所述槽型栅区电连接。
3.如权利要求2所述的场效应晶体管，其中：
每个隔离单元的所述第一型沟槽具有比所述第三型沟槽相对较宽的横向宽度。
4.如权利要求2所述的场效应晶体管，进一步包括：
层间介电层，位于所述半导体衬底上表面；和
栅金属层，位于所述层间介电层上表面，通过形成于所述层间介电层中的第一通孔电连接至所述总线导电层。
5.如权利要求4所述的场效应晶体管，其中栅极金属横向延伸以遮盖所述多个隔离单元中最内侧隔离单元的第一型沟槽的大部分或全部。
6.如权利要求1所述的场效应晶体管，其中所述衬底包括基底层和位于基底层上的外延层，所述外延层具有比所述基底层相对较低的掺杂浓度，所述基底层配置为所述漏区。
7.一种场效应晶体管的边缘结构，形成于所述场效应晶体管的边缘区域中，该边缘结构包括：
多个悬浮体区；以及
多个隔离单元，由所述边缘区域的内侧向所述边缘区域的外侧方向依次排布并且该多个隔离单元与所述多个悬浮体区平行交错排布；其中：
每个隔离单元包括第一型沟槽，该第一型沟槽的侧壁和底部布满介电层，布满该介电层的该第一型沟槽填充有第一导电侧墙、第二导电侧墙和隔离介电层，其中该第一导电侧墙紧靠该第一型沟槽的内侧壁形成，该第二导电侧墙紧靠该第一型沟槽的外侧壁形成，并且该第一导电侧墙和第二导电侧墙之间具有空隙，所述隔离介电层填满该空隙将该第一导电侧墙和第二导电侧墙隔开；
每个隔离单元进一步包括具有第二导电类型的保护环区，该保护环区形成于半导体衬底中，并且位于每个隔离单元的所述第一型沟槽的底部下方；
所述的边缘结构，进一步包括至少一个槽型栅总线单元，形成于所述边缘区域中，包括形成于第三型沟槽中的总线介电层和总线导电层，该总线介电层布于该第三型沟槽的侧壁和底部，该总线导电层填充布有该总线介电层的该第三型沟槽，其中所述至少一个槽型栅总线单元与所述多个隔离单元中最内侧隔离单元的第一型沟槽相连接，使得该槽型栅总线单元的总线导电层与该最内侧隔离单元的第一型沟槽中的第一导电侧墙相连接。
8.如权利要求7所述的边缘结构，其中每个隔离单元的所述第一型沟槽具有比所述第三型沟槽相对较宽的横向宽度。
9.一种制造场效应晶体管的方法，包括：
提供半导体衬底，所述半导体衬底具有第一导电类型，包括有效单元区域和边缘区域；
在所述有效单元区域中形成多个栅区；
在所述边缘区域中形成多个隔离沟槽，该多个隔离沟槽由所述边缘区域的内侧向所述边缘区域的外侧方向依次平行排布，并且在每个隔离沟槽的侧壁和底面形成平铺覆盖的介电层，并在覆盖有该介电层的每个隔离沟槽中填充第一导电侧墙和第二导电侧墙，使该第一导电侧墙紧靠隔离沟槽的内侧壁形成，并使该第二导电侧墙紧靠隔离沟槽的外侧壁形成，并且使该第一导电侧墙和该第二导电侧墙彼此由空隙隔开；
在所述半导体衬底中形成具有第二导电类型的体区掺杂层，位于所述有效单元区域中的该体区掺杂层被所述多个栅区分隔成多个有效体区，位于所述边缘区域中的该体区掺杂层被所述多个隔离沟槽分隔成多个悬浮体区；
通过每个隔离沟槽中的所述空隙向半导体衬底中形成具有所述第二导电类型的保护环区，使该保护环区位于相应隔离沟槽的底部下方；
在所述多个有效体区中形成具有所述第一导电类型的多个源区，使这些源区分别位于所述多个栅区的两侧；以及
形成填充每个隔离沟槽中所述第一导电侧墙和第二导电侧墙之间所述空隙的隔离介电层；
其中，形成所述多个栅区包括在有效单元区域中形成多个栅沟槽；在每个栅沟槽的侧壁和底面布满栅介电层；以及形成填充每个栅沟槽的栅导电层；
所述制造场效应晶体管的方法进一步包括：在边缘区域形成至少一个栅总线单元；以及将该至少一个栅总线单元电耦接至所述多个栅区；其中形成该至少一个栅总线单元包括：在衬底的边缘区域中形成至少一个栅总线沟槽，该栅总线沟槽的宽度大于栅沟槽的宽度；形成布满该栅总线沟槽的底面和侧壁的总线介电层；以及形成填充该栅总线沟槽的总线导电层；
所述制造场效应晶体管的方法进一步包括：在所述半导体衬底中形成横向槽型连接部，将所述栅总线沟槽连接至所述多个隔离沟槽中最内侧的隔离沟槽，使总线导电层与所述最内侧的隔离沟槽的第一导电侧墙电连接。
10.如权利要求9所述的方法，其中每个隔离沟槽的宽度大于所述栅总线沟槽的宽度。
11.如权利要求9所述的方法，其中所述多个栅沟槽、所述多个隔离沟槽和所述栅总线沟槽在同一工艺步骤中形成，所述栅介电层、每个隔离沟槽的介电层和所述总线介电层具有相同介电材料并且在同一工艺步骤中形成，所述栅导电层、所述第一导电侧墙、所述第二导电侧墙和所述总线导电层具有相同介电材料并且在同一工艺步骤中形成。
12.如权利要求11所述的方法，其中形成所述栅导电层、所述第一导电侧墙、所述第二导电侧墙和所述总线导电层的工艺步骤包括：
在半导体衬底的上表面上、所述多个隔离沟槽、所述多个栅沟槽和所述至少一个栅总线沟槽中淀积导电材料直至该导电材料的淀积厚度超出该半导体衬底的上表面有设定的厚度，以便将栅沟槽和栅总线沟槽充分填满，而每个隔离沟槽的中间部分未填满；
去除超出该半导体衬底的上表面的导电材料以使该上表面露出并平坦化，从而在每个隔离沟槽中形成紧靠其内侧壁的第一导电侧墙和紧靠其外侧壁的第二导电侧墙，并露出每个隔离沟槽所述中间部分的底部，使第一导电侧墙和第二导电侧墙由空隙分开。
13.如权利要求9所述的方法，其中所述体区掺杂层和每个隔离沟槽底部下方的所述保护环区在同一工艺步骤中形成。
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