CN104517637A - Sram单元 - Google Patents

Abstract

一种SRAM单元，包括：位于第一有源区的第一下拉晶体管、第一传输晶体管和第三传输晶体管，第一下拉晶体管与第一传输晶体管共第一漏极，第一传输晶体管与第三传输晶体管的类型相同，第三传输晶体管的第三漏极与第一漏极接触导通。由于第三传输晶体管与第一传输晶体管为同类型晶体管，第一漏极和第三漏极接触，可实现无障碍电连接，电信号可在第一漏极和第三漏极之间畅通传递。与现有技术的第一漏极和第三漏极依靠互连线电连接相比，第一漏极和第三漏极之间接触导通，减少了互连线条数，简化了互连线布层，减小了互连线布层的复杂性。互连线条数减少，降低了生产成本。而且，互连线布层复杂性降低，进一步增强了SRAM单元的稳定性、可靠性。

Description

SRAM单元

技术领域

本发明涉及半导体技术领域，尤其涉及一种SRAM单元。

背景技术

静态随机存储器（Static Random Access Memory，SRAM）作为存储器中的一员，具有高速度、低功耗与标准工艺相兼容等优点，广泛应用于PC、个人通信、消费电子产品（智能卡、数码相机、多媒体播放器）等领域。

一个静态随机存储器包括多个静态随机存储器单元（以下简称SRAM单元），该多个SRAM单元按照阵列排列。参照图1，图1为现有技术的包含八个晶体管（8-T）的SRAM单元的电路结构图，所述8T结构的SRAM单元包括：第一PMOS晶体管PU1、第二PMOS晶体管PU2、第一NMOS晶体管PD1、第二NMOS晶体管PD2、第三NMOS晶体管PG1、第四NMOS晶体管PG2、第五NMOS晶体管PG3、第六NMOS晶体管PG4。第一PMOS晶体管PU1和第一NMOS晶体管PD1构成第一反相器，第二PMOS晶体管PU2与第二NMOS晶体管PD2构成第二反相器，所述第一反相器与第二反相器交叉耦接。所述交叉耦接是指第一反相器的输入端与第二反相器的输出端电连接、第一反相器的输出端与第二反相器的输入端电连接形成锁存电路，该锁存电路用于锁存数据逻辑值。其中，第一PMOS晶体管PU1和第二PMOS晶体管PU2作为上拉晶体管，第一NMOS晶体管PD1和第二NMOS晶体管PD2作为下拉晶体管。第三NMOS晶体管PG1、第四NMOS晶体管PG2、第五NMOS晶体管PG3和第六NMOS晶体管PG4作为传输晶体管。

参照图1，第一PMOS晶体管PU1的漏极、第一NMOS晶体管PD1的漏极、第三NMOS晶体管PG1的漏极、第五NMOS晶体管PG3的漏极、第二PMOS晶体管PU2的栅极与第二NMOS晶体管PD2的栅极电连接，形成第一存储节点Q；第一PMOS晶体管PU1的栅极、第一NMOS晶体管PD1的栅极、第二PMOS晶体管PU2的漏极、第二NMOS晶体管PD2的漏极、第四NMOS晶体管PG2的漏极、第六NMOS晶体管PG4的漏极电连接，形成第二存储节点QN。第一存储节点Q和第二存储节点QN互为互补对（complementary Pair）。第一PMOS晶体管PU1的源极、第二PMOS晶体管PU2的源极接电源线VDD，第一NMOS晶体管PD1的源极、第二NMOS晶体管PD2的源极接地线。

参照图1，第三NMOS晶体管PG1的栅极、第四NMOS晶体管PG2的栅极与第一字线WL1电连接，第三NMOS晶体管PG1的源极与第一位线BL1电连接，第四NMOS晶体管PG2的源极与第二位线BL2电连接，第一位线BL1与第二位线BL2互为互补位线；第五NMOS晶体管PG3的栅极、第六NMOS晶体管PG4的栅极与第二字线WL2电连接，第五NMOS晶体管PG3的源极与第三位线BL3电连接，第六NMOS晶体管PG4的源极与第四位线BL4电连接，第三位线BL3与第四位线BL4互为互补位线。

但是，现有的8T SRAM单元的互连线层太复杂，而且互连线层与器件区的相应结构之间为通过导电插塞电连接，这又会增加多条导电插塞。这会降低SRAM单元的稳定性，而且增加生产成本。

发明内容

本发明解决的问题是，现有的8T SRAM单元的互连线层太复杂，这会降低SRAM单元的稳定性，而且增加生产成本。

为解决上述问题，本发明提供一种SRAM单元，SRAM单元包括：

位于第一有源区的第一下拉晶体管、第一传输晶体管和第三传输晶体管，所述第一下拉晶体管与第一传输晶体管共第一漏极，第一传输晶体管与第三传输晶体管的类型相同，所述第三传输晶体管的第三漏极与第一漏极接触导通；

位于第二有源区的第二下拉晶体管、第二传输晶体管和第四传输晶体管，所述第二下拉晶体管与第四传输晶体管共第二漏极，所述第四传输晶体管的第四漏极与第二漏极电连接；

位于第一有源区和第二有源区之间的第三有源区，和位于所述第三有源区和第二有源区之间的第四有源区；

位于第三有源区的第一上拉晶体管，所述第一上拉晶体管与第一下拉晶体管共第一栅极；

位于所述第四有源区的第二上拉晶体管，所述第二上拉晶体管与第二下拉晶体管共第二栅极；

所述第一漏极、第一上拉晶体管的第五漏极与第二栅极电连接，所述第二漏极、第二上拉晶体管的第六漏极与第一栅极电连接。

可选地，所述第四传输晶体管与第二传输晶体管的类型相同；所述第四传输晶体管的第四漏极与第二漏极电连接为，所述第四漏极与第二漏极接触导通。

可选地，所述第一上拉晶体管为第一上拉PMOS晶体管，所述第二上拉晶体管为第二上拉PMOS晶体管；

所述第一下拉晶体管为第一下拉NMOS晶体管，所述第二下拉晶体管为第二下拉NMOS晶体管。

可选地，所述第一上拉PMOS晶体管和第二上拉PMOS晶体管的结构相同。

可选地，所述第一下拉NMOS晶体管和第二下拉NMOS晶体管的结构相同。

可选地，所述第一传输晶体管和第二传输晶体管的结构相同，第三传输晶体管和第四传输晶体管的结构相同。

可选地，所述第一传输晶体管和第二传输晶体管均为NMOS晶体管或PMOS晶体管。

可选地，所述第三传输晶体管和第四传输晶体管均为NMOS晶体管或PMOS晶体管。

与现有技术相比，本发明的技术方案具有以下优点：

第一下拉晶体管、第一传输晶体管和第三传输晶体管位于同一第一有源区中，所述第一下拉晶体管与第一传输晶体管共第一漏极，第一传输晶体管与第三传输晶体管的类型相同，所述第三传输晶体管的第三漏极与第一漏极接触导通。由于第三传输晶体管与第一传输晶体管为同类型晶体管，第一漏极和第三漏极接触，可实现无障碍电连接，电信号可在第一漏极和第三漏极之间畅通传递。与现有技术的第一漏极和第三漏极依靠互连线电连接相比，第一漏极和第三漏极之间接触导通，减少了互连线条数，简化了互连线布层，减小了互连线布层的复杂性。互连线条数减少，降低了生产成本。而且，互连线布层复杂性降低，进一步增强了SRAM单元的稳定性、可靠性。

附图说明

图1是现有技术的8T SRAM单元的电路结构图；

图2是本发明具体实施例的8T SRAM单元的布图结构示意图。

具体实施方式

本发明技术方案提供一种新的SRAM单元，该SRAM单元简化了互连线层。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图对本发明的具体实施例做详细的说明。

参照图2，图2为本实施例的SRAM单元的布图结构示意图。

在本实施例中，SRAM单元包括：

位于第一有源区10的第一下拉晶体管PD1、第一传输晶体管PG1和第三传输晶体管PG3，第一下拉晶体管PD1与第一传输晶体管PG1共第一漏极101，第一传输晶体管PG1与第三传输晶体管PG3的类型相同，第三传输晶体管PG3的第三漏极103与所述第一漏极101接触导通；

位于第二有源区20的第二下拉晶体管PD2、第二传输晶体管PG2和第四传输晶体管PG4，第二下拉晶体管PD2与第二传输晶体管PG2共第二漏极102，在本实施例中，第四传输晶体管PG4的第四漏极104与第二漏极102接触导通；

位于第一有源区10和第二有源区20之间的第三有源区30和第四有源区40，第四有源区40位于第三有源区30与第二有源区20之间；

位于第三有源区30的第一上拉晶体管PU1，所述第一上拉晶体管PU1与第一下拉晶体管PD1共第一栅极111，第一有源区10与第三有源区30为隔离结构（未示出）所隔开；

位于第四有源区40的第二上拉晶体管PU2，第二上拉晶体管PU2与第二下拉晶体管PD2共第二栅极112，第四有源区40、第二有源区20与第三有源区30相互隔开。

在本实施例中，在第一有源区10中，第三传输晶体管PG3与第一传输晶体管PG1在第一栅极111的栅长方向上相邻，第三传输晶体管PG3位于与第一上拉晶体管PU1相对的第一传输晶体管PG1的另一侧，第三传输晶体管PG3的第三栅极113的栅长，与第一传输晶体管PG1的第五栅极115的栅长基本在同一直线上。

第三漏极103与第一漏极101接触导通，是指第三漏极103所在掺杂区与第一漏极101所在掺杂区为同一掺杂区，两者在同一掺杂步骤中形成；或者，第三漏极103所在掺杂区与第一漏极101所在掺杂区不为同一掺杂区，但两者掺杂类型相同，两掺杂区可在不同掺杂步骤中分别形成，但两掺杂区的边界是接触的。由于第三传输晶体管PG3与第一传输晶体管PG1为同类型晶体管，如均为PMOS晶体管或NMOS晶体管，第一漏极101和第三漏极103接触，可实现无障碍电连接，电信号可在第一漏极101和第三漏极103之间畅通传递。

在本实施例中，参照图2，第一漏极101和第三漏极103之间接触导通，减少了互连线条数，简化了互连线布层，减小了互连线布层的复杂性，互连线条数减少，也降低了生产成本。而且，互连线布层复杂性降低，进一步增强了SRAM单元的稳定性、可靠性。

在具体实施例中，参照图2，第四传输晶体管PG4与第二传输晶体管PG2的类型相同，如均为NMOS晶体管或PMOS晶体管。在布图过程中，使第四传输晶体管PG4的第四漏极104与第二漏极102接触导通。

具体地，在第二有源区20中，第四传输晶体管PG4与第二传输晶体管PG2在第二栅极112的栅长方向上相邻，第四传输晶体管PG4位于与第二上拉晶体管PU2相对的第二传输晶体管PG2的另一侧，第四传输晶体管PG4的第四栅极114的栅长，与第二传输晶体管PG2的第六栅极116的栅长基本在同一直线上。

第二漏极102与第四漏极104接触导通，是指第二漏极102所在掺杂区与第四漏极104所在掺杂区为同一掺杂区，两者在同一掺杂步骤中形成；或者，第二漏极102所在掺杂区与第四漏极104所在掺杂区不为同一掺杂区，但两者掺杂类型相同，两掺杂区在不同掺杂步骤中分别形成，但两掺杂区的边界是接触的。由于第四传输晶体管PG4与第二传输晶体管PG2为同类型晶体管，第二漏极102和第四漏极104接触，可实现无障碍电连接，电信号可在第二漏极102和第四漏极104之间畅通传递。

在本实施例中，参照图2，第二漏极102和第四漏极104之间接触导通，减少了互连线条数，简化了互连线布层，减小了互连线布层的复杂性，互连线条数减少，降低了生产成本。而且，互连线布层复杂性降低，进一步增强了SRAM单元的稳定性、可靠性。

继续参照图2，第一上拉晶体管PU1的第五漏极105与第一漏极101通过分别与第一互连线121电连接，以实现第五漏极105与第一漏极101电连接，且第一上拉晶体管PU1和第一下拉晶体管PD1共第一栅极111，第一上拉晶体管PU1和第一下拉晶体管PD1构成第一反相器；

第二上拉晶体管PU1的第六漏极106与第二漏极102通过分别与第二互连线122电连接，以实现第六漏极106与第二漏极102电连接，且第二上拉晶体管PU2和第二下拉晶体管PD2共第二栅极112，第二上拉晶体管PU2和第二下拉晶体管PD2构成第二反相器；

第二栅极112与第一互连线121电连接，实现第五漏极105、第一漏极101、第三漏极103与第二栅极112电连接，四者具有同电位，作为第一存储节点Q；

第一栅极111与第二互连线121电连接，实现第六漏极106、第二漏极102、第四漏极104与第一栅极111电连接，三者具有同电位，作为第二存储节点QN，也就是，第一反相器与第二反相器交叉耦接形成锁存电路，该锁存电路用于存储数据。其中，第一上拉晶体管PU1的第一源极131和第二上拉晶体管PU2的第二源极132接电源线，第一下拉晶体管PD1的第三源极133和第二下拉晶体管PD2的第四源极134接地线，实现锁存电路中的数据存储。

在具体实施例中，当第一存储节点Q被下拉至低电位时，第二存储节点QN被上拉至高电位，或者当第一存储节点Q被上拉至高电位时，第二存储节点QN被下拉至低电位，第一存储节点Q和第二存储节点QN形成互补对（complementary Pair）。第一上拉PMOS晶体管和第二上拉PMOS晶体管的结构相同，则两者的电学性能匹配，可以提升SRAM单元的性能，保持性能稳定。第一下拉NMOS晶体管和第二下拉NMOS晶体管的结构相同，则两者的电学性能匹配，可以提升SRAM单元的性能，保持性能稳定。

在具体实施例中，第一反相器中，第一上拉晶体管PU1为第一上拉PMOS晶体管，第一下拉晶体管PD1为第一下拉NMOS晶体管；在第二反相器中，第二上拉晶体管PU2为第二上拉PMOS晶体管，第二下拉晶体管PD2为第二下拉NMOS晶体管。

在具体实施例中，第一传输晶体管PG1和第二传输晶体管PG2的结构相同。一方面，第一传输晶体管PG1和第二传输晶体管PG2的类型相同。第一传输晶体管PG1的第五栅极115、第二传输晶体管PG2的第六栅极116与第一字线电连接，当第一传输晶体管PG1和第二传输晶体管PG2均为NMOS晶体管，第一字线接系统高电压时，第一传输晶体管PG1和第二传输晶体管PG2同时开启。将第一传输晶体管PG1的第五源极135接第一位线，第二传输晶体管PG2的第六源极136接第二位线，第一位线与第二位线互为互补位线。之后，通过第一位线和第二位线完成对第一存储节点Q和第二存储节点QN的电平读取/写入，实现数据的读取/写入。

另一方面，第一传输晶体管PG1和第二传输晶体管PG2的结构相同，可以保证第一传输晶体管PG1和第二传输晶体管PG2的电学性能匹配，确保第一传输晶体管PG1和第二传输晶体管PG2的开启电压基本相同，提升存储器单元的稳定性。在具体实施例中，第一传输晶体管PG1和第二传输晶体管PG2可以均为NMOS晶体管或PMOS晶体管。在本实施例中，第一传输晶体管PG1和第二传输晶体管PG2均为NMOS晶体管。这主要是因为NMOS晶体管的沟道区中的载流子主要为电子，相比于PMOS晶体管沟道区中的空穴载流子，电子的迁移率大于空穴的迁移率，进而NMOS晶体管的驱动电流大于PMOS晶体管的驱动电流。因而，第一传输晶体管PG1和第二传输晶体管PG2均为NMOS晶体管极大提高了通过第一位线和第二位线读写数据逻辑值的速率，提升SRAM的存储速率。

具体地，通过第一位线和第二位线实现SRAM单元数据写入的方法为：

第一字线接系统高电压，第一传输晶体管PG1和第二传输晶体管PG2开启，若写入“1”，则第一位线接高电平，第二位线接低电平，第一传输晶体管PG1导通和第二传输晶体管PG2导通，第一存储节点Q记录为“1”，第二存储节点QN记录为“0”，数据“1”被写入。相反地，当写入“0”时，第一位线接低电平，第二位线接高电平。在数据被写入后，第一字线接低电压，第一传输晶体管PG1和第二传输晶体管PG2关闭，数据存储在锁存电路中。

具体地，通过第一位线和第二位线实现SRAM单元数据的读取操作为：

在读取之前，第一位线和第二位线均为高电平，第一字线接系统高电压，第一传输晶体管PG1和第二传输晶体管PG2开启，

当锁存电路中存储的数据为“1”，即第一存储节点Q为高电平，第二存储节点QN为低电平，第一上拉晶体管PU1和第一传输晶体管PG1导通，第一读取电流由第一源极131、第五漏极105、第一互连线121、第一漏极101、第五源极135，进入第一位线，第一存储节点Q的高电平传递给第一位线，读取第一位线为高电平；同时第二传输晶体管PG2和第二下拉晶体管PD2也导通，第二读取电流由第六源极136、第二漏极102、第四源极134，进入地线，第二存储节点QN的低电平传递给第二位线，第二位线的高电平被泻掉而变为低电平，读取第二位线为低电平，完成数据“1”读取；

当锁存电路中的数据为“0”，即第一存储节点Q为低电平，第二存储节点QN为高电平，第一传输晶体管PG1和第一下拉晶体管PD1导通，第一读取电流由第五源极135、第一漏极101、第三源极133，进入地线，第一存储节点Q的低电平传递给第一位线，第一位线的高电平被泻掉而变为低电平，读取第一位线为低电平；同时，第二传输晶体管PG2和第二上拉晶体管PU2导通，第二读取电流由第二源极132、第六漏极106、第二互连线122、第二漏极102、第六源极136，进入第二位线，第二存储节点QN的高电平传递给第二位线，读取第二位线为高电平，完成数据“0”的读取。

在具体实施例中，第三传输晶体管PG3和第四传输晶体管PG4的结构相同。一方面，第三传输晶体管PG3和第四传输晶体管PG4的类型相同。第三传输晶体管PG3的第三栅极113、第四传输晶体管PG4的第四栅极114与第二字线电连接，当第三传输晶体管PG3和第四传输晶体管PG4均为NMOS晶体管，第二字线接系统高电压时，第三传输晶体管PG3和第四传输晶体管PG4同时开启。将第三传输晶体管PG3的第七源极137接第三位线，第四传输晶体管PG4的第八源极138接第四位线，第三位线与第四位线互为互补位线。之后，通过第三位线和第四位线完成对第一存储节点Q和第二存储节点QN的电平读取/写入，实现数据的读取/写入。

另一方面，第三传输晶体管PG3和第四传输晶体管PG4的结构相同，可以保证第三传输晶体管PG3和第四传输晶体管PG4的电学性能匹配，确保第三传输晶体管PG3和第四传输晶体管PG4的开启电压基本相同，提升SRAM单元的稳定性。在具体实施例中，第三传输晶体管PG3和第四传输晶体管PG4可以均为NMOS晶体管或PMOS晶体管。在本实施例中，第三传输晶体管PG3和第四传输晶体管PG4均为NMOS晶体管。这主要是因为NMOS晶体管的沟道区中的载流子主要为电子，相比于PMOS晶体管沟道区中的空穴载流子，电子的迁移率大于空穴的迁移率，进而NMOS晶体管的驱动电流大于PMOS晶体管的驱动电流。因而，第三传输晶体管PG3和第四传输晶体管PG4均为NMOS晶体管极大提高了通过第三位线和第四位线读写数据逻辑值的速率，提升SRAM的存储速率。

具体地，通过第三位线和第四位线实现SRAM单元数据写入的方法为：

第二字线接系统高电压，第三传输晶体管PG3和第四传输晶体管PG2开启，若写入“1”，则第三位线接高电平，第四位线接低电平，第三传输晶体管PG3和第四传输晶体管PG4导通，第一存储节点Q记录为“1”，第二存储节点记录为“0”，数据“1”被写入。相反地，当写入“0”时，第三位线接低电平，第四位线接高电平。数据被写入后，第二字线接低电压，第三传输晶体管PG3和第四传输晶体管PG4关闭，数据被存储在锁存电路中。

具体地，通过第三位线和第四位线实现SRAM单元数据的读取操作为：

在读取之前，第三位线和第四位线均为高电平，第二字线接系统高电压，第三传输晶体管PG3和第四传输晶体管PG4开启，

当锁存电路中存储的数据为“1”，即第一存储节点Q为高电平，第二存储节点QN为低电平，第一上拉晶体管PU1和第三传输晶体管PG3导通，第一读取电流由第一源极131、第五漏极105、第一互连线121、第一漏极101、第三漏极103、第七源极137，进入第三位线，第一存储节点Q的高电平传递给第三位线，读取第三位线为高电平；同时第四传输晶体管PG4和第二下拉晶体管PD2也导通，第二读取电流由第八源极138、第四漏极104、第二漏极102、第四源极134，进入地线，第二存储节点QN的低电平传递给第四位线，第四位线的高电平被泻掉而变为低电平，读取第四位线为低电平，完成数据“1”读取；

当锁存电路中的数据为“0”，即第一存储节点Q为低电平，第二存储节点QN为高电平，第三传输晶体管PG3和第一下拉晶体管PD1导通，第一读取电流由第七源极137、第三漏极103、第一漏极101、第三源极133，进入地线，第一存储节点Q的低电平传递给第三位线，第三位线的高电平被泻掉而变为低电平，读取第三位线为低电平；同时，第四传输晶体管PG4和第二上拉晶体管PU2导通，第二读取电流由第二源极132、第六漏极106、第二互连线122、第二漏极102、第四漏极104、第八源极138，进入第四位线，第二存储节点QN的高电平传递给第四位线，读取第四位线为高电平，完成数据“0”的读取。

需要说明的是，对于同一个SRAM单元，当配合第一字线，通过第一位线和第二位线进行写入操作时，无法再配合第二字线，并通过第三位线和第四位线进行写入操作。同理，对于同一个SRAM单元，当配合第一字线，并通过第一位线和第二位线进行读取操作时，无法再配合第二字线，并通过第三位线和第四位线进行读取操作。但是，对于同一个SRAM单元，当配合第一字线，并通过第一位线和第二位线进行写入操作后，可以配合第二字线，并通过第三位线和第四位线进行读取操作，反之亦然。

而且，一个SRAM包括多个SRAM单元，多个SRAM单元按照行列排列。对位于同一行或同一列的两个SRAM单元，其中一个SRAM单元配合第一字线，并通过第一位线和第二位线进行写入/读取操作时，在同一时间内，另外一个SRAM单元将无法再配合第一字线，并通过第一位线和第二位线进行写入/读取操作。但是，对位于同一行或同一列的两个SRAM单元，当其中一个SRAM单元配合第一字线，并通过第一位线和第二位线进行写入/读取操作时，在统一时间内，另外一个SRAM单元可以配合第二字线，并通过配合第二字线，通过第三位线和第四位线进行写入/读取操作。也就是说，在一个SRAM的同一行或同一列中，可以同时有两个SRAM单元进行读写操作，这提升了SRAM的读写速度。

虽然本发明披露如上，但本发明并非限定于此。任何本领域技术人员，在不脱离本发明的精神和范围内，均可作各种更动与修改，因此本发明的保护范围应当以权利要求所限定的范围为准。

Claims (8)

1.一种SRAM单元，其特征在于，包括：

位于第一有源区的第一下拉晶体管、第一传输晶体管和第三传输晶体管，所述第一下拉晶体管与第一传输晶体管共第一漏极，第一传输晶体管与第三传输晶体管的类型相同，所述第三传输晶体管的第三漏极与第一漏极接触导通；

位于第二有源区的第二下拉晶体管、第二传输晶体管和第四传输晶体管，所述第二下拉晶体管与第四传输晶体管共第二漏极，所述第四传输晶体管的第四漏极与第二漏极电连接；

位于第一有源区和第二有源区之间的第三有源区，和位于所述第三有源区和第二有源区之间的第四有源区；

位于第三有源区的第一上拉晶体管，所述第一上拉晶体管与第一下拉晶体管共第一栅极；

位于所述第四有源区的第二上拉晶体管，所述第二上拉晶体管与第二下拉晶体管共第二栅极；

所述第一漏极、第一上拉晶体管的第五漏极与第二栅极电连接，所述第二漏极、第二上拉晶体管的第六漏极与第一栅极电连接。

2.如权利要求1所述的SRAM单元，其特征在于，所述第四传输晶体管与第二传输晶体管的类型相同；所述第四传输晶体管的第四漏极与第二漏极电连接为，所述第四漏极与第二漏极接触导通。

3.如权利要求1所述的SRAM单元，其特征在于，所述第一上拉晶体管为第一上拉PMOS晶体管，所述第二上拉晶体管为第二上拉PMOS晶体管；

所述第一下拉晶体管为第一下拉NMOS晶体管，所述第二下拉晶体管为第二下拉NMOS晶体管。

4.如权利要求3所述的SRAM单元，其特征在于，所述第一上拉PMOS晶体管和第二上拉PMOS晶体管的结构相同。

5.如权利要求3所述的SRAM单元，其特征在于，所述第一下拉NMOS晶体管和第二下拉NMOS晶体管的结构相同。

6.如权利要求1所述的SRAM单元，其特征在于，所述第一传输晶体管和第二传输晶体管的结构相同，第三传输晶体管和第四传输晶体管的结构相同。

7.如权利要求6所述的SRAM单元，其特征在于，所述第一传输晶体管和第二传输晶体管均为NMOS晶体管或PMOS晶体管。

8.如权利要求6所述的SRAM单元，其特征在于，所述第三传输晶体管和第四传输晶体管均为NMOS晶体管或PMOS晶体管。