CN104488079B - 具有合并鳍和垂直硅化物的finfet - Google Patents
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Abstract
提供了一种用于制造finFET器件的方法。在BOX层之上形成鳍结构。所述鳍结构包括半导体层并且在第一方向上延伸。栅极叠层形成在所述鳍结构上方的所述BOX层上，并且在第二方向上延伸。所述栅极叠层包括高K电介质层和金属栅极。在所述栅极叠层的侧壁上形成栅极间隔物，并且沉积外延层以合并所述鳍结构。注入离子以形成源极区和漏极区，并且在所述栅极间隔物的侧壁上形成伪间隔物。使用所述伪间隔物作为掩膜来使外延层的暴露部分凹陷或者完全去除。硅化形成邻接所述源极区和漏极区的硅化物区，每一个所述硅化物区包括位于所述源极区或漏极区的垂直侧壁上的垂直部分。
Description
技术领域
本发明总体上涉及半导体领域，更具体地，涉及具有合并鳍和垂直硅化物的鳍式场效应晶体管(finFET)。
背景技术
诸如鳍式场效应晶体管(finFET)的完全耗尽器件是实现栅极长度按比例缩小到25nm以下的首席候选者。然而，实现finFET的一个挑战是增加的接触电阻。当接触变小时，接触电阻增加。因此，随着栅极-栅极距离按比例缩小以增加密度(即，接触的栅极间距(CPP)按比例缩小)，接触电阻增加。常规finFET具有的接触电阻是同样面积的平面器件的接触电阻的1.5倍。另一个挑战是3D损失(penalty)。如果仅鳍的顶部具有硅化物，则常规finFET具有3D损失，这是因为电流不得不从底部到顶部垂直行进。
发明内容
本发明的一个实施例提供了一种制造finFET器件的方法。根据该方法，在掩埋氧化物(BOX)层之上形成多个鳍结构，其中每一个所述鳍结构包括半导体层并且在第一方向上延伸。栅极叠层形成在所述鳍结构之上的BOX层上，并且在与所述第一方向垂直的第二方向上延伸。所述栅极叠层包括高k电介质层和金属栅极。在所述栅极叠层的垂直侧壁上形成栅极间隔物(spacer)，并且在所述鳍结构之上沉积外延硅(外延)层以将所述鳍结构合并到一起。离子被注入以在所述鳍结构的所述半导体层中形成源极区和漏极区，并且在所述栅极间隔物的垂直侧壁上形成伪间隔物。所述伪间隔物用作掩膜来使所述外延层的暴露部分凹陷或者完全去除。进行硅化以形成邻接(abut)所述源极区和漏极区的硅化物区。每一个所述硅化物区包括位于所述源极区或漏极区的所述垂直侧壁上的垂直部分。
本发明的另一个实施例提供了一种finFET器件。所述finFET器件包括掩埋氧化物(BOX)层、位于所述BOX层之上的多个鳍结构、以及位于所述BOX层上的所述鳍结构之上的栅极叠层。每个所述鳍结构包括半导体层并且在第一方向上延伸，所述栅极叠层在与所述第一方向垂直的第二方向上延伸。所述栅极叠层包括高K电介质层和金属栅极。所述finFET器件还包括位于所述栅极叠层的垂直侧壁上的栅极间隔物、覆盖所述鳍结构并且将所述鳍结构合并到一起的外延硅(外延)层、位于所述鳍结构的所述半导体层中的源极区和漏极区、以及邻接所述源极区和漏极区的硅化物区。每一个所述硅化物区包括位于所述源极区或漏极区的所述垂直侧壁上的垂直部分。
从下面的详细描述中，本发明的其它目的、特征和优点将变得显而易见。然而应当理解，所述详细描述和具体例子，尽管指示了本发明的优选实施例，但是仅通过示例的目的给出，在不偏离本发明的情况下，自然可以进行各种修改。
附图说明
图1是根据本公开的一个实施例的finFET器件的横截面视图；
图2示例出了根据本发明的第一实施例在制造finFET器件的过程中在SOI衬底上方形成的多晶硅结构；
图3示例出了在第一实施例的制造过程期间形成在所述多晶硅结构侧面上的硅氮化物结构；
图4示例出了在第一实施例的制造过程期间鳍结构的形成；
图5示例出了在第一实施例的制造过程期间与所述鳍结构垂直的栅极叠层的形成；
图6示例出了在第一实施例的制造过程期间沿着所述栅极叠层的侧面形成的栅极间隔物；
图7示例出了在第一实施例的制造过程期间在所述鳍结构之上沉积的外延硅层；
图8示例出了在第一实施例的制造过程期间用于形成源极区和漏极区的离子注入；
图9示例出了在第一实施例的制造过程期间在所述栅极间隔物的侧面上形成的伪间隔物；
图10示例出了在第一实施例的制造过程期间凹陷的外延层的形成；
图11示例出了在第一实施例的制造过程期间硅化物区的形成；以及
图12是根据本公开的另一个实施例的finFET器件的横截面视图。
具体实施方式
下文中将参考附图详细描述本发明的优选实施例。
本发明的实施例提供了具有合并的鳍(源极区和漏极区)和垂直硅化物的鳍式场效应晶体管(finFET)。外延硅(外延)层在硅化物形成之前凹陷(或被部分去除)，并且然后垂直于沟道方向形成硅化物。具有该垂直硅化物的finFET克服了上面讨论的问题，这是因为接触面积增加了。因此，当栅极-栅极距离按比例缩小以增加密度(即，接触的栅极间距(CPP)按比例缩小)时，接触电阻减小。换而言之，垂直硅化物使得接触电阻与间距无关。此外，通过从底部到顶部的电流，不存在3D损失。并且所述外延层合并源极区和漏极区以提供减小的电阻和提高的性能。
图1示出了根据本发明的一个实施例的finFET器件的横截面视图(沿着图11的线A-A截取)。finFET器件100形成在绝缘体上硅(SOI)衬底上。SOI衬底包括被设置在掩埋氧化物(BOX)层112上的半导体(例如，硅)层111上，所述BOX层112被设置在半导体衬底上。在另一个实施例中，finFET器件形成在体硅衬底上。
finFET器件100包括被设置在硬掩膜104(即，电介质)上的栅极叠层102。本实施例的栅极叠层102包括多晶硅层105、金属栅极103和高K层107。栅极叠层102被设置在硅层111的掺杂区(N型或P型)上。所述掺杂区包括源极区108和漏极区110，其中栅极叠层102位于沟道区212上方，沟道区212位于源极区108和漏极区110之间。栅极间隔物106形成在栅极叠层102的垂直侧壁上。
在该实施例中，栅极间隔物106由一层或多层硅氮化物(SiN)和/或硅氧化物(SiO2)形成。另外，伪间隔物109形成在栅极间隔物106的垂直侧壁上。在该实施例中，栅极间隔物106由硅氮化物(SiN)或硅氧化物(SiOx)形成，并且伪间隔物109由二氧化硅(SiO2)形成。硅化物区116和118包括位于源极区108和漏极区110的垂直侧壁上的垂直部分。另外，硅化物区116和118包括形成在BOX层112上方的水平部分。
图2-11示例出了根据本发明的一个实施例制造图1的finFET器件的过程。该过程以SOI衬底开始，该SOI衬底包括被设置在掩埋氧化物(BOX)层112上的硅层111。如图2中所示，在硅层111上形成硬掩膜(电介质)层104。该实施例的硬掩膜104是二氧化硅(SiO2)或硅氮化物(SiN)。多晶硅结构204被沉积在硬掩膜层104上并且然后被蚀刻。如图3中所示，通过标准沉积和蚀刻工艺在多晶硅结构204的垂直侧壁上形成硅氮化物可去除结构206。
如图4中所示，多晶硅结构204被去除，并且硬掩膜104和硅层111被蚀刻以形成鳍结构208。然后去除所述可去除结构206，如图5中所示。这产生了鳍结构208，鳍结构208由位于可去除结构206下方的硬掩膜层104和硅层111的部分形成。栅极叠层102形成在与鳍结构208垂直的BOX层112上，并且SiN层210形成在栅极叠层102上。本实施例的栅极叠层102包括多晶硅层、金属栅极和高K层(例如HfO2)。如图6中所示，SiN层210和硬掩膜层104的上部被去除。栅极间隔物106沿着栅极叠层102的垂直侧壁形成。
然后在鳍结构208之上沉积外延硅(外延)层214，如图7中所示。在所示例的实施例中，外延层是原位掺杂的外延膜。原位掺杂的膜使得能够形成均匀的结，这导致电阻减小。外延层214在所述鳍上产生均匀的延伸以便将单独的鳍结构208合并在一起。所述外延层提供器件的保形(conformal)掺杂，减小电阻并且显著提高性能。然后将离子203注入到硅层111中以形成源极区和漏极区，如图8中所示。(图1、8-10和12示出了沿着穿过所述鳍结构之一的中心延伸的线截取的所述finFET器件的横截面视图)。外延形成和离子注入的结果是具有合并的源极区108和漏极区110的finFET器件。沟道区212位于源极区108和漏极区110之间。接下来，在栅极间隔物106的垂直侧壁上形成伪间隔物109，如图9中所示。在该实施例中，由二氧化硅(SiO2)形成伪间隔物109。
然后使用伪间隔物109作为掩膜进行蚀刻。这去除了所述外延层的一部分，从而形成凹陷的外延层119，如图10中所示。在该实施例中，外延层最初具有30-50nm的厚度，并且然后被蚀刻以产生厚度为10-15nm的凹陷外延层119。在一个实施例中，约一半的外延层厚度被去除。一般而言，凹陷外延层119的厚度被选择，以便随后产生具有充足厚度的水平硅化物，该水平硅化物同时足够薄以允许该水平硅化物到达BOX层112。
接下来，进行硅化。如图1和11中所示，这在栅极叠层102之上形成了硅化物层116，以及从侧面与源极区108和漏极区110邻接的硅化物区117和118。硅化物区116和118各自包括位于源极区或漏极区的垂直侧壁上的垂直部分以及形成在BOX层112上方的水平部分。在所示例的实施例中，形成镍硅化物。在另外的实施例中，使用镍、钛、钴或其组合或合金形成所述硅化物。可选地，在硅化之后去除伪间隔物109。然后在硅化物区上形成接触，并且以常规方式形成金属线，从而完成器件。
图12示出了根据本发明的一个实施例的finFET器件的横截面视图。在该备选实施例中，用于源极和漏极的硅化物区不包括水平部分。更具体地，当使用伪间隔物109作为掩膜进行外延层的蚀刻时，在暴露的区域中去除所述外延层的整个厚度。然后，进行硅化以形成栅极叠层102之上的硅化物层116以及从侧面与源极区108和漏极区110邻接的硅化物区124和126。
如图12所示，硅化物区124和126中的每一者包括位于源极区或漏极区的垂直侧壁上的垂直部分，但是不包括先前实施例的水平部分。在各种实施例中，使用镍、钛、钴或其组合或合金形成所述硅化物。可选地，在硅化之后去除伪间隔物109。然后在硅化物区上形成接触，并且以常规方式形成金属线，从而完成器件。
因此，本发明的实施例提供了具有合并的源极区和漏极区(鳍)以及所述源极区和漏极区上的垂直硅化物的finFET器件。在硅化物形成之前使所述外延层凹陷(或被部分去除)，并且然后垂直于沟道方向形成硅化物。该垂直硅化物增加了接触面积同时减小了延伸距离。因此，当栅极-栅极距离按比例缩小以增加密度(即，接触的栅极间距(CPP)按比例缩小)时，接触电阻减小。换言之，垂直硅化物使得接触电阻与间距无关。
此外，通过从底部到顶部的电流，不存在3D损失。此外，通过使用伪间隔物蚀刻所述外延层，所述垂直硅化物被自对准。所述伪间隔物在源极/漏极注入之后形成，以防止硅化物侵蚀。并且所述外延层合并源极区和漏极区，从而提供减小的电阻和改善的性能。
应当注意，本发明的一些特征可以在不使用本发明的其它特征的情况下用于其实施例。因此，前面的描述应当理解为仅仅是对本发明原理、教导、实例和示例性实施例的示例而非对其的限制。
应当理解，这些实施例仅仅是本申请的革新性教导的很多有利用途的例子。一般而言，在本申请的说明书中进行的陈述不必限制各种要求保护的发明中的任何发明。此外，一些陈述可以应用于一些创造性特征但不能应用于其它特征。
如上所述的电路是集成电路芯片设计的一部分。所述芯片设计以图形计算机编程语言创建，并存储在计算机存储介质(例如，磁盘、磁带、物理硬盘驱动器、或诸如存储访问网络中的虚拟硬盘驱动器)中。如果设计人员不制造芯片或不制造用于制造芯片的光刻掩模，设计人员会通过物理手段(例如，提供存储该设计的存储介质副本)或以电子方式(例如，通过因特网)直接或间接地将所产生的设计发送到这些实体。然后将存储的设计转换为用于制造光刻掩模的适当格式(例如，GDSII)，这些掩模典型地包括所关注的要形成于晶片上的芯片设计的多个副本。光刻掩模用于定义要蚀刻或以其他方式处理的晶片区域(和/或其上的层)。
上述方法用于集成电路芯片制造。
制造者可以以原始晶片形式(即，作为具有多个未封装芯片的单晶片)、作为裸小片或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装(例如，引线固定到母板的塑料载体或其他更高级别的载体)或多芯片封装(例如，具有一个或两个表面互连或掩埋互连的陶瓷载体)来安装芯片。在任何情况下，所述芯片然后都作为(a)中间产品(如母板)或(b)最终产品的一部分与其他芯片、分立电路元件和/或其他信号处理装置集成。最终产品可以是任何包括集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备及中央处理器的高级计算机产品(例如但不限于，信息处理系统)。
按照要求，在本文中公开了本发明的详细实施例；然而，应当理解，所公开的实施例仅仅是本发明的示例，而本发明可以体现为各种形式。因此，本文中公开的具体的结构性和功能性细节不应当被解释为限制性的，而是仅仅应当解释为权利要求的基础并且解释为教导本领域技术人员在实际上任何适当的具体结构中以各种方式采用本发明的代表性基础。此外，本文中使用的术语和短语并不旨在限制；而是更确切地，是为了提供对本发明的可理解的描述。
本文中使用的词语“一”或“一个”被定义为一个或多于一个。本文中使用的词语“多个”被定义为两个或多于两个。除非另外明确声明，否则复数和单数词语是相同的。本文中使用的词语“另一个”被定义为至少又一个或更多。本问中使用的词语“包括”和/或“具有”被定义为包括(即，开放式语言)。本文中使用的术语“耦合”被定义为连接，但不一定是直接地连接，并且不一定是机械地连接。本文中使用的术语“程序”、“软件应用程序”等被定义为被设计用于在计算机系统上执行的指令序列。程序、计算机程序或软件应用程序可以包括子例程、函数、过程、对象方法、对象实现、可执行应用、小应用程序(applet)、小服务程序(servlet)、源代码、目标代码、共享库/动态加载库和/或被设计用于在计算机系统上执行的其它指令序列。
尽管已经公开了本发明的具体实施例，但是本领域普通技术人员将理解，可以在不脱离本发明的精神和范围的情况下对这些具体实施例进行变化。因此，本发明的范围并不限于具体实施例，并且旨在所附权利要求涵盖本发明范围内的任何以及全部这些应用、修改和实施例。
Claims (19)
1.一种制造finFET器件的方法，所述方法包括：
在掩埋氧化物(BOX)层之上形成多个鳍结构，每一个所述鳍结构包括半导体层并且在第一方向上延伸；
在所述BOX层上形成栅极叠层，所述栅极叠层形成在所述鳍结构之上并且在与所述第一方向垂直的第二方向上延伸，所述栅极叠层包括高K电介质层和金属栅极；
在所述栅极叠层的垂直侧壁上形成栅极间隔物；
在所述鳍结构之上沉积外延硅(外延)层，所述外延层将所述鳍结构合并在一起；
注入离子以在所述鳍结构的所述半导体层中形成源极区和漏极区；
在所述栅极间隔物的垂直侧壁上形成伪间隔物；
使用所述伪间隔物作为掩膜来使所述外延层的暴露部分凹陷或者将所述外延层的暴露部分完全去除；以及
进行硅化以形成邻接所述源极区和漏极区的硅化物区，每一个所述硅化物区包括位于所述源极区或漏极区的所述垂直侧壁上的垂直部分。
2.根据权利要求1所述的方法，
其中使用所述伪间隔物作为掩膜包括使所述外延层的所述暴露部分凹陷，因此凹陷的外延层保留在所述BOX层上，并且
每一个所述硅化物区包括形成在所述BOX层上方的水平部分。
3.根据权利要求2所述的方法，其中所述外延层的厚度为30-50nm，并且所述凹陷的外延层的厚度为10-15nm。
4.根据权利要求2所述的方法，其中在进行了硅化之后，所述凹陷的外延层的整个厚度被硅化。
5.根据权利要求1所述的方法，
其中使用所述伪间隔物作为掩膜包括完全去除所述外延层的所述暴露部分，并且
所述硅化物区不包括形成在所述BOX层上方的水平部分。
6.根据权利要求1所述的方法，还包括在每一个所述硅化物区上形成接触。
7.根据权利要求1所述的方法，其中形成所述鳍结构包括：
在绝缘体上半导体衬底上形成电介质层，所述衬底包括位于所述掩埋氧化物(BOX)层之上的所述半导体层；
在所述电介质层上形成至少两个可去除的结构，所述可去除的结构彼此分隔开；
使用所述可去除的结构作为掩膜蚀刻所述电介质层和所述半导体层，从而在所述可去除的结构下方形成所述鳍结构；以及
去除所述可去除的结构。
8.一种finFET器件，包括：
掩埋氧化物(BOX)层；
位于所述BOX层之上的多个鳍结构，每一个所述鳍结构包括半导体层并且在第一方向上延伸；
位于所述BOX层上的所述鳍结构之上的栅极叠层，所述栅极叠层在与所述第一方向垂直的第二方向上延伸，所述栅极叠层包括高K电介质层和金属栅极；
位于所述栅极叠层的垂直侧壁上的栅极间隔物；
覆盖所述鳍结构的外延硅(外延)层，所述外延层将所述鳍结构合并在一起；
位于所述鳍结构的所述半导体层中的源极区和漏极区；
邻接所述源极区和漏极区的硅化物区，每一个所述硅化物区包括位于所述源极区或漏极区的所述垂直侧壁上的垂直部分；以及
位于所述栅极间隔物的垂直侧壁上的伪间隔物，每一个源极区和漏极区的所述垂直侧壁与所述伪间隔物之一的垂直侧壁对准。
9.根据权利要求8所述的finFET器件，其中每一个所述硅化物区也包括水平部分，所述水平部分形成在所述BOX层上方并且在所述第一方向上从所述垂直部分延伸。
10.根据权利要求9所述的finFET器件，其中所述硅化物区的所述水平部分的厚度为10-15nm。
11.根据权利要求9所述的finFET器件，其中所述硅化物区的所述水平部分的下表面与所述BOX层直接接触。
12.根据权利要求8所述的finFET器件，还包括：在每一个所述硅化物区上的接触。
13.根据权利要求8所述的finFET器件，
其中每一个所述鳍结构包括位于所述半导体层上方的电介质层，并且
所述半导体层是硅层。
14.一种包括多个finFET器件的集成电路，所述finFET器件中的至少一个finFET器件包括：
掩埋氧化物(BOX)层；
位于所述掩埋氧化物(BOX)层之上的多个鳍结构，每一个所述鳍结构包括半导体层并且在第一方向上延伸；
位于所述BOX层上的所述鳍结构之上的栅极叠层，所述栅极叠层在与所述第一方向垂直的第二方向上延伸，所述栅极叠层包括高K电介质层和金属栅极；
位于所述栅极叠层的垂直侧壁上的栅极间隔物；
覆盖所述鳍结构的外延硅(外延)层，所述外延层将所述鳍结构合并在一起；
位于所述鳍结构的所述半导体层中的源极区和漏极区；
邻接所述源极区和漏极区的硅化物区，每一个所述硅化物区包括位于所述源极区或漏极区的所述垂直侧壁上的垂直部分；以及
位于所述栅极间隔物的垂直侧壁上的伪间隔物，每一个源极区和漏极区的所述垂直侧壁与所述伪间隔物之一的垂直侧壁对准。
15.根据权利要求14所述的集成电路，其中每一个所述硅化物区也包括水平部分，所述水平部分形成在所述BOX层上方并且在所述第一方向上从所述垂直部分延伸。
16.根据权利要求15所述的集成电路，其中，所述硅化物区的所述水平部分的厚度为10-15nm。
17.根据权利要求15所述的集成电路，其中所述硅化物区的所述水平部分的下表面与所述BOX层直接接触。
18.根据权利要求14所述的集成电路，其中所述至少一个finFET器件还包括位于每个所述硅化物区上的接触。
19.根据权利要求14所述的集成电路，
其中每一个所述鳍结构包括位于所述半导体层上方的电介质层，并且
所述半导体层是硅层。
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