CN104465344A - 一种改善pmos器件性能的离子注入方法 - Google Patents
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Abstract
本发明涉及集成电路加工工艺，尤其涉及一种改善PMOS器件性能的离子注入方法，通过在侧墙层刻蚀前，在将形成PMOS的第一晶体管区域增加一步紫外线处理工艺，使将形成PMOS的第一晶体管区域比将形成NMOS的第二晶体管区域有更低的刻蚀速率，进而在侧墙层刻蚀后，使将形成PMOS的第一晶体管区域的侧墙层比将形成NMOS的第二晶体管的侧墙层有更高的厚度。
Description
技术领域
本发明涉及集成电路加工工艺，尤其涉及一种改善PMOS器件性能的离子注入方法。
背景技术
随着半导体器件尺寸进入深亚微米沟长范围，器件内部的电场强度也随之增强,特别是在漏结附近存在一强电场，载流子在这一强电场中获得较高的能量，成为热载流子。热载流子对器件性能产生一定的影响，一方面，热载流子越过Si-SiO2势垒，注入到氧化层中，不断积累，改变阈值电压从而影响器件寿命；另一方面，在漏附近的耗尽区中与晶格碰撞产生电子空穴对，对于NMOS管，碰撞产生的电子形成附加的漏电流，空穴则被衬底收集，形成衬底电流，使总电流成为饱和漏电流与衬底电流之和。衬底电流越大，说明沟道中发生的碰撞次数越多，相应的热载流子效应越严重。热载流子效应是限制器件最高工作电压的基本因素之一。
为了减弱漏区电场、以改进热载流子注入效应，现有技术中采用在MOSFET设置LDD(Lightly Doped Drain，轻掺杂漏区，简称LDD)结构，即是在沟道中靠近漏极的附近设置一个低掺杂的漏区，让该低掺杂的漏区也承受部分电压，这种结构可防止热载流子注入效应。而在实际的制作过程中，源漏端都会采用侧墙层工艺来形成LDD，但是传统工艺PMOS和NMOS的侧墙层的宽度相同。
随着超大规模集成电路的特征尺寸按照摩尔定律的发展，现在已经发展到20纳米及以下的特征尺寸，以便在更小面积上增加半导体器件的容量并降低成本，形成具有更好性能、更低功耗的半导体器件。众所周知，NMOS和PMOS在源漏区离子注入(implant)前拥有相同的侧墙层(spacer)尺寸，但是对于PMOS，因为硼原子质量小，扩散很快，器件的性能容易受到侧墙层尺寸的影响；对于NMOS，由于磷原子的原子质量较大，不容易受到侧墙层尺寸的影响。所以如何能使PMOS在源漏区离子注入前拥有较大的侧墙层尺寸，而又不影响到NMOS和后续的工艺成为本领域技术人员面临的一大难题。
发明内容
针对上述问题，本发明提出一种改善PMOS器件性能的离子注入方法，通过在侧墙层刻蚀前，在将形成PMOS的第一晶体管区域增加一步紫外线处理工艺，使将形成PMOS的第一晶体管区域比将形成NMOS的第二晶体管区域有更低的刻蚀速率，进而在侧墙层刻蚀后将形成PMOS的第一晶体管侧墙层比形成将形成NMOS的第二晶体管侧墙层有更高的厚度。
一种改善PMOS器件性能的离子注入方法，其中，所述方法包括：
提供一硅基板，所述硅基板包含第一晶体管区域和第二晶体管区域，所述第一晶体管区域形成有第一栅极，所述第二晶体管区域形成有第二栅极；
沉积一侧墙层覆盖所述第一晶体管区域上表面、第二晶体管区域上表面、第一栅极顶部和侧壁和第二栅极顶部和侧壁；
沉积一保护层覆盖所述侧墙层，旋涂第一光刻胶层覆盖所述保护层；
第一刻蚀，去除位于第一晶体管区域上表面的第一光刻胶层和保护膜以及第二晶体管区域上表面的第一光刻胶层；
对第一晶体管区域进行紫外线处理工艺；
去除第二晶体管区域上的保护膜；
第二刻蚀，去除第一栅极顶部的侧墙层和第二栅极区顶部的侧墙层以及第一晶体管区域上表面的侧墙层；
对第一晶体管区域进行第一离子注入工艺，形成第一晶体管；
对第二晶体管区域进行第二离子注入工艺，形成第二晶体管；
刻蚀去除第一栅极侧壁的侧墙层和第二栅极侧壁的侧墙层。
上述方法，其中，进行所述第一离子注入工艺前进行的步骤还包括：
于硅基板上旋涂第二光刻胶层，覆盖于第一晶体管区域的上表面、第二晶体管区域的上表面、第一栅极的顶部和侧壁以及第二栅极的顶部和侧壁；
第三刻蚀工艺，去除第一晶体管区域上表面的第二光刻胶层。
上述方法，其中，所述第二离子注入工艺前进行的步骤还包括：
旋涂第三光刻胶层，覆盖第一晶体管上表面、第二晶体管区域上表面、第一栅极的顶部和侧壁以及第二栅极的顶部和侧壁；
第四刻蚀工艺，去除覆盖于第二晶体管顶部的第三光刻胶层。
上述方法，其中，所述侧墙层材质为氮化硅，采用等离子化学气相沉积的方法形成所述侧墙层。
上述方法，其中，所述紫外线处理工艺采用的是紫外灯照射，所述紫外灯发射的波长为100-400纳米，照射时间为100s-1000s。
上述方法，其中，采用所述紫外灯照射时放置硅基板的温度为300-480度。
上述方法，其中，所述第二刻蚀为干法刻蚀。
上述方法，其中，经过所述干法刻蚀第一晶体管区域的侧墙层厚度与第二晶体管区域的侧墙层厚度比在1.5-2.5之间。
上述方法，其中，所述第一晶体管为PMOS管，所述第二晶体管为NMOS管。
上述方法，其中，所述第一离子注入工艺注入的是B离子，所述第二离子注入工艺注入的是P离子。
上述方法，其中，所述形成第一晶体管后进行的步骤包括：
剥离残留的第三光刻胶层。
上述方法，其中，所述形成第二晶体管后进行的步骤包括：
剥离残留的第四光刻胶层。
上述方法，其中，刻蚀去除第一栅极侧壁侧墙层和第二栅极侧壁侧墙层的步骤还包括：
旋涂一第五光刻胶层覆盖于第一晶体管上表面、第二晶体管上表面、第一栅极的顶部和侧壁以及第二栅极的顶部和侧壁。
上述方法，其中，刻蚀去除第一栅极的侧壁侧墙层和第二栅极的侧壁侧墙层的后进行的步骤还包括：
剥离残留的第五光刻胶层。
上述发明具有如下优点或者有益效果：
本发明公开了一种改善PMOS器件性能的离子注入方法，通过在将形成PMOS的第一晶体管增加一紫外线处理工艺，使第一晶体管区域侧墙层有更低的刻蚀速率，从而侧墙层刻蚀后形成第一晶体管区域侧墙层的厚度比第二晶体管区域侧墙层厚度高，离子注入过程中第一晶体管区域较厚的侧墙层能够抑制注入离子的扩散，同时不影响第二晶体管离子注入，这种方法有效改善了PMOS器件的性能。
附图说明
图1是改善PMOS器件性能的离子注入方法流程图；
图2是硅基板结构示意图；
图3是在硅基板上沉积一侧墙层后结构示意图；
图4是在硅基板上添加一保护层后结构示意图；
图5是紫外线处理第一晶体管区域侧墙层结构示意图；
图6是侧墙层刻蚀后结构示意图；
图7是形成PMOS、NMOS后结构示意图。
实施方式
下面结合附图和具体的实施例对本发明作进一步的说明，但是不作为本发明的限定。
针对上述存在的问题，本发明披露了一种改善PMOS器件性能的离子注入方法，通过在将形成PMOS的第一晶体管区域增加一紫外线照射工艺，降低第一晶体管区域侧墙层的刻蚀速率，从而侧墙层刻蚀后形成第一栅极侧壁侧墙层比第二栅极侧壁侧墙层有较高的厚度，有效阻止了P离子注入过程中P离子的扩散，改善了PMOS的性能。参照图1所示改善PMOS器件性能的离子注入方法的流程图，下面结合具体附图对本发明作进一步的说明。
参照图2所示结构，提供一包含有第一晶体管区域1和第二晶体管区域2组成的硅基板，其中第一晶体管区域1上形成有第一栅极11，第二晶体管2上形成有第二栅极21，其中第一晶体管区域与第二晶体管区域由隔离结构隔开。
参照图3所示结构，沉积一侧墙层3覆盖于第一晶体管区域上表面、第二晶体管区域上表面、第一栅极顶部和侧壁以及第二栅极顶部和侧壁，其中，侧墙层的材质为氮化硅，采用化学气相沉积的方法沉积侧墙层3。
参照图4所示结构，覆盖一保护层4覆盖于侧墙层3的上表面，保护层在后续紫外线处理第一晶体管区域侧墙层时对第二晶体管区域的侧墙层起到保护的作用，以防止第二晶体管区域侧墙层受到紫外线的照射而造成性质发生变化。
旋涂一第一光刻胶层覆盖保护层4的上表面，以图案化的光刻胶为掩膜，刻蚀去除第一晶体管区域的保护层，刻蚀结束后剥离残留于保护层4上表面和第一晶体管区域的第一光刻胶层。
参照图5所示结构，对第一晶体管区域侧墙层进行紫外线处理工艺，其中，紫外线处理采用的是紫外灯照射的方法，采用紫外灯的波长在100纳米-400纳米之间，照射时间在100s-1000s，紫外等照射时将硅基板置放在300度-480度的温度范围，侧墙层在紫外线处理前有较高的SiH/N-H比，刻蚀速率较高，而紫外线处理降低了SiH/N-H比，从而降低了刻蚀速率，紫外线处理的时间越长，得到的侧墙层的SiH/N-H比和刻蚀速率越低，紫外线处理前后的刻蚀比在1.5-2.5之间。
去除第二晶体管区域保护层，旋涂一第二光刻胶层覆盖于侧墙层3的表面，其中包括上表面和第一栅极的侧壁以及第二栅极的侧壁。进行第二刻蚀工艺只保留第一栅极1侧壁和第二栅极2侧壁的侧墙层，由于第一栅极侧壁的侧墙层经过紫外线处理，有相对紫外线处理前有较低的刻蚀速率，所示第二刻蚀工艺结束后第一栅极侧壁的侧墙层部分与第二栅极侧部的侧墙层厚度不同，第一栅极侧壁侧墙层厚度是第二栅极侧壁侧墙层厚度的1.5-2.5倍；其中，第二刻蚀为干法刻蚀，形成如图6所示结构示意图。
旋涂一第三光刻胶层覆盖于第一晶体管区域上表面、第二晶体管区域上表面、第一栅极的顶部和侧壁以及第二栅极的顶部和侧壁，以图案化的光刻胶为掩膜，去除第一晶体管区域上表面光刻胶和第一栅极顶部和侧壁的第三光刻胶层；于第一栅极左右两侧的第一晶体管区域进行第一离子注入工艺，其中注入的是P(磷)离子，形成第一晶体管，即PMOS管。第一离子注入工艺操作完成后，剥离剩余的第三光刻胶层，由于第一栅极侧墙层有较高的厚度，有效阻止了P离子的扩散。
旋涂一第四光刻胶层覆盖于第一晶体管区域上表面、第二晶体管区域上表面、第一栅极的顶部和侧壁以及第二栅极的顶部和侧壁，以图案化的光刻胶为掩膜，去除第二晶体管区域上表面和第二栅极顶部和侧壁的第四光刻胶层；于第二栅极左右两侧的第二晶体管区域进行第二离子注入工艺，其中注入的是B(硼)离子，形成第二晶体管，即NMOS管。第二离子注入工艺操作完成后，剥离剩余的第四光刻胶层。
旋涂一第五光刻胶层覆盖第一晶体管上表面、第二晶体管上表面、第一栅极顶部和侧壁以及第二栅极顶部和侧壁，一图案化的光刻胶为掩膜，刻蚀去吃第一栅极侧壁的侧墙层以及第二栅极侧壁的侧墙层，刻蚀结束后，剥离残留的第五光刻胶层，形成如图7所示的结构示意图。
综上所述，本发明公开了一种改善PMOS器件性能的离子注入方法，利用紫外线处理工艺处理第一晶体管区域侧墙层，使第一栅极侧壁侧墙层比第二栅极侧壁侧墙层有较低的刻蚀速率，从而侧墙层刻蚀后第一栅极侧壁侧墙层有较高的厚度，有效组织了第一离子注入工艺中P离子的扩散，且不影响第二离子注入过程，有效改善了PMOS管的性能。
本领域技术人员应该理解，本领域技术人员在结合现有技术以及上述实施例可以实现所述变化例，在此不做赘述。这样的变化例并不影响本发明的实质内容，在此不予赘述。
以上对本发明的较佳实施例进行了描述。需要理解的是，本发明并不局限于上述特定实施方式，其中未尽详细描述的设备和结构应该理解为用本领域中的普通方式予以实施；任何熟悉本领域的技术人员，在不脱离本发明技术方案范围情况下，都可利用上述揭示的方法和技术内容对本发明技术方案作出许多可能的变动和修饰，或修改为等同变化的等效实施例，这并不影响本发明的实质内容。因此，凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所做的任何简单修改、等同变化及修饰，均仍属于本发明技术方案保护的范围。
Claims (14)
1.一种改善PMOS器件性能的离子注入方法，其特征在于，所述方法包括：
提供一硅基板，所述硅基板包含第一晶体管区域和第二晶体管区域，所述第一晶体管区域形成有第一栅极，所述第二晶体管区域形成有第二栅极；
沉积一侧墙层覆盖所述第一晶体管区域上表面、第二晶体管区域上表面、第一栅极顶部和侧壁和第二栅极顶部和侧壁；
沉积一保护层覆盖所述侧墙层，旋涂第一光刻胶层覆盖所述保护层；
进行第一刻蚀，去除位于第一晶体管区域上表面的第一光刻胶层和保护层以及第二晶体管区域上表面的第一光刻胶层；
对第一晶体管区域进行紫外线处理；
去除第二晶体管区域上的保护层；
进行第二刻蚀，去除第一栅极顶部的侧墙层和第二栅极顶部的侧墙层以及第一晶体管区域上表面的侧墙层；
对第一晶体管区域进行第一离子注入工艺，形成第一晶体管；
对第二晶体管区域进行第二离子注入工艺，形成第二晶体管；
刻蚀去除第一栅极侧壁的侧墙层和第二栅极侧壁的侧墙层。
2.如权利要求1所述方法，其特征在于，所述第一离子注入工艺前进行的步骤还包括：
于硅基板上旋涂第二光刻胶层，覆盖于第一晶体管区域的上表面、第二晶体管区域的上表面、第一栅极的顶部和侧壁以及第二栅极的顶部和侧壁；
进行第三刻蚀工艺，去除第一晶体管区域上表面的第二光刻胶层。
3.如权利要求1所述方法，其特征在于，所述第二离子注入工艺前进行的步骤还包括：
旋涂第三光刻胶层，覆盖第一晶体管区域上表面、第二晶体管区域上表面、第一栅极顶部和侧壁以及第二栅极顶部和侧壁；
进行第四刻蚀工艺，去除覆盖于第二晶体管区域顶部的第三光刻胶层。
4.如权利要求1所述方法，其特征在于，所述侧墙层材质为氮化硅，采用等离子化学气相沉积的方法形成所述侧墙层。
5.如权利要求1所述方法，其特征在于，所述紫外线处理采用的是紫外灯照射，所述紫外灯其发射紫外线的波长为100-400纳米，照射时间为100s-1000s。
6.如权利要求5所述方法，其特征在于，采用所述紫外灯照射时放置硅基板的温度为300-480度。
7.如权利要求1所述方法，其特征在于，所述第二刻蚀为干法刻蚀。
8.如权利要求7所述方法，其特征在于，经过所述干法刻蚀第一晶体管区域侧墙层厚度与第二晶体管区域侧墙层厚度比为1.5-2.5。
9.如权利要求1所述方法，其特征在于，所述第一晶体管为PMOS管，所述第二晶体管为NMOS管。
10.如权利要求1所述方法，其特征在于，所述第一离子注入工艺注入的是B离子，所述第二离子注入工艺注入的是P离子。
11.如权利要求1所述方法，其特征在于，形成所述第一晶体管后进行的步骤包括：
剥离残留的第一光刻胶层。
12.如权利要求1所述方法，其特征在于，形成所述第二晶体管后进行的步骤包括：
剥离残留的第二光刻胶层。
13.如权利要求1所述方法，其特征在于，刻蚀去除第一栅极侧壁的侧墙层和第二栅极侧壁的侧墙层的步骤还包括：
旋涂一第五光刻胶层覆盖于第一晶体管区域上表面、第二晶体管区域上表面、第一栅极顶部和侧壁以及第二栅极顶部和侧壁。
14.如权利要求13所述方法，其特征在于，刻蚀去除第一栅极侧壁的侧墙层和第二栅极侧壁的侧墙层之后进行的步骤还包括：
剥离残留的第五光刻胶层。
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| RJ01 | Rejection of invention patent application after publication | ||
| RJ01 | Rejection of invention patent application after publication |
Application publication date: 20150325 |