CN104425393A - 半导体器件 - Google Patents

半导体器件 Download PDF

Info

Publication number
CN104425393A
CN104425393A CN201410070604.3A CN201410070604A CN104425393A CN 104425393 A CN104425393 A CN 104425393A CN 201410070604 A CN201410070604 A CN 201410070604A CN 104425393 A CN104425393 A CN 104425393A
Authority
CN
China
Prior art keywords
semiconductor device
mentioned
edge
semiconductor element
frangible portion
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201410070604.3A
Other languages
English (en)
Inventor
镰田周次
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toshiba Corp
Original Assignee
Toshiba Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toshiba Corp filed Critical Toshiba Corp
Publication of CN104425393A publication Critical patent/CN104425393A/zh
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/562—Protection against mechanical damage
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/02—Containers; Seals
    • H01L23/04—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls
    • H01L23/043—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body
    • H01L23/051—Containers; Seals characterised by the shape of the container or parts, e.g. caps, walls the container being a hollow construction and having a conductive base as a mounting as well as a lead for the semiconductor body another lead being formed by a cover plate parallel to the base plate, e.g. sandwich type
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49575—Assemblies of semiconductor devices on lead frames
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Die Bonding (AREA)
  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Fuses (AREA)

Abstract

提供具有高可靠性的压接型的半导体器件。实施方式的半导体器件包括：框体；半导体元件，配置在框体的内侧，在第1面具有第1电极，在与第1面相反侧的第2面具有第2电极；第1电极块，设置在第1面侧，与第1电极电连接；第1连接部，连接第1电极块和框体；第2电极块，设置在第2面侧，与第2电极电连接；以及第2连接部，连接第2电极块和框体。而且，第1连接部或第2连接部具有在局部对压力或温度的耐性低的脆弱部。

Description

半导体器件
（相关申请）
本申请享受以日本专利申请2013-188370号（申请日：2013年9月11日）为基础申请的优先权。本申请通过参照该基础申请而包含该基础申请的全部内容。
技术领域
本发明的实施方式涉及半导体器件。
背景技术
压接型半导体器件因两面散热而提高功率密度，实现高电压、大电流下的高可靠性。压接型半导体器件具有绝缘性的框体内部的半导体元件被上下的电极块夹着并被气密密封的结构。通过从外部对上下的电极块施加按压力，确保内部的电接触。
对于压接型半导体器件，即使内部的半导体元件击穿，半导体器件自身也不会破损而是短路。因此，通过把压接型半导体器件串联连接地使用，具有容易实现即使在半导体元件击穿后也不会立即使系统停止而能够工作等的冗余设计的优点。
但是，如果击穿了的半导体元件持续处于过负荷状态，则有因温度显著上升而发生半导体元件的熔化、内部压力上升而发生爆炸的可能。如果发生爆炸，则有半导体器件的碎片飞散、使半导体器件周边的电路、冷却装置受损从而系统变得不能工作的可能。
发明内容
本发明要解决的问题是提供具有高可靠性的压接型的半导体器件。
实施方式的半导体器件包括：框体；半导体元件，配置在框体的内侧，在第1面具有第1电极，在与第1面相反侧的第2面具有第2电极；第1电极块，设置在第1面侧，与第1电极电连接；第1连接部，连接第1电极块和框体；第2电极块，设置在第2面侧，与第2电极电连接；以及第2连接部，连接第2电极块和框体。而且，第1连接部或第2连接部具有在局部对压力或温度的耐性低的脆弱部。
附图说明
图1是实施方式1的半导体器件的示意图。
图2是实施方式1的半导体器件的重要部位的示意图。
图3是实施方式2的半导体器件的示意图。
图4是实施方式2的半导体器件的重要部位的示意图。
图5是实施方式3的半导体器件的示意图。
图6是实施方式4的半导体器件的重要部位的示意图。
图7是实施方式5的半导体器件的重要部位的示意图。
图8是实施方式6的半导体器件的重要部位的示意图。
具体实施方式
以下，参照附图说明本发明的实施方式。另外，在以下的说明中，对相同的部件等赋予相同的符号，对曾经说明过的部件等适当省略其说明。
（实施方式1）
本实施方式的半导体器件包括：绝缘性的框体；配置在框体的内侧、在第1面具有第1电极、在与第1面相反侧的第2面具有第2电极的半导体元件；设置在第1面侧、与第1电极电连接的第1电极块；连接第1电极块和框体的第1连接部；设置在第2面侧、与第2电极电连接的第2电极块；以及连接第2电极块和框体的第2连接部。另外，第1连接部或第2连接部具有在局部对压力的耐性低的脆弱部。
图1是本实施方式的半导体器件的示意图。图1（a）是示意剖面图，图1（b）是示意俯视图，图1（c）是半导体元件的示意剖面图。本实施方式的半导体器件是压接型半导体器件。图1（a）是图1（b）的AA剖面图。
本实施方式的半导体器件在内部配置多个半导体元件10。像图1（c）所示的那样，半导体元件10在第1面具有第1电极10a，在与第1面相反侧的第2面具有第2电极10b。在第1电极10a与第2电极10b之间是半导体元件区域10c。
半导体元件10是例如硅的PIN二极管。第1电极10a是例如阳极电极。第2电极10b是例如阴极电极。
半导体元件10配置在绝缘性的框体12的内侧。绝缘性的框体12为例如圆筒形，用陶瓷形成。
多个半导体元件10被树脂框14支撑。树脂框14确保半导体终端区域的绝缘距离，具有调准多个半导体元件10的功能。
另外，在半导体元件10的第1面侧设置热补偿板16a，在第2面侧设置热补偿板16b。在热补偿板16a、热补偿板16b中使用热膨张系数与半导体元件10接近的材料。例如，在半导体元件10为硅时，作为材料使用热膨张系数与硅接近的钼。
在半导体元件10的第1面侧设置第1电极块18。另外，在半导体元件10的第2面侧设置第2电极块20。第1电极块18和第2电极块20为圆形。
第1电极块18与热补偿板16a相接设置，第2电极块20与热补偿板16b相接设置。第1电极块18和第2电极块20由金属例如铜形成。
第1电极块18和框体12通过第1边缘（第1连接部）22连接。第1边缘22由金属例如铁镍合金形成。
第1电极块18与第1边缘22通过例如焊接连接。另外，第1边缘22和框体12通过例如钎焊连接。
第2电极块20和框体12通过第2边缘（第2连接部）24连接。第2边缘24由金属例如铁镍合金形成。
第2电极块20与第2边缘24通过例如焊接连接。另外，第2边缘24和框体12通过例如硬钎焊连接。
收容半导体元件10的半导体器件的内部被框体12、第1电极块18、第2电极块20、第1边缘22、第2边缘24气密密封。在半导体器件的内部填充惰性气体例如氮气。通过填充惰性气体，防止内部的半导体元件10、热补偿板16a、热补偿板16b等被氧化。
第1边缘22、第2边缘24是例如板状的金属，具有强度适度的弹簧特性。因此，如果从半导体器件的外部对第1电极块18和第2电极块20施加按压力，则半导体元件10、热补偿板16a、热补偿板16b、第1电极块18、第2电极块20相互紧密结合，保持良好的电接触。因此，第1电极块18与第1电极10a电导通，第2电极块20与第2电极10b电导通。
第1边缘22具有在局部对压力的耐性低的区域即脆弱部30。像图1（b）所示的那样，在第1边缘22上在多个位置例如在对称的位置上设置8处脆弱部30。
图2是本实施方式的半导体器件的重要部位的示意图，是在图1（a）中虚线的圆所示的部分的放大图。图2（a）是示意剖面图，图2（b）是示意俯视图。图2（a）是图2（b）的BB剖面。
脆弱部30是形成在第1边缘22的下面侧、即半导体元件10侧的面的圆形的沟。通过设置圆形的沟，脆弱部30就成为第1边缘22的膜厚局部性地薄的部分。
因此，脆弱部30的机械强度减弱，对压力的耐性降低。把脆弱部30的膜厚、形状设定成，在包含第1边缘22和第2边缘24的半导体器件的全部构成中脆弱部30对压力的耐性最低。
第1边缘22和第2边缘24为了具有弹簧特性而用比较薄的金属板形成。因此，对压力的耐性低的脆弱部30的形成是容易的。
如果例如半导体元件10击穿而短路后，持续处于过负荷状态，则有因温度显著上升而产生半导体元件的熔化、内部压力上升而发生爆炸的可能。如果发生爆炸，则有半导体器件的碎片飞散、使半导体器件周边的电路、冷却装置等受损从而组装了半导体器件的系统变得不能工作的可能。
根据本实施方式，正是通过设置在局部对压力的耐性低的脆弱部30，在内部的压力上升时，脆弱部30在发生爆炸之前就破坏了。由此，半导体器件内部的压力被释放而下降，防止爆炸。因此，抑制了半导体器件的碎片飞散而使半导体器件周边的电路、冷却装置等受损的情况。
另外，通过设置脆弱部30，可以预测因半导体元件10的击穿引起的半导体器件的破坏位置。因此，即使由于半导体元件10击穿而熔化了的半导体元件等从半导体器件的破坏位置飞散，通过进行预先在脆弱部30附近不配置容易受损伤的电路、部品等的系统设计，也可以把系统的二次损伤防患于未然。
以上，根据本实施方式，实现了抑制爆炸、具有高可靠性的压接型的半导体器件。
另外，希望脆弱部30具有常温时的框体12内部的压力的2倍以上、10倍以下的耐性。如果比上述范围低，则有可能在半导体元件10尚未击穿的状态下脆弱部30就破坏了。如果比上述范围高，则恐怕在脆弱部30破坏之前半导体器件就发生爆炸了。
另外，虽然以在第1边缘22设置脆弱部30的情况为例进行了说明，但当然也可以在第2边缘24设置脆弱部30。
另外，作为脆弱部30的沟的形状不限于圆形，当然也可以是三角形、四角形等其它的形状。
（实施方式2）
本实施方式的半导体器件除了在局部对压力的耐性低的脆弱部是交叉状的切痕、上述脆弱部的形成位置不同以外，与实施方式1相同。因此，对与实施方式1重复的内容省略记述。
图3是本实施方式的半导体器件的示意图。图3（a）是示意剖面图，图3（b）是示意俯视图。图3（a）是图3（b）的AA剖面图。
第1边缘22具有在局部对压力的耐性低的区域即脆弱部30。像图3（b）所示的那样，在第1边缘22上在多个位置例如在对称的位置上设置8处脆弱部30。
图4是本实施方式的半导体器件的重要部位的示意图，图4（a）是虚线的圆所示的部分的放大图。图4（a）是示意剖面图，图4（b）是示意俯视图。图4（a）是图4（b）的BB剖面。
脆弱部30是在第1边缘22的上面侧、即在与半导体元件10相反侧的面形成的交叉状的切痕。更具体地，是切成十字型的沟。通过设置十字型切痕，脆弱部30就成为第1边缘22的膜厚局部性地薄的部分。
因此，脆弱部30的机械强度减弱，对压力的耐性降低。把脆弱部30的切痕深度等设定成，在包含第1边缘22和第2边缘24的半导体器件的全部构成中脆弱部30对压力的耐性最低。
另外，当然，十字型的脆弱部30也可以在第1边缘22的下面侧、即在半导体元件10侧的面形成。但是，在半导体元件10击穿时，从下面侧对第1边缘22施加高的压力。因此，在第1边缘22中产生从下面侧按压弯曲那样的变形。因此，在第1边缘22的上面侧设置十字型切痕时容易发生破坏。因此，希望把交叉状的切痕形成在第1边缘22的上面侧、即与半导体元件10相反侧的面。
以上，根据本实施方式，也可以实现抑制爆炸、具有高可靠性的压接型的半导体器件。
另外，虽然以在第1边缘22设置脆弱部30的情况为例进行了说明，但当然也可以在第2边缘24设置脆弱部30。
另外，作为脆弱部30的交叉状的切痕的形状不限于十字型，当然也可以是井字型等其它的形状。
（实施方式3）
本实施方式的半导体器件除了在第1连接部和第2连接部这二者上设置在局部对压力的耐性低的脆弱部以外，与实施方式1相同。因此，对与实施方式1重复的内容省略记述。
图5是本实施方式的半导体器件的示意图。像图5所示的那样，在第1边缘22和第2边缘24这二者上设置在局部对压力的耐性低的脆弱部30。
根据本实施方式，不管半导体元件10的第1面侧或第2面侧中的哪一面侧的压力上升，都可以防止半导体器件爆炸。
因此，根据本实施方式，可以实现具有更高可靠性的压接型的半导体器件。
（实施方式4）
本实施方式的半导体器件除了第1电极块和第1连接部被一体成型以外，与实施方式1相同。因此，对与实施方式1重复的内容省略记述。
图6是本实施方式的半导体器件的重要部位的示意图。像图6所示的那样，第1电极块18和第1边缘22用相同的材料一体成型。
根据本实施方式，也可以实现抑制爆炸、具有高可靠性的压接型的半导体器件。
（实施方式5）
本实施方式的半导体器件除了在局部对压力的耐性低的脆弱部是在第1连接部设置的孔穴和覆盖该孔穴的盖部以外，与实施方式1相同。因此，对与实施方式1重复的内容省略记述。
图7是本实施方式的半导体器件的重要部位的示意图。图7（a）是示意剖面图，图7（b）是示意俯视图。图7（a）是图7（b）的BB剖面。
脆弱部30由贯通第1边缘22的孔穴40和在第1边缘22的上面侧即与半导体元件10相反侧的面覆盖孔穴40的盖部42构成。对于盖部42的材质、与第1边缘22连接的方法等没有特别限定。只要选择成在包含第1边缘22和第2边缘24的半导体器件的全部构成中脆弱部30对压力的耐性最低即可。
以上，根据本实施方式，也可以实现抑制爆炸、具有高可靠性的压接型的半导体器件。此外，由于盖部42由与第1边缘22不同的部件形成，所以具有例如容易控制脆弱部30的破坏压力、设计变更也简单的优点。
另外，虽然以在第1边缘22设置脆弱部30的情况为例进行了说明，但当然也可以在第2边缘24设置脆弱部30。
另外，当然也可以是盖部42在第1边缘22的下面侧即半导体元件10侧的面覆盖孔穴40的构成。
（实施方式6）
本实施方式的半导体器件除了在第1连接部设置熔点比第1连接部低的部件以外，与实施方式1相同。因此，对与实施方式1重复的内容省略记述。
图8是本实施方式的半导体器件的重要部位的示意图。图8（a）是示意剖面图、图8（b）是示意俯视图。图8（a）是图8（b）的BB剖面。
脆弱部30由贯通第1边缘22的孔穴和填充该孔穴的、熔点比第1边缘22低的部件44形成。例如，第1边缘22为铜时，部件44可以使用铅、锡、锌等。
脆弱部30是在局部对温度的耐性低的区域。把脆弱部30的材料、膜厚等设定成，在包含第1边缘22和第2边缘24的半导体器件的全部构成中脆弱部30对温度的耐性最低。
根据本实施方式，在半导体元件10击穿、内部的温度上升时，脆弱部30的部件44在发生爆炸之前就熔化而在第1边缘22上形成孔穴。由此，内部的压力被释放而下降，防止爆炸。因此，抑制了半导体器件的碎片飞散而使半导体器件周边的电路、冷却装置等受损的情况。
以上，根据本实施方式，也可以实现抑制爆炸、具有高可靠性的压接型的半导体器件。另外，由于部件44由与第1边缘22不同的部件形成，所以具有例如容易控制脆弱部30的破坏压力、设计变更也简单的优点。
另外，虽然以在第1边缘22设置脆弱部30的情况为例进行了说明，但当然也可以在第2边缘24设置脆弱部30。
另外，当然也可以是，将部件44设为例如板状的部件，像实施方式5那样，在第1边缘22的上面侧或下面侧覆盖设置在第1边缘22的孔穴的构成。
以上，在实施方式中，以在多个位置设置脆弱部30时为例进行了说明。在因半导体元件10击穿而在局部发生压力的上升、温度的上升时，希望是在多个位置设置脆弱部30的构成。但是，在例如在半导体器件内部均匀地发生压力的上升、温度的上升时，也可以是将脆弱部30设为一个位置的构成。
另外，在实施方式中，以在半导体器件的内部配置多个半导体元件10时为例进行了说明，但也可以使配置的半导体元件10为一个。
另外，在实施方式中，以半导体元件10为PIN二极管时为例进行了说明，但半导体元件10当然也可以是MOSFET（Metal OxideSemiconductor Field Effect Transistor，金属氧化物场效应晶体管）、IGBT（Insulated Gate Bipolar Transistor，绝缘栅双极晶体管）、GTO（GateTurn-Off thyristor，门控晶闸管）、IEGT（Injection Enhanced GateTransistor，注入增强栅晶体管）等其它的半导体元件。在MOSFET等的三端子元件的情况下，只要是在半导体器件中进一步设置第1电极块、第2电极块以外的电极的构成即可。
另外，在实施方式中，作为半导体元件10，以硅元件为例进行了说明，但也可以使用SiC元件、GaN系半导体元件等其它的半导体元件。
另外，在实施方式中，以绝缘性的框体12为圆筒形时为例进行了说明，但当然框体12不限于圆筒形，也可以是矩形等其它的形状。
虽然说明了本发明的几个实施方式，但这些实施方式都是作为例子提出的，并非用来限定发明的范围。这些新的实施方式可以以其它的各种方式实施，在不脱离发明的主要构思的范围内，可以进行各种省略、替换、变更。例如，也可以把一实施方式的构成要素替换或变更成其它的实施方式的构成要素。这些实施方式及其变形都包含在发明的范围和主要构思内，且包含在权利要求书记载的发明及其等价的范围内。

Claims (6)

1.一种半导体器件，其特征在于包括：
框体；
半导体元件，配置在上述框体的内侧，在第1面具有第1电极，在与第1面相反侧的第2面具有第2电极；
第1电极块，设置在上述第1面侧，与上述第1电极电连接；
第1连接部，连接上述第1电极块和上述框体；
第2电极块，设置在上述第2面侧，与上述第2电极电连接；以及
第2连接部，连接上述第2电极块和上述框体，且
上述第1连接部或上述第2连接部具有在局部对压力或温度的耐性低的脆弱部。
2.如权利要求1所述的半导体器件，其特征在于：
上述脆弱部是上述第1连接部或上述第2连接部的膜厚局部性地薄的部分。
3.如权利要求1所述的半导体器件，其特征在于：
上述脆弱部是设置在上述第1连接部或上述第2连接部的交叉状的切痕。
4.如权利要求1～3中任一项所述的半导体器件，其特征在于：
上述脆弱部具有常温时的上述框体内部的压力的2倍以上、10倍以下的耐性。
5.如权利要求1～3中任一项所述的半导体器件，其特征在于：
在上述第1连接部或上述第2连接部上在多个位置设置有上述脆弱部。
6.如权利要求1～3中任一项所述的半导体器件，其特征在于：
在上述第1连接部和上述第2连接部这二者上设置有上述脆弱部。
CN201410070604.3A 2013-09-11 2014-02-28 半导体器件 Pending CN104425393A (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2013188370A JP2015056487A (ja) 2013-09-11 2013-09-11 半導体装置
JP2013-188370 2013-09-11

Publications (1)

Publication Number Publication Date
CN104425393A true CN104425393A (zh) 2015-03-18

Family

ID=52624800

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201410070604.3A Pending CN104425393A (zh) 2013-09-11 2014-02-28 半导体器件

Country Status (3)

Country Link
US (1) US9024430B2 (zh)
JP (1) JP2015056487A (zh)
CN (1) CN104425393A (zh)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6301857B2 (ja) * 2015-02-24 2018-03-28 株式会社東芝 半導体モジュール
JP6585569B2 (ja) * 2016-09-15 2019-10-02 株式会社東芝 半導体装置
WO2022248066A1 (en) 2021-05-28 2022-12-01 Dynex Semiconductor Limited Semiconductor device
US20240105529A1 (en) 2021-07-19 2024-03-28 Dynex Semiconductor Limited Semiconductor device
WO2023195100A1 (ja) * 2022-04-06 2023-10-12 三菱電機株式会社 電力変換器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS559498A (en) * 1978-06-30 1980-01-23 Bbc Brown Boveri & Cie Casing for semiconductor high output element
US4274106A (en) * 1977-11-07 1981-06-16 Mitsubishi Denki Kabushiki Kaisha Explosion proof vibration resistant flat package semiconductor device
US4399452A (en) * 1979-08-31 1983-08-16 Tokyo Shibaura Denki Kabushiki Kaisha Explosion-proof semiconductor device

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS491176A (zh) * 1972-04-17 1974-01-08
JPS5850425B2 (ja) * 1977-11-07 1983-11-10 三菱電機株式会社 半導体装置
JPH0760893B2 (ja) * 1989-11-06 1995-06-28 三菱電機株式会社 半導体装置およびその製造方法
DE4227063A1 (de) * 1992-08-15 1994-02-17 Abb Research Ltd Abschaltbares Hochleistungs-Halbleiterbauelement
JP3291977B2 (ja) * 1995-05-31 2002-06-17 三菱電機株式会社 圧接型半導体素子及びその製造方法並びに圧接型半導体装置
JP3335834B2 (ja) 1996-02-22 2002-10-21 三菱電機株式会社 圧接型半導体装置
JP2004095992A (ja) * 2002-09-03 2004-03-25 Mitsubishi Electric Corp 半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4274106A (en) * 1977-11-07 1981-06-16 Mitsubishi Denki Kabushiki Kaisha Explosion proof vibration resistant flat package semiconductor device
JPS559498A (en) * 1978-06-30 1980-01-23 Bbc Brown Boveri & Cie Casing for semiconductor high output element
US4399452A (en) * 1979-08-31 1983-08-16 Tokyo Shibaura Denki Kabushiki Kaisha Explosion-proof semiconductor device

Also Published As

Publication number Publication date
US9024430B2 (en) 2015-05-05
JP2015056487A (ja) 2015-03-23
US20150069589A1 (en) 2015-03-12

Similar Documents

Publication Publication Date Title
US9559027B2 (en) Semiconductor device and semiconductor module
CN104425393A (zh) 半导体器件
US8183094B2 (en) Method of manufacturing a semiconductor device having a semiconductor chip and resin sealing portion
US9818705B1 (en) Semiconductor device
US20160111554A1 (en) Semiconductor device
US9468993B2 (en) Method for producing semiconductor device
JP2015222743A (ja) 半導体装置
US11011442B2 (en) Power module
CN106981460B (zh) 半导体装置
JP2007201247A (ja) 高耐圧半導体装置
US9978662B2 (en) Semiconductor device and manufacturing method for same
JP2019021684A (ja) 半導体パッケージ
JP2011243929A (ja) 半導体装置及びその製造方法
CN114008775A (zh) 半导体装置及其制造方法
JP2013149796A (ja) 半導体装置及びその製造方法
US20150206811A1 (en) Semiconductor device
JP2019021682A (ja) 半導体装置
JP2019046839A (ja) パワー半導体モジュール
JP2020102543A (ja) 半導体装置とその製造方法
JP4293232B2 (ja) 半導体装置の製造方法
US11742312B2 (en) Hybrid short circuit failure mode preform for power semiconductor devices
CN108615677B (zh) 一种金属电极制备方法及平面栅型压接式igbt
JP4218479B2 (ja) 半導体装置
EP3751600A1 (en) Semiconductor device
JP2019021683A (ja) 半導体パッケージ

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
WD01 Invention patent application deemed withdrawn after publication
WD01 Invention patent application deemed withdrawn after publication

Application publication date: 20150318