CN104347658A - 成像装置、电子设备以及制造成像装置的方法 - Google Patents

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Abstract

成像装置包括：光电二极管，构造为执行光电转换并且根据光接收量产生电荷；浮置扩散部，构造为累积光电二极管中产生的电荷；读取电路，构造为输出像素信号，该像素信号具有根据浮置扩散部中累积电荷水平的电压，该读取电路包括一个或多个晶体管，其中每个晶体管的栅极电连接至用于选择像素的配线；以及绝缘部，延伸至浮置扩散部的部分或整个底面中、一个或多个晶体管中源漏区域的部分或整个底面中或者同时延伸至这两者中。光电二极管、浮置扩散部、读取电路以及绝缘部设置在半导体层中。

Description

成像装置、电子设备以及制造成像装置的方法
技术领域
本技术方案涉及成像装置、包括该成像装置的电子设备以及成像装置的制造方法。
背景技术
诸如CMOS(互补金属氧化物半导体)图像传感器或者CCD(电荷耦合器件)的成像装置广泛应用于例如数码照相机、数码摄像机等中。此类成像装置的每个像素例如可以包括光电二极管以及将由光电二极管获得的光电转换信号读出至外部的信号读取电路。该信号读取电路例如可以包括转移晶体管、放大晶体管、复位晶体管、选择晶体管等(例如，见日本未审查专利申请公开No.2008-91788(JP2008-91788A))。一些情况下，多个光电二极管可以共享这些晶体管。
为达到与已有的具有超高灵敏度的图像传感器相同的低照度特性，所希望的是，减少信号读取电路中的电容并提高成像装置的转换效率。在现有技术中，例如，降低与FD(浮置扩散)部接触的阱层的p型杂质浓度或者FD部的n型杂质浓度以抑制p-n结电容(例如，见JP2008-91788A和日本未审查专利申请公开No.2008-218756(JP2008-218756A))。此外，例如，在FD部的两侧同时设置绝缘膜以抑制p-n结电容(例如，见日本未审查专利申请公开No.2012-119492(JP2012-119492A))。
发明内容
在JP2008-91788A和JP2008-218756A公开的方法中，减少杂质浓度以增加耗尽区，并且从而抑制p-n结电容。因此，相应于耗尽区的增加而限制了布局的自由度。JP2008-91788A中公开的方法可导致像素间的器件隔离性能减弱。JP2012-119492A中公开的方法仅在FD部两侧抑制p-n结电容。JP2008-91788A、JP2008-218756A和JP2012-119492A中公开的方法可能还存在抑制在FD部底面的p-n结电容的空间。
信号读取电路中，p-n结电容还存在于一个或多个晶体管的源漏区域中，其中该晶体管的每一个的栅极电连接至用于选择像素的配线。当在源漏区域中的p-n结电容较大时，会产生配线延迟。因此，希望抑制源漏区域中的p-n结电容。可采用相似于上述方法的方法以抑制源漏区域中的p-n结电容。但是，在采用上述任一种方法的情况下，可能存在抑制在源漏区域底面的p-n结电容的空间。
希望提供一种可以有效抑制在FD部底面的p-n结电容以及在源漏区域中的p-n结电容之一或者两者的成像装置。同时也希望提供包括该成像装置的电子设备以及制造该成像装置的方法。
根据本技术方案的实施例，提供了一种成像装置，其包括：光电二极管，构造为执行光电转换并且根据光接收量产生电荷；浮置扩散部，构造为累积光电二极管中产生的电荷；读取电路，配置为输出像素信号，该像素信号具有根据浮置扩散部中累积电荷的水平的电压，该读取电路包括一个或多个晶体管，其中每个晶体管的栅极电均连接至用于选择像素的配线；以及绝缘部，延伸至浮置扩散部的部分或整个底面、一个或多个晶体管中源漏区域的部分或整个底面中、或者同时延伸至这两者中。光电二极管、浮置扩散部、读取电路以及绝缘部设置在半导体层中。
根据本技术方案的实施例，所提供的电子设备包括：成像装置；和信号处理电路，构造为对成像装置输出的像素信号执行预定的处理。成像装置包括：光电二极管，构造为执行光电转换并且根据光接收量产生电荷；浮置扩散部，构造为累积光电二极管中产生的电荷；读取电路，配置为输出像素信号，该像素信号具有根据浮置扩散部中累积电荷的水平的电压，该读取电路包括一个或多个晶体管，其中每个晶体管的栅极均电连接至用于选择像素的配线；以及绝缘部，延伸至浮置扩散部的部分或整个底面中、或一个或多个晶体管中源漏区域的部分或整个底面中或者同时延伸至这两者中。光电二极管、浮置扩散部、读取电路以及绝缘部设置在半导体层中。
在根据本技术方案上述实施例的成像装置和电子设备中，绝缘部延伸至FD部的部分或者整个底面中、或源漏区域的部分或者整个底面中、或延伸至两者中。在FD部和源漏区域中绝缘部延伸所至的部分不存在p-n结。因此，相比不形成绝缘部的情况，在FD部的底面中、源漏区域的底面中或两者中形成p-n结区的面积相应于绝缘部延伸所至的部分而减少。
根据本技术方案的实施例，提供制造成像装置的方法，包括：
(A)为每个像素在半导体层的顶面形成光电二极管，并且在半导体层的顶面形成浮置扩散部和读取电路，该光电二极管构造为执行光电转换并且根据光接收量产生电荷，该浮置扩散部构造为累积该光电二极管中产生的电荷，并且该读取电路构造为输出像素信号，该像素信号具有根据该浮置扩散部中累积的该电荷的水平的电压；以及
(B)同时在半导体层的底面上形成凹槽部分和凹形部分，该凹槽部分构造为电隔离每个像素的光电二极管，并且该凹形部分延伸至该浮置扩散部的部分或整个底面中、晶体管的源漏区域的部分或整个底面中、或延伸至这两者中。
在制造根据本技术方案的上述实施例的成像装置的方法中，凹形部分延伸至FD部的部分或者整个底面中、源漏区域的部分或者整个底面中、或延伸至两者中。在FD部和源漏区域中绝缘部延伸所至的部分不存在p-n结。因此，相比不形成绝缘部的情况，在FD部的底面、或源漏区域的底面或两者中形成p-n结区的面积减小了相应于绝缘部延伸所至的部分。
根据本技术方案上述实施例中的成像装置、电子设备以及该成像装置的制造方法，减少了形成在FD部和源漏区域之一或者两者的底面中的p-n结区的面积。因此可有效地抑制在FD部和源漏区域之一或者两者的底面中的p-n结电容。
应理解，上文的总体描述以及下文的详细描述二者都是示范性的，并且旨在对所要求的技术方案提供进一步的说明。
附图说明
附图包括在说明书中以提供本公开的进一步理解，并且结合在该说明书中且构成其一部分。附图示出了实施例，并且与说明书一起用于说明本技术方案的原理。
图1是描述根据本技术方案第一实施例的成像装置的示意性构造示例的示意图。
图2是描述图1所示的像素的电路构造示例的示意图。
图3是描述图1所示的像素的平面布局示例的示意图。
图4是描述图3中沿线A-A截取的截面构造示例沿箭头方向看的示意图。
图5是描述图3中沿线B-B截取的截面构造示例沿箭头方向看的示意图。
图6A是描述图4中绝缘部及其周围的截面构造示例的示意图。
图6B是描述图4中绝缘部及其周围的截面构造示例的示意图。
图7A是描述图4中绝缘部及其周围的截面构造示例的示意图。
图7B是描述图4中绝缘部及其周围的截面构造示例的示意图。
图8A是描述图4中绝缘部及其周围的截面构造示例的示意图。
图8B是描述图4中绝缘部及其周围的截面构造示例的示意图。
图9A是描述图5中绝缘部及其周围的截面构造示例的示意图。
图9B是描述图5中绝缘部及其周围的截面构造示例的示意图。
图10A是描述图5中绝缘部及其周围的截面构造示例的示意图。
图10B是描述图5中绝缘部及其周围的截面构造示例的示意图。
图11A是描述图5中绝缘部及其周围的截面构造示例的示意图。
图11B是描述图5中绝缘部及其周围的截面构造示例的示意图。
图12是利用对应于沿图3中线A-A截取的部分的截面描述图1所示成像装置的制造步骤示例的示意图。
图13是描述图12中半导体层的对应于沿图3中线B-B截取部分的截面构造示例的示意图。
图14是描述接续图12所示步骤的制造步骤示例的示意图，其中利用对应于沿图3中线A-A截取部分的截面。
图15是描述图14中半导体层的对应于沿图3中线B-B截取部分的截面构造示例的示意图。
图16是描述接续图14所示步骤的制造步骤示例的示意图，其中利用对应于沿图3中线A-A截取部分的截面。
图17是描述图16中半导体层的对应于沿图3中线B-B截取部分的截面构造示例的示意图。
图18是描述接续图16所示步骤的制造步骤示例的示意图，其中利用对应于沿图3中线A-A截取部分的截面。
图19是描述图18中半导体层的对应于沿图3中线B-B截取部分的截面构造示例的示意图。
图20是描述根据第一修改例的成像装置中像素的平面布局示例的示意图。
图21是描述图20中沿线A-A截取的截面构造示例沿箭头方向看的示意图。
图22是描述图20中沿线B-B截取的截面构造示例沿箭头方向看的示意图。
图23是根据第一修改例的平面布局图描述了成像装置的制造步骤示例的示意图。
图24是描述图23中沿线A-A截取的截面构造示例箭头方向看的示意图。
图25是描述图23中沿线B-B截取的截面构造示例沿箭头方向看的示意图。
图26是描述接续图24所示步骤的制造步骤示例的示意图，其中利用对应于沿图23中线A-A截取的部分的截面。
图27是描述图26中半导体层的对应于沿图23中线B-B截取部分的截面构造示例的示意图。
图28是描述接续图26所示步骤的制造步骤示例的示意图，其中利用对应于沿图23中线A-A截取部分的截面。
图29是描述图28中半导体层的对应于沿图23中线B-B截取部分的截面构造示例的示意图。
图30是描述根据第二修改例的成像装置中像素的平面布局示例的示意图。
图31是描述图30中沿线A-A截取的截面构造示例沿箭头方向看的示意图。
图32是描述图30中沿线B-B截取的截面构造示例沿箭头方向看的示意图。
图33是根据第二修改例的平面布局图描述了成像装置的制造步骤示例的示意图。
图34是描述图33中沿线A-A截取的截面构造示例沿箭头方向看的示意图。
图35是描述图33中沿线B-B截取的截面构造示例沿箭头方向看的示意图。
图36是描述接续图34所示步骤的制造步骤示例的示意图，其中利用对应于沿图33中线A-A截取部分的截面。
图37是描述图36中半导体层的对应于沿图33中线B-B截取部分的截面构造示例的示意图。
图38是描述接续图36所示步骤的制造步骤示例的示意图，其中利用对应于沿图33中线A-A截取部分的截面。
图39是描述图38中半导体层的对应于沿图33中线B-B截取部分的截面构造示例的示意图。
图40是描述根据第三修改例的成像装置中绝缘部及其周围的截面构造示例的示意图。
图41是描述根据第三修改例的成像装置中绝缘部及其周围的截面构造的另一示例的示意图。
图42是描述根据第四修改例的成像装置中绝缘部及其周围的截面构造示例的示意图。
图43是描述根据第四修改例的成像装置中绝缘部及其周围的截面构造的另一示例的示意图。
图44是描述根据第四修改例的成像装置中绝缘部及其周围的截面构造的另一示例的示意图。
图45是描述根据第四修改例的成像装置中绝缘部及其周围的截面构造的另一示例的示意图。
图46是根据本技术方案第二实施例的成像模块的示意性构造的示意图。
图47是根据本技术方案第三实施例的电子设备的示意性构造的示意图。
具体实施方式
将参考附图详细描述本公开的某些实施例。描述将以下面的顺序给出。
1.第一实施例(成像装置)
设置有绝缘部的示例，绝缘层延展至FD部的底面、源漏区域的底面或两者中。
2.修改例(成像装置)
2.1第一修改例
设置有凹槽部分的示例
利用具有不同宽度开孔的掩模的示例
2.2第二修改例
设置有凹槽部分的示例
利用具有网格形状开口的掩模的示例
2.3第三修改例
设置有中空凹形部分的示例
2.4第四修改例
设置有具有固定负电压的膜的示例
3.第二实施例(成像模块)
4.第三实施例(电子设备)
1.第一实施例
构造
图1描述根据本技术方案第一实施例的成像装置1的示意性构造示例。成像装置1是CMOS型固态成像装置。成像装置1包括，其中多个像素12以矩阵排列的像素区域11和外围电路。成像装置1的外围电路例如可以包括垂直驱动电路13、列处理电路14、水平驱动电路15、输出电路16以及驱动控制电路17。像素区域11和外围电路可以例如形成在半导体层10上，如图1所示。
垂直驱动电路13可以例如以行为单位按顺序选择像素12。列处理电路14可以对例如从垂直驱动电路13选择的行中的每个像素12输出的像素信号进行相关双采样(CDS)处理。列处理电路14可以提取像素信号的信号电平并且通过进行CDS处理根据每个像素12中的光接收量保留像素数据。水平驱动电路15例如可以按顺序将列处理电路14中保留的像素数据输出至输出电路16。输出电路16例如可以放大输入的像素数据并且输出放大的像素数据至外部信号处理电路。驱动控制电路17例如可以控制驱动外围电路中的每个功能块(垂直驱动电路13、列处理电路14、水平驱动电路15和输出电路16)。
图2描述了像素12的电路构造示例。像素12例如可以包括光电二极管PD、转移晶体管Tr1、浮置扩散部FD以及读取电路12A。光电二极管PD执行光电转换并且从而根据光接收量产生电荷。光电二极管PD由无机材料构成。应注意，读取电路12A可以由多个像素12共享。读取电路12A例如可以包括复位晶体管Tr2、选择晶体管Tr3以及放大晶体管Tr4。浮置扩散部FD累积光电二极管PD中产生的电荷。转移晶体管Tr1、复位晶体管Tr2、选择晶体管Tr3以及放大晶体管Tr4的每一个由CMOS晶体管构成。
光电二极管PD的阴极连接至转移晶体管Tr1的源极，并且光电二极管PD的阳极连接至参考电位线(例如，接地)。转移晶体管Tr1的漏极连接至浮置扩散部FD，并且转移晶体管Tr1的栅极连接至垂直信号线VSL。垂直信号线VSL连接至垂直驱动电路13的输出端口。复位晶体管Tr2的源极连接至浮置扩散部FD，并且复位晶体管Tr2的漏极连接至电源线VDD和放大晶体管Tr4的漏极。复位晶体管Tr2的栅极连接至垂直信号线VSL。选择晶体管Tr3的源极连接至列处理电路14，并且选择晶体管Tr3的漏极连接至放大晶体管Tr4的源极。选择晶体管Tr3的栅极连接至垂直信号线VSL。放大晶体管Tr4的漏极连接至电源线VDD，并且放大晶体管Tr4的栅极连接至浮置扩散部FD。
当复位晶体管Tr2导通时，复位晶体管Tr2使浮置扩散部FD的电位复位至电源线VDD的电位。选择晶体管Tr3控制从读取电路12A输出像素信号的时间。放大晶体管Tr4输出具有对应于光电二极管PD中所产生电荷水平的电压的像素信号。当选择晶体管Tr3导通时，放大晶体管Tr4放大浮置扩散部FD的电位并且将相应于放大的电位的电压输出至列处理电路14。
图3图示说明了像素12的平面布局的示例。图4图示说明了沿图3所示线A-A截取的截面的构造示例。图5图示说明了沿图3所示线B-B截取的截面的构造示例。图3图示说明了在读取电路12A由四个像素12共享的情况下像素12的平面布局示例。像素12的平面布局不限于图3所示的情况。共享读取电路12A的四个像素12的平面布局不限于图3所示的情况。
像素12例如可以包括光电二极管PD、PD隔离层10S、转移晶体管Tr1、浮置扩散部FD、以及在半导体层10中和半导体层10的一个表面(顶面)上的读取电路12A。构成读取电路12A的复位晶体管Tr2、选择晶体管Tr3和放大晶体管Tr4例如可以排列在一条线上。复位晶体管Tr2、选择晶体管Tr3和放大晶体管Tr4共享一个有源区。复位晶体管Tr2的漏极区域22D也可作为放大晶体管Tr4的漏极24D，并且选择晶体管Tr3的漏极23D也可以作为放大晶体管Tr4的源极24S。
光电二极管PD例如可以是通过向半导体层10注入杂质所形成的杂质扩散区。光电二极管PD由导电型与PD隔离层10S导电型不同的半导体构成。当PD隔离层10S的导电型为p型时，光电二极管PD的导电型为n型。PD隔离层10S例如可以形成在半导体层10中的与光电二极管PD、转移晶体管Tr1、浮置扩散部FD和包括在读取电路12A中的晶体管的界面形成接触的区域。PD隔离层10S例如可以是通过向半导体层10注入杂质所形成的杂质扩散区。
转移晶体管Tr1、复位晶体管Tr2、选择晶体管Tr3和放大晶体管Tr4的栅极电极21G、22G、23G和24G中的每一个例如可以由多晶硅电极构成。复位晶体管Tr2、选择晶体管Tr3和放大晶体管Tr4的源极区域22S、23S和24S中的每一个例如可以是通过向半导体层10注入杂质所形成的杂质扩散区。复位晶体管Tr2、选择晶体管Tr3和放大晶体管Tr4的漏极区域22D、23D和24D中的每一个例如也可以是通过向半导体层10注入杂质所形成的杂质扩散区。源极区域22S、23S和24S以及漏极区域22D、23D和24D中的每一个由导电型与PD隔离层10S的导电型不同的半导体构成。当PD隔离层10S的导电型为p型时，源极区域22S、23S和24S以及漏极区域22D、23D和24D的导电型为n型。
浮置扩散部FD例如可以是通过向半导体层10注入杂质所形成的杂质扩散区。浮置扩散部FD由导电型与PD隔离层10S的导电型不同的半导体构成。当PD隔离层10S的导电型为p型时，浮置扩散部FD的导电型为n型。浮置扩散部FD、源极区域22S、23S和24S、以及漏极区域22D、23D和24D例如可以具有大致在同一深度的底面。例如，浮置扩散部FD、源极区域22S、23S和24S、以及漏极区域22D、23D和24D可以在同一制造工艺中形成。(换句话说，可以同时形成)。
这里，"底面"是位于靠近半导体层10背面区域中的表面，并且对应于由于上述杂质扩散区和PD隔离层10S的导电型不同而形成的p-n结的表面。因为对上述杂质扩散区施加电压，其中很少出现载流子的耗尽区(后文将描述的耗尽区10D)形成在"底面"及其附近中。通常，因为杂质浓度的不同，在靠近PD隔离层10S的区域中形成的耗尽区10D相对较大并且在靠近上述杂质扩散区的区域中形成的耗尽区10D相对较小。
成像装置1包括像素区域11中的半导体层10。另外，成像装置1在半导体层10的一个表面(顶面)上包括具有配线层(未示出)的层间绝缘膜21、平坦化层22、紧密连接层23和支撑基板24。层间绝缘膜21、平坦化层22、紧密连接层23和支撑基板24例如可以按顺序层叠在半导体层10的一个表面(顶面)上。半导体层10例如可以是硅基板的一部分，或者是SOI(Silicon On Insulator，绝缘体上硅)基板的一部分。层间绝缘膜21例如可以包括氧化硅、SiOF或者SiOC。栅极绝缘膜、栅极电极22G、23G和24G、金属层CM等设置在层间绝缘膜21中。金属层CM与浮置扩散部FD的顶面接触。金属层CM将浮置扩散部FD电连接至复位晶体管Tr2的源极区域22S和放大晶体管Tr4的栅极电极24G。平坦化层22使层间绝缘膜21顶面的粗糙平坦化。紧密连接层23使平坦化层22和支撑基板24相互紧密连接。紧密连接层23例如可以由黏合剂、粘合剂、或其相似者构成。支撑基板24支撑半导体层10，并且例如可以由硅基板构成。
成像装置1例如可以在像素区域11的半导体层10的另一表面(背面)上包括绝缘膜25、遮光膜26、平坦化层27、滤色器层28和片上透镜29。片上透镜29为每个像素12将入射光汇聚至光电二极管PD。滤色器28例如可以为每个像素12传输具有特定颜色的波长范围的光(例如，红色、绿色和蓝色的任一种)。滤色器28包括绝缘有机材料，并且可以包括，例如，介电常数为4或者更小的有机材料。遮光膜26防止进入一个像素12的部分光线进入到相邻像素12。平坦化层27使遮光膜26在背面上形成的粗糙平坦化以便使滤色器28和片上透镜29可以形成在平坦的表面上。绝缘膜25减少半导体层10中p-n结的电容，并且例如可以包括，氧化硅、SiOF或者SiOC。应注意的是，绝缘膜25可以用作滤色器28。例如，绝缘膜25可以由上文描述的作为滤色器28的材料的材料构成。这种情况下，可省略滤色器28。
接下来将描述成像装置1的主要部分。如图4所示，成像装置1例如可以包括延伸至浮置扩散部FD的部分或者全部底面的绝缘部20。此外，如图5所示，成像装置1例如可以包括延伸至两个晶体管(复位晶体管Tr2和选择晶体管Tr3)源极区域22S和23S的部分或者整个底面的绝缘部30。复位晶体管Tr2和选择晶体管Tr3的每一个均为栅极电连接至用于选择像素12的垂直信号线VSL的晶体管。
图6A、6B、7A、7B、8A和8B的每一个均描述了绝缘部20及其周围的截面构造。绝缘部20包括形成在半导体层10中PD隔离层10S中的凹形部分10A。如下文所述，凹形部分10A通过从其背面蚀刻半导体层10形成并具有柱形。因此，绝缘部20具有在半导体层10厚度的方向上延伸的柱形。绝缘部20包括填充凹形部分10A整个内部的填充层。该填充层通过用绝缘膜25填充凹形部分10A整个内部形成。
如图6A所示，凹形部分10A例如可以延伸进浮置扩散部FD的部分底面10E中。这种情况下，凹形部分10A的底面(绝缘部20的顶面)位于以预定的距离远离浮置扩散部FD的底面10E的位置处。"预定的距离"指的是浮置扩散部FD中的可作为耗尽区10D的区域的厚度。凹形部分10A可以优选延伸至其中浮置扩散部FD的杂质浓度为1×1018cm-3或者更高的位置(所谓的中性区)。因此，凹形部分10A的底面(绝缘部20的顶面)可避开耗尽区10D而形成。
如图6B所示，凹形部分10A例如可以与金属层CM接触。如图7A所示，凹形部分10A底面的端部例如可延伸至浮置扩散部FD的外部。这种情况下，凹形部分10A底面的端部可以优选避开耗尽区10D而形成。如图7B所示，凹形部分10A例如可以延伸进浮置扩散部FD的整个底面10E中。这种情况下，凹形部分10A底面的端部可以优选避开耗尽区10D而形成。如图8A所示，凹形部分10A的底面例如可以是圆的。这种情况下，凹形部分10A底面的具有最大曲率的部分可以优选避开耗尽区10D而形成。如图8B所示，例如，绝缘层10F可以设置在浮置扩散部FD的部分或者整个侧面上。绝缘层10F例如可以由STI装置隔离区域构成，该STI装置隔离区域例如可以通过用诸如氧化硅膜的绝缘膜填充形成在半导体层10中的沟道而形成。这种情况下，凹形部分10A可与绝缘层10F接触。
图9A、9B、10A、10B、11A和11B的每一个描述了绝缘部30及其周围的截面构造示例。绝缘部30包括形成在半导体层10的PD隔离层10S中的凹形部分10B。如下文所述，凹形部分10B通过从其背面蚀刻半导体层10形成并具有柱状形状。因此，绝缘部30具有在半导体层10厚度的方向上延伸的柱状形状。绝缘部30包括填充凹形部分10B整个内部的填充层。该填充层通过用绝缘膜25填充凹形部分10B的整个内部而形成。
如图9A所示，凹形部分10B例如可以延伸进源极区域22S或23S的部分底面10G中。这种情况下，凹形部分10B的底面(绝缘部30的顶面)位于以预定的距离远离源极区域22S或23S的底面10G的位置处。"预定的距离"指的是源极区域22S或23S中的可作为耗尽区10H的区域的厚度。凹形部分10B可以优选延伸至源极区域22S或23S的杂质浓度为1×1018cm-3或者更高的位置(所谓的中性区)。因此，凹形部分10B的底面(绝缘部30的顶面)可避开耗尽区10H而形成。
如图9B所示，凹形部分10B例如可以与层间绝缘膜21接触。如图10A所示，凹形部分10B底面的端部例如可延伸至源极区域22S或23S的外部。这种情况下，凹形部分10B底面的端部可以优选避开耗尽区10H而形成。如图10B所示，凹形部分10B例如可以延伸进源极区域22S或23S的整个底面10G中。这种情况下，凹形部分10B底面的端部可以更好地避开耗尽区10H而形成。如图11A所示，凹形部分10B的底面例如可以是圆的。这种情况下，凹形部分10B底面的具有最大曲率的部分可以优选避开耗尽区10H而形成。应注意的是，如图11B所示，例如，绝缘层10J可以设置在源极区域22S或23S的部分或者整个侧面上。绝缘层10J例如可以由STI装置隔离区域构成，该STI装置隔离区域例如可以通过用诸如氧化硅膜之类的绝缘膜填充形成在半导体层10中的沟道而形成。
制造方法
接下来将描述成像装置1的制造方法示例。图12至19顺序图示说明了成像装置1的制造过程。图12、14、16和18的每一个均利用对应于图3中沿线A-A截取部分的截面描述了成像装置1的制造步骤示例。图13图示说明了图12所示的半导体层10的对应于图3中沿线B-B截取部分的截面的构造示例。图15图示说明了图14所示的半导体层10的对应于图3中沿线B-B截取部分的截面的构造示例。图17图示说明了图16所示的半导体层10的对应于图3中沿线B-B截取部分的截面的构造示例。图19图示说明了图18所示的半导体层10的对应于图3中沿线B-B截取部分的截面的构造示例。
首先，制备半导体基板10W(见图12和13)。半导体基板10W例如可以是由绝缘层10K和形成在其上的半导体层10构成的基板。这种基板的典型示例可以包括其中半导体层10由硅层构成的SOI基板。应注意的是，半导体基板10W可以是块状硅基板。接着，在半导体层10中和在其顶面上形成光电二极管PD、PD隔离层10S、转移晶体管Tr1、浮置扩散部FD和读取电路12A。此时，例如，浮置扩散部FD、源极区域22S、23S和24S以及漏极区域22D、23D和24D可以在同一制造工艺中形成(换句话说，可以同时形成)。此时，还形成层间绝缘膜21和平坦化膜22。其后，支撑半导体层10的支撑基板24通过其间的紧密连接层23紧密地黏附在平坦化膜22的顶面。从而形成像素基板80(图12和13)。
其后，例如通过例如干法蚀刻方法(或者通过湿法蚀刻方法)可以蚀刻像素基板80的背面(半导体基板10W)，以将半导体基板10W的厚度减小至预定的厚度。此时，当半导体基板10W是由绝缘层10K和形成在其上的半导体层10构成的基板时，对半导体基板10W进行蚀刻直到至少移除绝缘层10K(图14和15)。
其后，一个凹形部分10A和两个凹形部分10B例如可以通过利用光刻方法的干法蚀刻方法(或者通过湿法蚀刻方法)的图案化(图16和17)而形成。此时，一个凹形部分10A和两个凹形部分10B形成为分别延伸至浮置扩散部FD的部分或者整个底面以及源极区域22S和23S的部分或者整个底面中。
其后，绝缘膜25例如可以形成在包括一个凹形部分10A和两个凹形部分10B的整个表面上。此时，绝缘膜25形成为填充一个凹形部分10A和两个凹形部分10B的整个内部(图18和19)。从而形成绝缘部20和两个绝缘部30。其后，形成遮光膜26、平坦化膜27、滤色器28、片上透镜29等。从而，制成成像装置1。
工作
接下来将描述成像装置1的工作示例。在成像装置1中，首先，导通复位晶体管Tr2和转移晶体管Tr1。相应地，浮置扩散部FD的电位复位至电源线VDD的电位，并且向光电二极管PD施加预定的电压。其后，截止复位晶体管Tr2并导通转移晶体管Tr1一段预定的时间。在此期间，例如，当外部光线通过诸如透镜的光学组件进入像素区域11时，部分入射光在光电二极管PD中经受光电转换，并且与入射光的强度对应的电荷量累积在每个像素12中。累积的电荷由施加在像素12上的电压产生的电场集中在转移晶体管Tr1侧，并且暂时累积在浮置扩散部FD中。其后，当在预定的时间截止转移晶体管Tr1并导通选择晶体管Tr3时，浮置扩散部FD的电位放大，并且对应于放大的电位的电压输出至列处理电路14。
效果
接下来将描述成像装置1的效果。在成像装置1中，绝缘部20和30分别延伸至浮置扩散部FD的部分或者整个底面10E中以及源极区域22S和23S的部分或者整个底面10G中。p-n结不存在于浮置扩散部FD以及源极区域22S和23S中绝缘部20和30延伸所至的部分中。因此，相比不形成绝缘部20或30的情况，形成在浮置扩散部FD的底面以及源极区域22S和23S的底面上的形成p-n结的面积相应于绝缘部20和30延伸进其中的部分而缩小。因此，可有效地抑制在浮置扩散部FD的底面以及源极区域22S和23S的底面的p-n结的电容。
缺陷可能集中靠近在半导体层10中凹形部分10A和10B的底面的端部。这种情况下，漏电流可能会由于缺陷而流出。当凹形部分10A和10B的底面的端部形成为避开本实施例中的耗尽区10D和10H时，可以避免由于漏电流而产生的图像质量缺陷(白斑)，抑制暗电流引起的操作电流的增加等等。
此外，当在本实施例中的凹形部分10A与金属层CM接触时，通过在制造凹形部分10A工艺中检测气流中的金属层CM的成分来估算完成蚀刻凹形部分10A的时间。相似地，在本实施例中，当凹形部分10A和10B分别与绝缘层10F和10J接触时，通过在制造凹形部分10A工艺中检测气流中的绝缘层10F和10J的成分来估算完成蚀刻凹形部分10A和10B的时间。此外，在本实施例中，同样地，当凹形部分10B与层间绝缘膜21接触，通过在制造凹形部分10B工艺中检测气流中的层间绝缘膜21的成分来估算完成蚀刻凹形部分10B的时间。
2.修改例
接下来，将描述上述实施例的成像装置1的修改例。
2.1第一修改例
构造
图20图示说明了根据第一修改例的成像装置1中的像素12的平面布局示例。图21图示说明了图20中沿线A-A截取的截面的构造示例。图22图示说明了图20中沿线B-B截取的截面的构造示例。图20图示说明了在读取电路12A由四个像素12共享的情况下像素12的平面布局示例。像素12的平面布局不限于图20所示的情形。四个像素12共享读取电路12A的平面布局不限于图20所示的情形。
根据本修改例的成像装置1包括，连同绝缘部20和30一起，隔离槽40，其每一个隔绝在两个相邻的光电二极管PD之间使其相互隔离。隔离槽40包括形成在半导体层10中的PD隔离层10S中凹槽部分10L。如下文所述，凹槽部分10L通过从其背面蚀刻半导体层10形成。隔离槽40包括填充凹槽部分10L整个内部的填充层。该填充层通过用绝缘膜25填充凹槽部分10L的整个内部而形成。
如图21所示，例如，凹槽部分10L可以具有深度浅于凹形部分10A和10B的深度，并且可具有宽度小于凹形部分10A和10B的宽度。如图21和22所示，凹槽部分10L连接至凹形部分10A或10B。因此，在凹槽部分10L连接至凹形部分10A的结构中，该结构在凹形部分10A的宽度相对较大并且在凹槽部分10L的宽度相对较小。相似地，在凹槽部分10L连接至凹形部分10B的结构中，该结构在凹形部分10B的宽度相对较大并且在凹槽部分10L的宽度相对较小。
另外，隔离槽40与绝缘部20或30连接。因此，在隔离槽40连接至绝缘部20的结构中，该结构在绝缘部20的宽度相对较大并且在隔离槽40中宽度相对较小。相似地，在隔离槽40连接至绝缘部30的结构中，该结构在绝缘部30的宽度相对较大并且在隔离槽40中宽度相对较小。
制造方法
接下来将描述根据本修改例的成像装置1的制造方法示例。图23至29按顺序图示说明了根据本修改例的成像装置1的制造过程。图23利用平面布局图示说明了成像装置1的制造步骤示例。图24、26和28的每一个描述了对应于沿图23中线A-A截取部分的截面的示例。图25、27和29的每一个图示说明了对应于沿图23中线B-B截取的部分的截面构造的示例。
首先，制备像素基板80(见图12和13)。其后，例如可以蚀刻像素基板80背面(半导体基板10W)，例如通过干法蚀刻方法(或通过湿法蚀刻方法)将半导体基板10W的厚度减小至预定厚度(见图14和15)。
其后，例如，在将抗蚀剂层涂覆在整个表面上后，通过利用光刻方法的干法蚀刻方法(或通过湿法蚀刻方法)图案化抗蚀剂层以形成具有开口110、120和130(图23、24和25)的掩模100。开口110设置在位于两个相邻光电二极管PD之间的区域并且延伸穿过浮置扩散部FD正上方的区域。开口110呈带状。此外，开口110具有宽度较宽的区域111和宽度较窄的区域112，该宽度较宽的区域111在相应于浮置扩散部FD正上方的区域具有相对较宽的宽度，该宽度较窄的区域112在其他部分具有相对较窄的宽度。开口120设置在位于两个相邻光电二极管PD之间并且不延伸穿过浮置扩散部FD正上方的区域。开口120呈带状，该带状的宽度与宽度较窄的区域112相同。开口130设置在复位晶体管Tr2、选择晶体管Tr3或放大晶体管Tr4的正上方。开口130呈带状。此外，开口130具有宽度较宽的区域131和宽度较窄的区域132，该宽度较宽的区域131在对应于源极区域22S或23S正上方的区域具有相对较宽的宽度，该宽度较窄的区域132在其他部分具有相对较窄的宽度。
其后，例如可以用半导体层10之间的掩模100选择性地蚀刻半导体层10。从而，凹形部分10A在对应于宽度较宽的区域111的部分中形成，并且凹形部分10B在对应于宽度较宽的区域131的部分中形成(图26和27)。此外，凹槽部分10L在对应于开口120、宽度较窄的区域112以及宽度较窄的区域132的部分中形成(图26和27)。此时，凹形部分10A和凹形部分10B形成为分别延伸至浮置扩散部FD的部分或者整个底面以及源极区域22S或23S的部分或者整个底面中。而且，凹槽部分10L形成为不与浮置扩散部FD、转移晶体管Tr1以及读取电路12A接触。
宽度较宽的区域111和131的开口宽度大于宽度较窄的区域112和132的开口宽度。因此，即使在同样的条件下进行干法蚀刻(或湿法蚀刻)，使得半导体层可以在宽度较宽的区域111和131中比在宽度较窄的区域112和132中蚀刻得更深。因此，干法蚀刻(或湿法蚀刻)可以在当凹形部分10A和10B已经分别延伸至浮置扩散部FD的底面和源极区域22S或23S的底面时结束。
其后，绝缘膜25例如可以形成在包括凹形部分10A和10B以及凹槽部分10L的整个表面上。此时，绝缘膜25形成为填充整个凹形部分10A和10B以及凹槽部分10L的内部(图28和29)。因此，形成绝缘部20和30以及多个隔离槽40。其后，形成遮光膜26、平坦化膜27、滤色器28、片上透镜29等。从而，制成根据本修改例的成像装置1。
效果
接下来将描述根据本修改例的成像装置1的效果。在成像装置1中，凹形部分10A和10B以及凹槽部分10L通过用其中具有不同宽度开口的掩模100选择性地蚀刻半导体层而同时形成。相应地，可形成绝缘部20和30，该绝缘部20和30减小了p-n结电容，同时不增加制造包括用于隔离装置的分离槽40的成像装置1的步骤数量。
此外，在根据本修改例的成像装置1中，宽度较宽的区域111和131在掩模100中的位置可以相对自由地设置。因此，可在保证像素12平面布局的自由度的时候，同时形成用于分离装置的隔离槽40以及减少p-n结电容的绝缘部20和30。
2.2第二修改例
[构造]
图30描述了根据第二修改例的成像装置1中像素12的平面布局的示例。图31描述了图30所示的沿A-A线截取的截面的构造示例。图32描述了图30所示的沿B-B线截取的截面的构造示例。图30描述了在读取电路12A由四个像素12共享的情况下像素12的平面布局的示例。像素12的平面布局不限于图30中所示出的情形。读取电路12A由四个像素12共享的平面布局不限于图30中所示出的情形。
根据本修改例的成像装置1包括，连同绝缘部20和30一起，隔离槽50，每一个隔离槽在两个相邻的光电二极管PD之间使其相互隔离。隔离槽50包括形成在半导体层10中PD隔离层10S中的凹槽部分10M。如下文所述，通过从其背面侧蚀刻半导体层10形成凹槽部分10M。凹槽部分10M具有网格形状，并且对应于网格交叉部分的多个区域的部分的每一个构成上述凹形部分10A或10B。分离槽50包括填充凹槽部分10M整个内部的填充层。该填充层通过用绝缘膜25填充凹槽部分10M的整个内部形成。
如图31所示，例如，凹槽部分10M可以具有深度浅于凹形部分10A和10B的深度，并且可具有宽度和凹形部分10A和10B几乎相同的宽度。如图31和32所示，凹槽部分10M连接至凹槽部分10M中凹形部分10A或10B的交叉处。因此，在凹槽部分10M连接至凹形部分10A或10B的结构中，该结构的宽度在任何区域都是相同的。此外，隔离槽50连接至在分离槽50中绝缘部20或30的交叉处。因此，在隔离槽50连接至绝缘部20或30的结构中，该结构的宽度在任何区域都是相同的。
制造方法
接下来将描述提供根据本修改例的成像装置1的制造方法示例。图33至39按顺序图示说明了根据本修改例的成像装置1的制造过程。图33利用平面布局图示说明了成像装置1的制造步骤示例。图34、36和38的每一个图示说明了对应于图33中沿线A-A截取部分的截面的示例。图35、37和39的每一个图示说明了对应于图33中沿线B-B截取部分的截面的示例。
首先，制备像素基板80(见图12和13)。其后，例如可以蚀刻像素基板80的背面(半导体基板10W)，例如通过干法蚀刻方法(或者通过湿法蚀刻方法)以将半导体基板10W的厚度减小至预定厚度(见图14和15)。
其后，例如，在将抗蚀剂层涂覆在整个表面上后，通过利用光刻方法的干法蚀刻方法(或通过湿法蚀刻方法)图案化抗蚀剂层以形成具有开口210(图33、34和35)的掩模200。开口210设置在位于两个相邻光电二极管PD之间的区域并且具有网格形状。开口210设置在延伸穿过浮置扩散部FD、复位晶体管Tr2、选择晶体管Tr3和放大晶体管Tr4正上方的区域中。开口210在任何部分具有相同的宽度。开口210中多个交叉区域的一个交叉区域220设置在对应于浮置扩散部FD正上方的区域中。开口210中多个交叉区域的两个交叉区域230分别设置在与源极区域22S和23S正上方区域一一对应的区域中。
其后，例如可以用半导体层10之间的掩模200选择性地蚀刻半导体层10。从而，凹形部分10A形成在对应于交叉区域220的部分中，并且凹形部分10B形成在相应于两个交叉区域230的部分中(图36和37)。此外，凹槽部分10M形成在开口210中除了交叉区域220和230外的部分(例如，图33中所示的直线区域240)中(图36和37)。此时，凹形部分10A和凹形部分10B形成为分别延伸至浮置扩散部FD的部分或者整个底面中以及源极区域22S或23S的部分或者整个底面中。此外，凹槽部分10M形成为不与浮置扩散部FD、转移晶体管Tr1和读取电路12A接触。
交叉区域220和230具有开口宽度充分大于开口210中除了交叉区域以外的其他部分的宽度。因此，即使在同样的条件下进行干法蚀刻(或湿法蚀刻)，半导体层10可以在交叉区域220和230中比在开口210除了交叉区域其外的部分中蚀刻得更深。因此，干法蚀刻(或湿法蚀刻)可以在当凹形部分10A和10B已经分别延伸至浮置扩散部FD的底面和源极区域22S或23S的底面时结束。
其后，绝缘膜25例如可以形成在包括凹形部分10A和10B以及凹槽部分10M的整个表面上。此时，绝缘膜25形成为填充整个凹形部分10A和10B以及凹槽部分10M的内部(图38和39)。因此，形成绝缘部20和30以及多个隔离槽50。其后，形成遮光膜26、平坦化膜27、滤色器28、片上透镜29等。从而，制成根据本修改例的成像装置1。
效果
接下来将描述根据本修改例的成像装置1的效果。在成像装置1中，通过掩模200选择性地蚀刻半导体层10使凹形部分10A和10B以及凹槽部分10M同时形成，该掩模200具有开口200，开口200具有网格形状和相同宽度。相应地，可形成减小p-n结电容的绝缘部20和30，而不增加制造包括用于隔离装置的隔离槽50的成像装置1的步骤数。
2.3第三修改例
在上述实施例及其修改例(第一修改例和第二修改例)中，凹形部分10A和10B的内部用绝缘膜25填充。但是，如图40和41所示，例如，空腔20A和30A可以分别提供在凹形部分10A和10B内部。
2.4第四修改例
在上述实施例及其修改例(第一、第二和第三修改例)中，凹形部分10A和10B其内部用绝缘膜25部分或者全部填充。但是，如图42、43、44和45所示，例如，绝缘部20和30每个都可以包括绝缘膜31，该绝缘膜31沿凹形部分10A和10B的内表面具有固定负电位。绝缘膜31例如可以包括HfO2或Al2O3。绝缘膜31只有在靠近凹形部分10A和10B界面的地方具有减少耗尽区10D和10H增大的功能。因此，抑制了在凹形部分10A和10B的界面中出现的漏电流。因此，可以避免因为漏电流引起的图像质量缺陷(白斑)，抑制暗电流引起的工作电流的增大等等。
2.第二实施例
图46描述了根据本技术方案第二实施例的成像模块2的示意性构造。成像模块2包括，根据上述实施例及其修改例中的任一成像装置1，以及对从成像装置1输出的像素信号执行预定处理的运算部41(信号处理电路)。成像装置1和运算部41例如可以安装在配线基板上。运算部41例如可以由DSP(Digital Signal Processor，数字信号处理器)构成。
在本实施例中设置了根据上述实施例及其修改例中任一成像装置1。因此，可提供具有高成像质量的成像模块2。
3.第三实施例
图47描述了根据本技术方案第三实施例的电子设备3的示意性构造。电子设备3包括根据上述第二实施例的成像模块2、透镜42、显示单元43和存储单元44。透镜42允许外部光线进入成像模块2的成像装置1。显示单元43根据成像模块2的输出显示图像。存储单元44存储成像模块2的输出。应注意的是，电子设备3可以不包括存储单元44。这种情况下，电子设备3可以包括将信息写入外部存储单元的写入单元。
在本实施例中设置了根据上述第二实施例的成像模块2。因此，可以提供具有高成像质量的电子设备3。
上文中，参考某些实施例及其修改例提供了描述。但是本技术方案不限于上述实施例及其相似者，并且可以做出各种修改。例如，在上述实施例及其相似者中，成像装置1为背照型。但是，本技术方案也可应用在前照型成像装置中。
通过本公开的上述示例性实施例及其修改例可以至少实现下面的构造。
(1)一种成像装置，包括：
光电二极管，构造为执行光电转换并且根据光接收量产生电荷；
浮置扩散部，构造为累积该光电二极管中产生的该电荷；
读取电路，构造为输出像素信号，该像素信号具有根据该浮置扩散部中累积电荷水平的电压，该读取电路包括一个或多个晶体管，每一个晶体管的栅极电连接至用于选择像素的配线；以及
绝缘部，延伸至该浮置扩散部的部分或整个底面中、该一个或多个晶体管中源漏区域的部分或整个底面中、或者延伸至这两者中；
该光电二极管、该浮置扩散部、该读取电路以及该绝缘部设置在半导体层中。
(2)根据(1)所述的成像装置，其中该绝缘部包括通过从其背面蚀刻该半导体层而形成的凹形部分，并且该绝缘部具有柱形。
(3)根据(1)或(2)所述的成像装置，其中该凹形部分延伸至该浮置扩散部中杂质浓度为1×1018cm-3或者更高的区域、该源漏区域中杂质浓度为1×1018cm-3或者更高的区域、或者延伸至这两者中。
(4)根据(1)至(3)中任一项所述的成像装置，其中该绝缘部包括构造为填充该凹形部分的部分或者整个内部的填充层。
(5)根据(4)所述的成像装置，其中该填充层包括氧化硅、SiOF、SiOC和绝缘有机材料之一。
(6)根据(1)至(3)中任一项所述的成像装置，其中该绝缘部在该凹形部分内部具有空腔。
(7)根据(1)至(6)中任一项所述的成像装置，其中该绝缘部沿该凹形部分内表面具有绝缘膜，该绝缘膜具有固定负电位。
(8)根据(4)所述的成像装置，其中该绝缘膜包括HfO2和Al2O3之一。
(9)一种电子设备包括：
成像装置；以及
信号处理电路，构造为对从成像装置输出的像素信号执行预定的处理，
该成像装置包括
光电二极管，构造为执行光电转换并且根据光接收量产生电荷；
浮置扩散部，构造为累积该光电二极管中产生的该电荷；
读取电路，构造为输出像素信号，该像素信号具有根据该浮置扩散部中累积电荷水平的电压，该读取电路包括一个或多个晶体管，其中每个晶体管的栅极电连接至用于选择像素的配线；以及
绝缘部，延伸至该浮置扩散部的部分或整个底面中、该一个或多个晶体管中源漏区域的部分或整个底面中、或者延伸至这两者中；
该光电二极管、该浮置扩散部、该读取电路以及该绝缘部设置在半导体层中。
(10)一种制造成像装置的方法，该方法包括：
为每个像素在半导体层的顶面形成光电二极管，并且在半导体层的顶面形成浮置扩散部和读取电路，该光电二极管构造为执行光电转换并且根据光接收量产生电荷，该浮置扩散部构造为累积该光电二极管中产生的该电荷，以及该读取电路构造为输出像素信号，该像素信号具有根据该浮置扩散部中累积的电荷水平的电压；并且
在半导体层的底面上同时形成凹槽部分和凹形部分，该凹槽部分构造为电隔离每个像素的光电二极管，并且该凹形部分延伸至该浮置扩散部的部分或整个底面中、晶体管的源漏区域的部分或整个底面中、或延伸至这两者中。
(11)根据(10)所述的方法，还包括，在该半导体层的该底面上形成具有部分具有宽度较宽区域的带状开口的掩模之后，通过该掩模蚀刻该半导体层，并且从而在对应于该开口中的该宽度较宽区域的部分中形成该凹形部分，并在对应于该开口中除该宽度较宽区域以外的部分形成该凹槽部分。
(12)根据(10)所述的方法，还包括，在该半导体层的该底面上形成具有网格状开口的掩模之后，通过该掩模蚀刻该半导体层，并且从而在对应于该开口中网格的该交叉处的部分形成该凹形部分，并在对应于该开口中网格的该交叉处以外的部分形成该凹槽部分。
本领域的技术人员应理解，在所附权利要求或其等同物的范围内，根据设计需要和其它因素，可进行各种修改、结合、部分结合和替换。
相关申请的交叉引用
本申请要求2013年7月30日提交的日本优先权专利申请JP2013-157986的权益，其全部内容通过引用结合于此。

Claims (12)

1.一种成像装置，包括：
光电二极管，构造为执行光电转换，并且根据光接收量产生电荷；
浮置扩散部，构造为累积该光电二极管中产生的该电荷；
读取电路，构造为输出像素信号，该像素信号具有根据该浮置扩散部中累积的该电荷的水平的电压，该读取电路包括一个或多个晶体管，该晶体管的每一个的栅极电连接至用于选择像素的配线；以及
绝缘部，延伸至该浮置扩散部的部分或整个底面中、该一个或多个晶体管中的源漏区域的部分或整个底面中、或者延伸至这两者中，
该光电二极管、该浮置扩散部、该读取电路以及该绝缘部设置在半导体层中。
2.根据权利要求1所述的成像装置，其中该绝缘部包括通过从背面侧蚀刻该半导体层而形成的凹形部分，并且该绝缘部具有柱状形状。
3.根据权利要求2所述的成像装置，其中该凹形部分延伸至该浮置扩散部中杂质浓度为1×1018cm-3或者更高的区域中、或该源漏区域中杂质浓度为1×1018cm-3或者更高的区域、或者延伸至这两者中。
4.根据权利要求2所述的成像装置，其中该绝缘部包括构造为填充该凹形部分的部分或者整个内部的填充层。
5.根据权利要求4所述的成像装置，其中该填充层包括氧化硅、SiOF、SiOC和绝缘有机材料中的一种。
6.根据权利要求2所述的成像装置，其中该绝缘部在该凹形部分内部具有空腔。
7.根据权利要求2所述的成像装置，其中该绝缘部沿该凹形部分内表面具有绝缘膜，该绝缘膜具有固定负电位。
8.根据权利要求7所述的成像装置，其中该绝缘膜包括HfO2和Al2O3之一。
9.一种电子设备，包括：
成像装置；以及
信号处理电路，构造为对从该成像装置输出的像素信号执行预定的处理，
该成像装置包括
光电二极管，构造为执行光电转换并且根据光接收量产生电荷；
浮置扩散部，构造为累积该光电二极管中产生的该电荷；
读取电路，构造为输出像素信号，该像素信号具有根据该浮置扩散部中累积的该电荷的水平的电压，该读取电路包括一个或多个晶体管，该晶体管的每一个的栅极电连接至用于选择像素的配线；以及
绝缘部，延伸至该浮置扩散部的部分或整个底面中、或该一个或多个晶体管中源漏区域的部分或整个底面中、或者延伸至这两者中，
该光电二极管、该浮置扩散部、该读取电路以及该绝缘部设置在半导体层中。
10.一种成像装置的制造方法，该方法包括：
为每个像素在半导体层的顶面形成光电二极管，并且在该半导体层的顶面形成浮置扩散部和读取电路，该光电二极管构造为执行光电转换并且根据光接收量产生电荷，该浮置扩散部构造为累积该光电二极管中产生的该电荷，并且该读取电路构造为输出像素信号，该像素信号具有根据该浮置扩散部中累积的该电荷的水平的电压电平；以及
在该半导体层的底面上同时形成凹槽部分和凹形部分，该凹槽部分构造为电隔离每个像素的光电二极管，并且该凹形部分延伸至该浮置扩散部的部分或整个底面中、或晶体管的源漏区域的部分或整个底面中、或延伸至这两者中。
11.根据权利要求10所述的方法，还包括，在该半导体层的该底面上形成具有部分具有宽度较宽区域的带状开口的掩模之后，通过该掩模蚀刻该半导体层，并且从而在对应于该开口中该宽度较宽区域的部分形成该凹形部分，并在对应于该开口中该宽度较宽区域以外的部分形成该凹槽部分。
12.根据权利要求10所述的方法，还包括，在该半导体层的该底面上形成具有网格状开口的掩模之后，通过该掩模蚀刻该半导体层，并且从而在对应于该开口中网格的该交叉处的部分形成该凹形部分，并在对应于该开口中网格的该交叉处以外的部分形成该凹槽部分。
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