CN104347581B - 半导体互连结构、包括其的半导体器件及它们的制备方法 - Google Patents

Abstract

本申请提供了一种半导体互连结构、包括其的半导体器件及它们的制备方法。其中半导体互连结构包括设置在半导体器件上的内金属层；设置在内金属层上的电介质层，且该电介质层具有使内金属层裸露的通孔；设置在通孔中的缓冲部；以及填充在内置有缓冲部的通孔中的导电部。本申请通过设置电介质层和缓冲部同时为材质较软的导电部提供支撑，能够减缓键合连接过程中外接铜材料对导电部的冲击力，进而降低该冲击力对内金属层的破坏，避免内金属层出现裂纹，破损，提高该半导体互连结构的电连稳定性，提高采用这种半导体互连结构的半导体器件的使用寿命。

Description

半导体互连结构、包括其的半导体器件及它们的制备方法

技术领域

本申请涉及IC芯片集成电路技术领域，更具体地，涉及一种半导体互连结构、包括其的半导体器件及它们的制备方法。

背景技术

半导体互连结构是半导体器件所包含的一种常见结构。传统的半导体工艺主要采用铝作为半导体互连材料，在信号延时上已经受到限制。尤其是在90nm或以下的技术节点上，主要的信号延时来自半导体互连结构的部分。为了解决这一问题，研究人员提出将铜工艺融入半导体器件的制造工艺中，将铜材料制成与半导体器件内的金属互连的内金属板的方案。

如图1中半导体互连结构所示，现有的半导体互连结构中同时融合了铝材和铜材制作半导体互连结构，这种互连结构包括设置在半导体器件表面的内金属层（为铜材料）10′，包括位于内金属层10′上的刻蚀阻挡层11′，以及位于刻蚀阻挡层11′上的电介质层20′，电介质层20′和刻蚀阻挡层11′中具有使内金属层10′部分表面外露的通孔，铝导电部50′设置在通孔中。其中电介质层20′沿刻蚀阻挡层11′上表面向外的方向依次包括：氧化物层22′—SiN层21′—氧化物层22′的结构。

具有上述半导体互连结构的器件在与其他器件进行键合连接的过程中，由于铜材质较硬，外接的铜线与上述半导体互连结构中铝导电部50′焊接时，熔融铜液滴落在铝导电部50′上产生的冲击力会沿铝导电部50′向下作用在内金属层10′上。而过硬的内金属层10′在外加的冲击力下容易出现裂纹，影响半导体器件的电连接稳定性。

发明内容

为了解决现有技术中的不足，本申请提供了一种半导体互连结构、包括其的半导体器件及它们的制备方法，以克服键合连接过程中外施冲击力易对内金属层造成损害的不足。

在本申请的一个方面，提供了一种半导体互连结构，包括设置在半导体器件上的内金属层，设置在内金属层上的电介质层，电介质层具有使内金属层裸露的通孔，半导体互连结构进一步包括：缓冲部，设置在通孔中；导电部，填充在内置有缓冲部的通孔中。

进一步地，上述的半导体互连结构中缓冲部的高度低于电介质层的高度，导电部包括位于电介质层与缓冲部之间的第一导电部，以及覆盖缓冲部顶部与第一导电部一体成型的第二导电部。

进一步地，上述的半导体互连结构中电介质层和缓冲部均由多层氧化物层和多层含硅介质层交叉叠加而成。

进一步地，上述的半导体互连结构中缓冲部的最外层为含硅介质层，电介质层的最外层为氧化物层。

进一步地，上述的半导体互连结构中含硅介质层为SiN层。

进一步地，上述的半导体互连结构中缓冲部沿通孔的轴线设置。

在本申请的第二个方面，提供了一种半导体器件，其包括半导体互连结构，半导体互连结构为上述的半导体互连结构。

在本申请的第三个方面，提供了一种半导体互连结构的制备方法，包括如下步骤：提供表面具有内金属层的半导体器件；在内金属层上形成电介质材料层；刻蚀电介质材料层，形成具有使内金属层部分裸露的通孔；在通孔中形成缓冲部；在形成有缓冲部的通孔中填充导电材料形成导电部。

进一步地，形成通孔和缓冲部的步骤包括：在电介质材料层的表面上形成第一掩膜；刻蚀电介质材料层，形成具有通孔的电介质层和位于通孔中的缓冲部；去除第一掩膜。

进一步地，上述制备方法中去除第一掩膜后还包括：在电介质层上形成第二掩膜；刻蚀缓冲部，使缓冲部的高度低于电介质层的高度；去除第二掩膜。

进一步地，上述制备方法中形成电介质材料层的步骤包括：在内金属层上方交替设置氧化物层和含硅介质层。

进一步地，上述制备方法中交替设置氧化物层和含硅介质层包括设置2至7层氧化物层以及1至7层含硅介质层。

进一步地，上述制备方法中电介质层和缓冲部的最外层为氧化物层，在刻蚀缓冲部的步骤中，刻蚀去除位于缓冲部部外层的氧化物层，使位于氧化物层下方的含硅介质层裸露。

在本申请的第四个方面，提供了一种半导体器件的制备方法，包括在位于半导体器件上的内金属层的表面上制备半导体互连结构的步骤，制备半导体互连结构的步骤采用上述的制备方法。

本申请通过设置电介质层和缓冲部同时为材质较软的导电部提供支撑，以减缓键合连接过程中，外接铜材料对导电部的冲击力，进而降低该冲击力对内金属层的损害，避免内金属层出现裂纹，破损，提高该半导体互连结构的电连稳定性，提高采用这种半导体互连结构的半导体器件的使用寿命。

除了上面所描述的目的、特征和优点之外，本申请还有其它的目的、特征和优点。下面将参照图，对本申请作进一步详细的说明。

附图说明

附图构成本说明书的一部分、用于进一步理解本申请，附图示出了本申请的优选实施例，并与说明书一起用来说明本申请的原理。图中：

图1示出了现有半导体互连结构的剖视结构示意图；

图2示出了本申请实施例提供的半导体互连结构的剖视结构示意图；

图3示出了本申请实施例提供的半导体互连结构制备方法的流程示意图；

图4示出了根据本申请实施例的半导体互连结构制备方法中在内金属层表面上形成电介质材料层，并形成掩膜后基体的剖视结构示意图；

图5示出了在图4基体结构的基础上刻蚀电介质材料层形成电介质层和缓冲部，去除掩膜后基体的剖视结构示意图；

图6示出了在图5基体结构的基础上形成抗反射涂层和位于电介质层上掩膜后基体的剖视结构示意图；

图7示出了在图6基体结构的基础上刻蚀去除缓冲部的部分顶端，并去除掩膜后基体的剖视结构示意图；以及

图8示出了在图7基体结构的基础上在由电介质层、内金属层的表面以及缓冲部所形成的空间内形成导电部后基体的剖视结构示意图。

具体实施方式

应该指出，以下详细说明都是例示性的，旨在对本申请提供进一步的说明。除非另有指明，本文使用的所有技术和科学术语具有与本申请所属技术领域的普通技术人员通常理解的相同含义。

需要注意的是，这里所使用的术语仅是为了描述具体实施例，而非意图限制根据本申请的示例性实施例。如在这里所使用的，除非上下文另外明确指出，否则单数形式也意图包括复数形式，此外，还应当理解的是，当在本说明书中使用属于“包含”和/或“包括”时，其指明存在特征、步骤、操作、器件、组件和/或它们的组合。

为了便于描述，在这里可以使用空间相对术语，如“在……之上”、“在……上方”、“上面的”等，用来描述如在图中所示的一个器件或特征与其他器件或特征的空间位置关系。应当理解的是，空间相对术语旨在包含除了器件在图中所描述的方位之外的在使用或操作中的不同方位。例如，如果附图中的器件被倒置，则描述为“在其他器件或构造上方”或“在其他器件或构造之上”的器件之后将被定位为“在其他器件或构造下方”或“在其他器件或构造之下”。因而，示例性术语“在……上方”可以包括“在……上方”和“在……下方”两种方位。该器件也可以其他不同方式定位（旋转90度或处于其他方位），并且对这里所使用的空间相对描述符作出相应解释。

为了解决背景技术部分所指出的现有半导体互连结构在进行键合连接过程中，容易在外施冲击力的作用下损坏内金属层，影响半导体器件的电连接稳定性问题，本申请提供了一种新型的半导体互连结构。该互连结构包括设置在半导体器件上的内金属层，设置在内金属层上的电介质层，该电介质层具有使内金属层裸露的通孔，同时该互连结构进一步包括设置在通孔中的缓冲部，以及填充在内置有缓冲部的通孔中的导电部。通过这样的结构使得本申请半导体互连结构在器件间键合连接的过程中，电介质层和缓冲部同时为材质较软的导电部提供支撑，进而减缓熔融金属与导电部焊接过程中所产生的冲击力对内金属层的造成损害，从而避免内金属层出现裂纹，破损，提高该半导体互连结构的电连稳定性，提高采用这种半导体互连结构的半导体器件的使用寿命。

以下将结合附图进一步阐述本申请所提供的半导体互连结构的具体情况。

图2示出了本申请所提供的半导体互连结构的剖面结构示意图，该半导体互连结构包括内金属层10、电介质层20a、缓冲部20b、以及导电部50。内金属层10设置在半导体器件上，主要作用是形成半导体器件内的金属互连连接线，该内金属层10可以采用电阻率较小、电子迁移失败低的铜层或含铜的金属层。电介质层20a设置在内金属层10上，其上具有使内金属层裸露的通孔。缓冲部20b设置在通孔中，优选地，缓冲部20b与电介质层20a间隔设置，更优选地，缓冲部20b沿通孔的轴线设置。该缓冲部20b位于导电部50中间，部分代替导电部50承接外施的冲击力，为内金属层10提供了保护。导电部50填充在内置有缓冲部20b的通孔中，用以实现半导体器件中内金属层10与外接器件或电源的电连接。在上述半导体互连结构中缓冲部20b可以只有一个，也可以包括多个，例如：2个、3个、4个、5个。当该缓冲部为多个时，可以将各缓冲部20b间隔设置，也可以将各缓冲部20b相互嵌套设置。当然，缓冲部也可在通孔中形成各种结构，只要能够保证通孔内具有能够填充导电材料的空间，以形成与内金属层10电连接的导电部50即可，优选采用具有对称结构的缓冲部，例如采用平行于内金属层10的横截面为十字形、菱形、环形等结构的缓冲部，具有对称结构的缓冲部20b能够更有规则的排布在内金属层10上，进而使得透过缓冲部20b后施加在内金属层10上冲击力分布更为均匀，进而更好地避免内金属层10因受力不均所产生的损害。

在实际制备中，上述半导体互连结构还包括刻蚀阻挡层11，该刻蚀阻挡层11包括位于电介质层20a与内金属层10之间的第一刻蚀阻挡层11a，以及位于缓冲部20b与内金属层10之间的第二刻蚀阻挡层11b。刻蚀阻挡层11能够防止刻蚀形成电介质层20a和缓冲部20b过程中对半导体器件及其上部的内金属层10造成损害，该刻蚀阻挡层的材料包括但不限于SiCN等。

本申请中通过设置电介质层20a和缓冲部20b同时为导电部50提供支撑，进而减缓键合连接过程中熔融金属与导电部50焊接时所产生的冲击力对内金属层10造成的损害，从而减少内金属层10的裂纹，破损，提高了半导体互连结构的电连稳定性，进而提高了采用这种半导体互连结构的半导体器件的使用寿命。

上述半导体互连结构中优选缓冲部20b的高度低于电介质层20a的高度。更为优选地，导电部50包括位于电介质层20a与缓冲部20b之间的第一导电部51，以及覆盖缓冲部20b顶部与第一导电部51一体成型的第二导电部52。本申请半导体互连结构中导电部50同时包括第一导电部51和第二导电部52，能够同时包裹缓冲部20b的侧面和顶部，进而增加了导电部50与缓冲部20b之间的接触面积，进而更好地为导电部50提供支撑力。同时，第二导电部52覆盖在缓冲部20b的顶部，直接与外接铜材相结合，增加导电部50与外接铜材的电接触面积，进而提高键合连接稳定性。

上述半导体互连结构中缓冲部的材料并没有特殊要求，只要具有一定的硬度，能够起到缓冲作用皆可，例如采用SiN。优选地，上述半导体互连结构中电介质层20a和缓冲部20b材料相同，均由多层氧化物层21和多层含硅介质层22交叉叠加而成。优选地，氧化物层21包括但不限于SiO₂，含硅介质层22为SiN层。这种通过不同硬度的多层氧化物层21和多层含硅介质层22的交叠设置，提高了缓冲部20b和电介质层20a的缓冲能力，进一步降低了内金属层10所受到的冲击力。

在上述半导体互连结构中缓冲部的最外层优选为含硅介质层，电介质层的最外层优选为氧化物层。如图2所示，其中电介质层20a和缓冲部20b中各层结构一一对应，缓冲部20b的最外层为含硅介质层22，电介质层20a的最外层比缓冲部20b多一层氧化物层21。在这种结构中缓冲部20b与导电部50相接触的表面为硬度较大的含硅介质层，其能够有效增加抗冲击力。缓冲部20b与电介质层20a仅是上表面的材料不同，其他各层材料均相同，在制备本申请这种半导体互连结构时，可以先将电介质层20a和缓冲部20b制作成同样的结构，再通过刻蚀的方式去除缓冲部20b上表面的氧化物层21，保留含硅介质层22即可。含硅介质层22可以作为刻蚀阻挡层使用，对位于其下方的材料层进行保护。其中含硅介质层22的材料包括的不限于SiCN、SiN、SiO₂等，氧化物层21的材料包括但不限于SiO₂。

优选地，在上述半导体互连结构中电介质层20a含有3层氧化物层，2层含硅介质层；缓冲部20b含有2层氧化物层，2层含硅介质层。如图2所示，此时电介质层20a沿内金属层10上表面向外方向依次为氧化物层21—含硅介质层22—氧化物层21—含硅介质层22—氧化物层21的结构。缓冲部20b含有2层氧化物层，2层含硅介质层，缓冲部20b沿内金属层10上表面向外方向依次为氧化物层21—含硅介质层22—氧化物层21—含硅介质层22的结构。此时，该氧化物层21优选为SiO₂，该含硅介质层22优选为SiN。

在本申请的一种可选的实施方式中，上述半导体互连结构的导电部50中第二导电部52的上表面高于电介质层20a的上表面，且第二导电部52部分延伸至电介质层20a的上方形成限位部53。此时，半导体互连结构还包括电介质保护层60，该电介质保护层60具有环形结构，位于电介质层20a的上方，包裹在限位部53的外周。在这种结构中，通过限位部53和电介质保护层60的设置，增加导电部50相对内金属层10的限位结构，进一步为导电部50提供支撑力以更好地承接冲击力，降低冲击力对内金属层10的破坏。

同时，在本申请的一种实施方式中，还提供了一种采用上述半导体互连结构的半导体器件。这种半导体器件在进行键合连接时，所形成的键合结构稳定，使用时电压稳定。

本申请还提供了一种半导体互连结构的制备方法，如图3中制备流程示意图，该半导体互连结构的制备方法包括如下步骤：提供表面具有内金属层的半导体器件，在内金属层上形成电介质材料层，刻蚀电介质材料层，形成具有使内金属层部分裸露的通孔的电介质层，在通孔中形成的缓冲部，在形成有缓冲部的通孔中填充导电材料形成导电部。

以下将结合图4-8制备过程中基体的结构变化示意图所示，进一步说明本申请所提供的这种半导体互连结构的制备方法，其包括如下步骤：

提供表面具有内金属层10的半导体器件。该内金属层10是用来形成半导体器件内的金属互连连接线。内金属层10的厚度可以为375nm到415nm，制造内金属层10的材料可以包括铜或含铜的金属。内金属层10与半导体器件之间可以有绝缘层，用于与半导体器件形成电隔离。绝缘层的材料可以是氮掺杂碳化物，厚度为40nm-50nm。在内金属层10上形成绝缘层的方法可以是半导体制备领域内常见的化学气相沉积或物理气相沉积法。

在内金属层10上形成刻蚀阻挡层11，在刻蚀阻挡层上形成电介质材料层；其中刻蚀阻挡层11的作用是避免电介质材料层刻蚀过程中破坏内金属层10，该刻蚀阻挡层11的厚度优选为40-50nm。电介质材料层的作用是形成绝缘、缓冲结构，优选由多层氧化物层21和多层含硅介质层22交叉叠加而成。其中氧化物层21包括但不限于SiO₂，该SiO₂层的厚度为100-140nm。含硅介质层22的材料包括但不限于SiN，该SiN层的厚度为300-400nm。形成该电介质材料层的步骤包括在内金属层10上方交替设置氧化物层21和含硅介质层22。例如，在内金属层10上方形成氧化物层21；在氧化物层21上方形成含硅介质层22；在含硅介质层22上方形成另一个氧化物层21。更有选地，交替设置氧化物层21和含硅介质层22包括设置2至7层氧化物层以及1至7层含硅介质层。在上述过程中形成氧化物层21和含硅介质层22的过程中采用化学气相沉积法或物理气相沉积法。

优选该电介质材料层包括三层氧化物层21，和两层含硅介质层22。沿内金属层10上表面向外的方向依次为氧化物层21—含硅介质层22—氧化物层21—含硅介质层22—氧化物层21的结构，形成如图4中所呈现的电介质材料层结构。

刻蚀电介质材料层，形成具有使内金属层10部分裸露的通孔的电介质层20a，在通孔中形成与电介质层20a间隔设置的缓冲部20b。刻蚀该内金属层10的方法包括干法刻蚀、湿法刻蚀、以及干湿法混合刻蚀等方法。缓冲部20b可以是SiN材料层，其可以通过半导体制备领域内常见的化学气相沉积或物理气相沉积法沉积形成。

优选地，电介质层20a与缓冲部20b结构相同，此时，形成具有使内金属层10部分裸露的通孔的电介质层20a和缓冲部20b的步骤为：

首先，在电介质材料层的表面上形成第一掩膜41。在形成第一掩膜41之前，可以在电介质材料层的外露表面上形成用于避免光刻反射的第一抗反射涂层31，然后在第一抗反射涂层31上形成第一掩膜41，形成如图4所示的基体结构。其中第一抗反射涂层31和第一掩膜41的材料并无特殊要求，选择本领域常用原料即可。刻蚀电介质材料层和刻蚀可选的刻蚀阻挡层11，形成具有通孔的电介质层20a和位于通孔中的缓冲部20b；以及形成位于电介质层20a与内金属层10之间的第一刻蚀阻挡层11a和位于缓冲部20b与内金属层10之间的第二刻蚀阻挡层11b。刻蚀的过程可以采用干法刻蚀、湿法刻蚀或干湿法混合刻蚀。该电介质层20a和缓冲部20b是由电介质材料层刻蚀而成，两者具有与电介质材料层相同的结构，即由内金属层10表面上向外的方向依次为氧化物层21—含硅介质层22—氧化物层21—含硅介质层22—氧化物层21的结构。此时，去除第一掩膜41和剩余的第一抗反射涂层31，形成图5中基体的结构。

在刻蚀电介质材料层和刻蚀阻挡层11的过程中，刻蚀不同的材料层可以采用不同的刻蚀气体。在刻蚀该刻蚀阻挡层11时，如果采用了含氧等离子体刻蚀气体，可选地，在完成刻蚀步骤后包括采用还原性离子体处理内金属层10表面的步骤。其中还原性等离子体可以是通过氢气等具有还原性的气体或具有还原性的混合气体经过等离子化而得到的。

在完成去除第一掩膜41和剩余的第一抗反射涂层31的步骤后，可以在形成有缓冲部20b的通孔中填充导电材料形成导电部50，完成制备工艺，获得一种本申请提供的半导体互连结构。

相对于这种结构的半导体互连结构，本申请半导体互连结构制备方法更为优选地，在完成去除第一掩膜41和剩余的第一抗反射涂层31的步骤后进一步进行在电介质层20a上形成第二掩膜42。在形成第二掩膜42前可以在电介质层20b、内金属层10、以及缓冲部20a的外露表面上，形成第二抗反射涂层32，然后在第二抗反射涂层32上形成第二掩膜42，形成如图6中所示的基体结构。在该步骤中所使用的第二抗反射涂层32可以与上述第一抗反射涂层31相同，所使用的第二掩膜42可以采用与上述第一掩膜41相同的材料，以降低原料成本。

形成第二掩膜42后，刻蚀缓冲部20b，使缓冲部20b的高度低于电介质层20a的高度。刻蚀的过程可以采用干法刻蚀、湿法刻蚀或干湿法混合刻蚀。优选地，刻蚀该缓冲部20b的步骤中刻蚀去除位于最外层的氧化物层。去除位于最外层的氧化物层的步骤容易操作，不但能够降低缓冲部20b相对于电介质层20a的高度，而且，位于氧化物层下方的含硅介质层22的刻蚀阻挡效果较好，在刻蚀该氧化物层的过程中，含硅介质层22能够对位于含硅介质层22下方的其他材料进行保护，进而降低了工艺难度。同时，含硅介质层22具有较高的硬度，刻蚀去除氧化物层后，所裸露的含硅介质层22能够在外接铜材料的过程中，提供更好的抗冲击性能，进而缓解外界铜材时所产生的冲击力。完成对缓冲部20b的刻蚀后去除第二掩膜和剩余的第二抗反射涂层，形成如图7中基体所示的结构。

在完成去除第二掩膜42和剩余的第二抗反射涂层32的步骤后，在形成有缓冲部20b的通孔中填充导电材料形成导电部50。该导电部50可以包括位于电介质层20a与缓冲部20b之间的第一导电部51和覆盖在缓冲部20b顶端与第一导电部51一体成型的第二导电部52。

相对于这种结构的半导体互连结构，本申请半导体互连结构制备方法更为优选地，在制备铝材结构部50的过程中，使得第二导电部52的上表面高于电介质层20a，刻蚀该第二导电部52，使得该第二导电部52的上表面高于电介质层20a，且该第二导电部52的部分延伸至电介质层20a的上方，形成限位部53。进一步在限位部53的外表面形成电介质保护层60，形成如图8中基体所示的结构。该电介质保护层60的制备方法可以通过直接在限位部53的外周直接形成该电介质保护层，也可以在第二导电部52和电介质层20b的上表面沉积绝缘材料，形成绝缘材料层，并进一步在绝缘材料相应于电介质层20a的上方设置第三掩膜，进一步刻蚀绝缘材料层形成电介质保护层60。

本申请所提供的这种半导体互连结构制备方法具有如下优势：

1、通过巧妙的设置第一掩膜41，刻蚀同一电介质材料层形成电介质层20a和缓冲部20b。该方法工艺简单，容易操作，且所形成的半导体互连结构的结构中通过设置电介质层20a和缓冲部20b同时为材质较软的导电部50提供支撑，减缓键合连接过程中，熔融金属与导电部50焊接时对导电部产生的冲击力，进而降低该冲击力对内金属层10的损伤所产生的裂纹，破损，提高该半导体互连结构的电连稳定性，提高采用这种半导体互连结构的半导体器件的使用寿命。

2、通过巧妙地设置第二掩膜42，刻蚀去除缓冲部20b的部分顶端，使其厚度低于电介质层20a，此时，所形成的导电部50同时包括位于电介质层20a与缓冲部20b之间的第一导电部51，以及覆盖缓冲部20b顶部与第一导电部51一体成型的第二导电部52。导电部50具有同时包裹缓冲部20b的侧面和顶部的倒U型结构，增加了导电部50与缓冲部20b之间的接触面积，进而能够更好地为导电部50提供支撑、缓冲力。同时，第二导电部52覆盖在缓冲部20b的顶部，直接与外接铜材的相结合，增加导电部50与外接铜材的电接触面积，进而提高键合连接稳定性。

以上仅为本申请的优选实施例而已，并不用于限制本申请，对于本领域的技术人员来说，本申请可以有各种更改和变化。凡在本申请的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本申请的保护范围之内。

Claims (12)

1.一种半导体互连结构，包括设置在半导体器件上的内金属层，设置在所述内金属层上的电介质层，所述电介质层具有使所述内金属层裸露的通孔，其特征在于，所述半导体互连结构进一步包括：

缓冲部，设置在所述通孔中；

导电部，填充在内置有所述缓冲部的所述通孔中；

所述半导体互连结构通过以下步骤制备得到：

提供表面具有内金属层的半导体器件；

在所述内金属层上形成电介质材料层；

刻蚀所述电介质材料层，形成具有使所述内金属层部分裸露的通孔；

在所述通孔中形成缓冲部；

在形成有所述缓冲部的通孔中填充导电材料形成导电部；

形成所述通孔和所述缓冲部的步骤包括：

在所述电介质材料层的表面上形成第一掩膜；

刻蚀所述电介质材料层，形成具有所述通孔的电介质层和位于所述通孔中的缓冲部；

去除第一掩膜；

所述去除第一掩膜后还包括：

在所述电介质层上形成第二掩膜；

刻蚀所述缓冲部，使所述缓冲部的高度低于所述电介质层的高度；

去除第二掩膜。

2.根据权利要求1所述的半导体互连结构，其特征在于，所述缓冲部的高度低于所述电介质层的高度，所述导电部包括位于所述电介质层与所述缓冲部之间的第一导电部，以及覆盖所述缓冲部的顶部并与所述第一导电部一体成型的第二导电部。

3.根据权利要求2所述的半导体互连结构，其特征在于，所述电介质层和缓冲部均由多层氧化物层和多层含硅介质层交叉叠加而成。

4.根据权利要求3所述的半导体互连结构，其特征在于，所述缓冲部的最外层为含硅介质层，所述电介质层的最外层为氧化物层。

5.根据权利要求4所述的半导体互连结构，其特征在于，所述含硅介质层为SiN层。

6.根据权利要求1所述的半导体互连结构，其特征在于，所述缓冲部沿所述通孔的轴线设置。

7.一种半导体器件，其包括半导体互连结构，其特征在于，所述半导体互连结构为权利要求1至6中任一项所述的半导体互连结构。

8.一种半导体互连结构的制备方法，其特征在于，包括如下步骤：

提供表面具有内金属层的半导体器件；

在所述内金属层上形成电介质材料层；

刻蚀所述电介质材料层，形成具有使所述内金属层部分裸露的通孔；

在所述通孔中形成缓冲部；

在形成有所述缓冲部的通孔中填充导电材料形成导电部；

形成所述通孔和所述缓冲部的步骤包括：

在所述电介质材料层的表面上形成第一掩膜；

刻蚀所述电介质材料层，形成具有所述通孔的电介质层和位于所述通孔中的缓冲部；

去除第一掩膜；

所述去除第一掩膜后还包括：

在所述电介质层上形成第二掩膜；

刻蚀所述缓冲部，使所述缓冲部的高度低于所述电介质层的高度；

去除第二掩膜。

9.根据权利要求8所述的制备方法，其特征在于，形成所述电介质材料层的步骤包括：在所述内金属层上方交替设置氧化物层和含硅介质层。

10.根据权利要求9所述的制备方法，其特征在于，所述交替设置氧化物层和含硅介质层包括设置2至7层氧化物层以及1至7层含硅介质层。

11.根据权利要求9所述的制备方法，其特征在于，所述电介质层和所述缓冲部的最外层为氧化物层，在刻蚀所述缓冲部的步骤中，刻蚀去除位于所述缓冲部最外层的氧化物层，使位于所述氧化物层下方的所述含硅介质层裸露。

12.一种半导体器件的制备方法，包括在位于半导体器件上的内金属层的表面上制备半导体互连结构的步骤，其特征在于，所述制备半导体互连结构的步骤采用权利要求8至11中任一项所述的制备方法。