CN102237320A

CN102237320A - 电子元件封装结构及其制造方法

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Publication number: CN102237320A
Application number: CN2010101708279A
Authority: CN
Inventors: 张道智; 陆苏财; 张景尧; 詹朝杰
Original assignee: Industrial Technology Research Institute ITRI
Current assignee: Industrial Technology Research Institute ITRI
Priority date: 2010-04-30
Filing date: 2010-04-30
Publication date: 2011-11-09

Abstract

本发明公开一种电子元件封装结构及其制造方法，上述电子元件封装结构包括一芯片，其具有一有源区表面和一背面；一介电层，设置于上述芯片的上述有源区表面上；至少两个沟槽，穿过上述介电层；一第一保护层，覆盖上述介电层和上述些沟槽的侧壁；一第二保护层，覆盖上述第一保护层并填满上述些沟槽。

Description

电子元件封装结构及其制造方法

技术领域

本发明涉及一种电子元件封装结构及其制造方法，特别是涉及一种具有疏水性高分子材料保护层的电子元件封装结构及其制造方法。

背景技术

在电子元件封装技术中，为提高电子元件的执行效能与容量，在芯片的内连线结构中使用低介电常数介电层已为主要趋势。低介电常数介电层可以减少内连线的寄生电容效应，然而，由于低介电常数介电层的杨氏模数(Young’s modulus)过低，且与其他材料之间的附着性与热膨胀系数(CTE)不易匹配，因而相当容易因为热或机械应力而发生层间破裂失效的问题。另外，低介电常数介电层对湿气及温度均相当敏感，在高深宽比硅通孔(ThroughSilicon Via，TSV)电镀等湿式制作工艺中会吸附大量水气，而元件的抗电致迁移特性也会因为焦耳热(Joule heating)与背应力(back stress)而降低。

在此技术领域中，有需要一种电子元件封装结构及其制造方法，其可使低介电常数介电层在进行包括硅通孔成型、电镀填孔、热接合与晶片切割的晶片对接制作工艺后，仍保有其完整性。

发明内容

有鉴于此，本发明的一实施例提供一种电子元件封装结构，上述电子元件封装结构包括一芯片，其具有一有源区表面和一背面；一介电层，设置于上述芯片的上述有源区表面上；至少两个沟槽，穿过上述介电层；一第一保护层，覆盖上述介电层和上述些沟槽的侧壁；一第二保护层，覆盖上述第一保护层并填满上述些沟槽。

本发明的另一实施例提供一种电子元件封装结构，上述电子元件封装结构包括一芯片，其具有一有源区表面和一背面；一介电层，设置于上述芯片的上述有源区表面上；至少两个沟槽，穿过上述介电层；一疏水性高分子第一保护层，覆盖上述介电层和上述些沟槽的侧壁。

本发明的又另一实施例提供一种电子元件封装结构的制造方法，上述电子元件封装结构的制造方法包括提供一晶片，其具有多个芯片和位于上述些芯片之间的多个切割道区，其中每一个上述芯片具有一有源区表面和一背面；在上述芯片的上述有源区表面上形成一介电层；在上述介电层中形成至少两个沟槽，且邻接上述些切割道区的两侧；顺应性形成一第一保护层，并覆盖上述介电层和上述些沟槽的侧壁；形成一第二保护层，覆盖上述第一保护层，并填满上述些沟槽；沿上述些切割道区切割上述晶片，分离上述些芯片。

本发明的又另一实施例提供一种电子元件封装结构的制造方法，上述电子元件封装结构的制造方法包括提供一晶片，其具有多个芯片和位于上述些芯片之间的多个切割道区，其中每一个上述芯片具有一有源区表面和一背面；在上述芯片的上述有源区表面上形成一介电层；在上述介电层中形成至少两个沟槽，且邻接上述些切割道区的两侧；顺应性形成一疏水性高分子第一保护层，覆盖上述介电层和上述些沟槽的侧壁；沿上述些切割道区切割上述晶片，分离上述些芯片。

本发明的又另一实施例提供一种电子元件封装结构，上述电子元件封装结构包括至少两个沿垂直方向堆叠且彼此电连接的电子元件封装结构，其中每一个上述电子元件封装结构包括一芯片，其具有一有源区表面和一背面；一介电层，设置于上述芯片的上述有源区表面上；至少两个沟槽，穿过上述介电层；一第一保护层，覆盖上述介电层和上述些沟槽的侧壁；一第二保护层，覆盖上述第一保护层并填满上述些沟槽。

本发明的又另一实施例提供一种电子元件封装结构，上述电子元件封装结构包括至少两个沿垂直方向堆叠且彼此电连接的电子元件封装结构，其中每一个上述电子元件封装结构包括一芯片，其具有一有源区表面和一背面；一介电层，设置于上述芯片的上述有源区表面上；至少两个沟槽，穿过上述介电层；一疏水性高分子第一保护层，覆盖上述介电层和上述些沟槽的侧壁。

附图说明

图1～图4为本发明一实施例的电子元件封装结构的制作工艺剖视图；

图5～图7为本发明另一实施例的电子元件封装结构的制作工艺剖视图。

其中，上述图中的导电柱226与电子元件222之间应有电气连接，而TSV220的孔壁上应有绝缘物质，如Si3N4或SiO2或ABF或BCB。

主要元件符号说明

200～晶片；

202～有源区表面；

204～背面；

222～电子元件；

206～介电层；

208～内连线结构；

210～导电垫；

211～底层保护层；

212～第一保护层；

214～焊球下金属层；

216～沟槽；

218～第二保护层；

220、230、232、240～开口；

224～重布线路图案；

226～导电柱；

228～阻焊层；

234～填充层；

236～导电凸块；

250～芯片；

500a、500b～电子元件封装体；

600～电子元件封装结构半成品；

SC～切割道区；

L～切割道。

具体实施方式

以下以各实施例详细说明并伴随着附图说明的范例，做为本发明的参考依据。在附图或说明书描述中，相似或相同的部分皆使用相同的图号。且在附图中，实施例的形状或是厚度可扩大，并以简化或是方便标示。再者，附图中各元件的部分将以分别描述说明之，值得注意的是，图中未绘示或描述的元件，为所属技术领域中具有通常知识者所知的形式，另外，特定的实施例仅为揭示本发明使用的特定方式，其并非用以限定本发明。

本发明的实施例提供一种电子元件封装结构及其制造方法。其利用一高强度的疏水性高分子保护层涂布导通孔壁与低介电常数介电层上。以于晶片钻孔、切割与接合过程中可有效保护易吸附湿气的低介电常数介电层上，提高电子元件封装结构的可靠度。此外，上述疏水性高分子保护层可有效的的阻隔水气，提升电子元件封装结构的实用性。

图1～图4为本发明一实施例的电子元件封装结构500a的制作工艺剖视图。请参考图1，提供一晶片200，其具有多个芯片250和位于芯片250之间的多个切割道区SC，切割道区SC用以区隔芯片250。每一个芯片250具有一有源区表面202和一背面204，且有源区表面202上设置有至少一电子元件222。在本发明实施例中，晶片200的材质可包括硅、高分子、金属或陶瓷材料。在本发明实施例中，晶片200中芯片250的数目并无限定。

接着，可利用包括化学气相沉积(CVD)、高密度等离子体CVD、物理气相沉积(PVD)、原子层沉积(ALD)、溅镀、旋转涂布等薄膜沉积方式，在芯片250的有源区表面202上形成一介电层206，并于介电层206中形成一内连线结构208，内连线结构208电连接至芯片250的电子元件222。在本发明实施例中，介电层206可为单层或多层结构。介电层206的介电常数(k)可小于或等于3，其可视为低介电常数介电层(low k dielectric layer)206。举例来说，介电层206可包括空气、黑钻石(应用材料(Applied Materials，Inc.)提供的有机硅酸盐玻璃)、Hydrogen silsesquioxane(HSQ)介电材料、methylsilsesquioxane(MSQ)介电材料、coral介电材料(Novellus推出的基于化学气相沉积碳掺杂二氧化硅的低介电常数材料。k＝2.7)、aurora介电材料(ASM International推出的基于化学气相沉积碳掺杂二氧化硅的低介电常数材料。k＝2.7)或其组合。在本发明实施例中，内连线结构208可包括导线或介层孔插塞，其材质可包括镍、银、铝、铜、钨、钛、钽、氮化钛、氮化钽、镍硅化物、钴硅化物、掺杂多晶硅或其组合。

然后，可利用沉积及光刻蚀刻制作工艺，在介电层206上形成至少一导电垫210，并电连接至内连线结构208。在本发明实施例中，导电垫210的材质可包括镍、银、铝、铜、钨、钛、钽、掺杂多晶硅或其组合。

接着，可利用包括化学气相沉积(CVD)、高密度等离子体CVD、物理气相沉积(PVD)、原子层沉积(ALD)、溅镀等薄膜沉积方式，全面性形成一底层保护层211，覆盖介电层206。在本发明实施例中，底层保护层211可包括氮化硅、二氧化硅、聚亚醯胺(polyimide)、苯环丁烯(Benzocyclobutene，BCB)或其组合。

之后，可利用光刻制作工艺和后续例如反应式离子蚀刻法(RIE)的非等向性蚀刻制作工艺，在介电层206中形成至少两个沟槽216，沟槽216的形成位置邻接每一个切割道区SC的两侧，意即上述沟槽216分别靠近每一个芯片250的不同边缘。如图1所示，沟槽216分别靠近芯片250的左右边缘。在本发明实施例中，沟槽216的底部与芯片250的有源区表面202连接。在其他实施例中，沟槽216可以穿过芯片250。在本发明实施例中，沟槽216的宽度可介于2～100um之间，最小可为2um。

接着，可利用蒸镀方式，顺应性形成一第一保护层212，并覆盖底层保护层211和沟槽216的侧壁。在本发明实施例中，第一保护层212可为可蒸镀式的疏水性高分子材料，且第一保护层212的介电常数可小于或等于3，但与介电层206为不同的材质。另外，第一保护层212的杨氏模数(Young’smodulus)可大于或等于4.5GPa，且其厚度可介于0.1～5um之间。举例来说，第一保护层212可包括聚对二甲苯(parylene)或全氟硅烷。在本发明一实施例中，第一保护层212可为聚对二甲苯(parylene)，其具有低介电常数(小于3)、耐高温(可至350℃)、高阶梯覆盖率(Step Coverage)，低湿蒸气透气率(Moisturevapor transmission rate，MVTR)(在37℃，湿度90％RH条件下约为0.14g-mil/100in²/24hrs)、低机械应力、低摩擦力和高杨氏模数(Young’s modulus)(大于4.5GPa)等优点。

然后，可利用光刻蚀刻制作工艺，在第一保护层212和其下的底层保护层211中形成多个开口230，以使导电垫210的顶面从开口230暴露出来。

之后，可利用沉积及光刻蚀刻制作工艺，形成多个焊球下金属层(UnderBump Metallurgy，UBM)214，并填入开口230。如图1所示，每个焊球下金属层214电连接至其下的导电垫210。在本发明实施例中，焊球下金属层214可包括镍/金层。

然后，可进行一道薄化制作工艺，薄化晶片200的背面。之后，可利用钻孔(drilling)方式，从芯片250的背面204移除部分晶片材料，以形成从晶背204延伸进入芯片250中的多个开口220。

接着，请参考图2，可利用包括化学气相沉积(CVD)、高密度等离子体CVD、物理气相沉积(PVD)、原子层沉积(ALD)、溅镀、旋转涂布等薄膜沉积方式，在芯片250的有源区表面202上方形成一第二保护层218，其覆盖位于介电层206上方和沟槽216侧壁的第一保护层212，并填满沟槽216。在本发明实施例中，第二保护层218和第一保护层212为不同的材质。举例来说，第二保护层218可包括例如聚亚醯胺(polyimide)、环氧树脂(Epoxy)或ABF(Ajinomoto Build-up Film)等底层填充(Underfill)材料或其组合。然后，可利用光刻蚀刻制作工艺，在第二保护层218中形成多个开口232，以使焊球下金属层214的顶面从开口232暴露出来。

然后，请参考图3，可利用电镀方式，同时在位于有源区表面202上方的开口232和位于芯片背面204的开口220中填入一导电材料。在本发明实施例中，导电材料包括镍、银、铝、铜、钨、钛、钽、掺杂多晶硅或其组合。经过上述制作工艺后，在第二保护层218上及开口232中顺应性形成多个重布线路图案224，且同时在芯片背面204的开口220中形成多个导电柱226。如图3所示，重布线路图案224通过焊球下金属层214电连接导电垫210，而导电柱226从芯片背面204延伸进入芯片250中，并电连接至芯片250的电子元件222。

之后，可经由涂布防焊材料的方式，在重布线路图案224和第二保护层218上形成一阻焊层(solder mask)228。然后，对阻焊层228进行图案化制作工艺，以于形成暴露部分重布线路图案224的多个开口240，以定义出导电凸块的形成位置。然后，将焊料填入开口240中，进行回焊形成例如焊球(solder ball)的多个导电凸块236。如图3所示，导电凸块236通过与其连接的重布线路图案224和焊球下金属层214电连接导电垫210。经过上述制作工艺之后，形成本发明一实施例的电子元件封装结构半成品600。

最后，请参考图4，可利用切割机，沿位于切割道区SC的切割道(scribeline)L分割上述晶片200，以分离出各封装完毕的芯片250，完成本发明一实施例的电子元件封装体500a。

如图4所示，本发明一实施例的电子元件封装体500a，其包括一芯片250，其具有一有源区表面202和一背面204。一介电层206，设置于芯片250的有源区表面202上。至少两个沟槽216，穿过介电层206。一第一保护层212，覆盖介电层206和沟槽216的侧壁。一第二保护层218，覆盖第一保护层212并填满沟槽216，其中第一保护层212为包括聚对二甲苯(parylene)或全氟硅烷的疏水性高分子材料，且第一保护层212与介电层206或第二保护层218为不同的材质。如图4所示，疏水性高分子材料的第一保护层212从低介电常数介电层206的上方和设置于靠近芯片250边缘的沟槽216侧壁包覆电子元件封装体500a中的低介电常数介电层206和位于有源区表面202上电子元件222，特别是位于沟槽216侧壁的疏水性高分子材料第一保护层212可以视为形成于封装体侧边内的侧壁保护结构，对于阻挡从封装体侧边渗入的水气具有极佳的效果。因此，分割上述晶片200时，水气不会从封装体上方或侧边渗入低介电常数介电层206中，可以降低介电崩溃的发生机率。另外，疏水性高分子材料的第一保护层212也可做为电子元件封装体500a的机械应力的缓冲层，使低介电常数介电层206与其中的内连线结构208之间界面在受到应力时不会发生层间分离失效的问题。因此，本发明实施例的设置有疏水性高分子材料第一保护层的电子元件封装体，可使低介电常数介电层在进行包括硅通孔成型、电镀填孔、热接合与晶片切割等晶片对接制作工艺后仍保有其完整性。

图5～图7为本发明另一实施例的电子元件封装结构500b的制作工艺剖视图。上述附图中的各元件如有与图1～图4所示相同或相似的部分，则可参考前面的相关叙述，在此不做重复说明。请参考图5，可于如图3所示的电子元件封装结构半成品600的阻焊层228和导电凸块236上覆盖一填充层234。再在晶片200上方垂直堆叠另一个相同的电子元件封装结构半成品600，其中位于下方的电子元件封装结构半成品600的导电凸块236电连接至垂直堆叠在其上的另一个电子元件封装结构半成品600的导电柱226。在本发明实施例中，可使用常用的底部填充(underfill)材料做为填充层234，其可包括环氧树脂(epoxy)、陶瓷、聚醯亚胺(PI)或ABF(Ajinomoto Build-upFilm)。在本发明实施例中，电子元件封装结构半成品600堆叠的数目并无限定，可视需要堆叠两个或两个以上的电子元件封装结构半成品600。

最后，请参考图6，可利用切割机，沿位于切割道区SC的切割道(scribeline)L分割已堆叠的多个电子元件封装结构半成品600，以分离出各封装完毕的堆叠芯片250，完成如图7所示的本发明另一实施例的三维(3D)电子元件封装体500b。如图7所示，本发明另一实施例的三维(3D)电子元件封装体500b除可具有电子元件封装体500a的优点之外，且具有较高的电子元件密度，可达到多芯片封装(Multi-Chip Packaging，MCP)的要求。

虽然已结合以上实施例揭露了本发明，然而其并非用以限定本发明，任何熟悉此技术者，在不脱离本发明的精神和范围内，可作些许的更动与润饰，因此本发明的保护范围应以附上的权利要求所界定的为准。

Claims

1.一种电子元件封装结构，包括：

芯片，其具有一表面和一背面；

至少一介电层，设置于该芯片的该表面上；

至少一沟槽，穿过该介电层；

第一保护层，覆盖该介电层和该沟槽的侧壁；以及

第二保护层，覆盖该第一保护层并填满该沟槽。

2.如权利要求1所述的电子元件封装结构，其中该第一保护层为疏水性高分子材料、聚对二甲苯(parylene)或全氟硅烷，且该第一保护层的介电常数小于或等于3。

3.如权利要求1所述的电子元件封装结构，其中该第一保护层的杨氏模数大于或等于4.5GPa。

4.如权利要求1所述的电子元件封装结构，其中该第一保护层的厚度介于0.1～5um之间。

5.如权利要求1所述的电子元件封装结构，其中该第二保护层包括聚亚醯胺(polyimide)、环氧树脂(Epoxy)、ABF或其组合。

6.如权利要求1所述的电子元件封装结构，其中该沟槽穿过该芯片。

7.如权利要求1所述的电子元件封装结构，还包括：

内连线结构，设置于该介电层中，并电连接至该芯片；

导电垫，设置于该介电层与该第一保护层之间，并电连接至该内连线结构，其中该第一保护层和该第二保护层分别具有开口，以使该导电垫的顶面从该开口暴露出来；

重布线路图案，顺应性形成于该第二保护层上及该开口中，且电连接该导电垫；以及

导电凸块，设置于该重布线路图案上，并电连接该导电垫。

8.如权利要求1所述的电子元件封装结构，还包括导电柱，从该晶背延伸进入该芯片中，并电连接至该芯片。

9.如权利要求1所述的电子元件封装结构，还包括一底层保护层，设置于该介电层和该第一保护层之间。

10.如权利要求9所述的电子元件封装结构，其中该底层保护层包括氮化硅、二氧化硅、聚亚醯胺(polyimide)、苯环丁烯(Benzocyclobutene，BCB)或其组合。

11.如权利要求1所述的电子元件封装结构，其中该沟槽为两个。

12.一种电子元件封装结构，包括：

芯片，其具有一表面和一背面；

至少一介电层，设置于该芯片的该表面上；

至少一沟槽，穿过该介电层；以及

疏水性高分子第一保护层，覆盖该介电层和该沟槽的侧壁。

13.如权利要求12所述的电子元件封装结构，还包括第二保护层，覆盖该疏水性高分子第一保护层并填满该沟槽，其中该疏水性高分子第一保护层和该第二保护层为不同的材质。

14.如权利要求12所述的电子元件封装结构，其中该疏水性高分子第一保护层的介电常数小于或等于3，且和该介电层为不同的材质。

15.如权利要求14所述的电子元件封装结构，其中该疏水性高分子第一保护层包括聚对二甲苯(parylene)或全氟硅烷。

16.如权利要求12所述的电子元件封装结构，其中该疏水性高分子第一保护层的杨氏模数大于或等于4.5GPa。

17.如权利要求12所述的电子元件封装结构，其中该疏水性高分子第一保护层的厚度介于0.1～5um之间。

18.如权利要求13所述的电子元件封装结构，其中该第二保护层包括聚亚醯胺(polyimide)、环氧树脂(Epoxy)、ABF或其组合。

19.如权利要求12所述的电子元件封装结构，其中该沟槽穿过该芯片。

20.如权利要求12所述的电子元件封装结构，还包括：

内连线结构，设置于该介电层中，并电连接至该芯片；

导电垫，设置于该介电层与该第一保护层之间，并电连接至该内连线结构，其中该疏水性高分子第一保护层和该第二保护层分别具有一开口，以使该导电垫的顶面从该开口暴露出来；

重布线路图案，顺应性形成于该第二保护层上及该开口中，且电连接该导电垫；

导电凸块，设置于该重布线路图案上，并电连接该导电垫；以及

导电柱，从该晶背延伸进入该芯片中，并电连接至该芯片。

21.如权利要求12所述的电子元件封装结构，还包括底层保护层，设置于该介电层和该疏水性高分子第一保护层之间。

22.如权利要求21所述的电子元件封装结构，其中该底层保护层包括氮化硅、二氧化硅、聚亚醯胺(polyimide)、苯环丁烯(Benzocyclobutene，BCB)或其组合。

23.如权利要求12所述的电子元件封装结构，其中该沟槽为两个。

24.一种电子元件封装结构的制造方法，包括下列步骤：

提供一晶片，其具有多个芯片和位于该些芯片之间的多个切割道区，其中每一个该芯片具有一表面和一背面；

在该芯片的该表面上形成至少一介电层；

在该介电层中形成至少一沟槽，且邻接该些切割道区的两侧；

顺应性形成一第一保护层，并覆盖该介电层和该沟槽的侧壁；

形成一第二保护层，覆盖该第一保护层，并填满该沟槽；以及

沿该些切割道区切割该晶片，分离该些芯片。

25.如权利要求24所述的电子元件封装结构的制造方法，形成该第一保护层之前还包括：

在该介电层中形成一内连线结构，并电连接至该芯片；

在该介电层上形成一导电垫，并电连接至该内连线结构。

26.如权利要求24所述的电子元件封装结构的制造方法，形成该第二保护层之后还包括：

在该第一保护层和该第二保护层中形成一开口，以使该导电垫的顶面从该开口暴露出来；

在该第二保护层上及该开口中顺应性形成一重布线路图案，且电连接该导电垫；

在该芯片中形成一导电柱，从该晶背延伸进入该芯片中，并电连接至该芯片；以及

在该重布线路图案上形成一导电凸块，并电连接该导电垫。

27.如权利要求24所述的电子元件封装结构的制造方法，形成该第一保护层之前还包括全面性形成一底层保护层，覆盖该介电层。

28.一种电子元件封装结构的制造方法，包括下列步骤：

在该芯片的该表面上形成一介电层；

顺应性形成一疏水性高分子第一保护层，覆盖该介电层和该沟槽的侧壁；以及

沿该些切割道区切割该晶片，分离该些芯片。

29.如权利要求28所述的电子元件封装结构的制造方法，形成该疏水性高分子第一保护层之前还包括：

在该介电层中形成一内连线结构，并电连接至该芯片；以及

在该介电层上形成一导电垫，并电连接至该内连线结构。

30.如权利要求28所述的电子元件封装结构的制造方法，形成该第二保护层之后还包括：

在该疏水性高分子第一保护层和该第二保护层中形成一开口，以使该导电垫的顶面从该开口暴露出来；

在该重布线路图案上形成一导电凸块，并电连接该导电垫；以及

在该芯片中形成一导电柱，从该晶背延伸进入该芯片中，并电连接至该芯片。

31.如权利要求28所述的电子元件封装结构的制造方法，形成该疏水性高分子第一保护层之前还包括全面性形成一底层保护层，覆盖该介电层。

32.一种电子元件封装结构，包括：

至少两个沿垂直方向堆叠且彼此电连接的电子元件封装结构，其中每一个该电子元件封装结构包括：

芯片，其具有一表面和一背面；

至少一介电层，设置于该芯片的该表面上；

至少一沟槽，穿过该介电层；

第一保护层，覆盖该介电层和该沟槽的侧壁；以及

第二保护层，覆盖该第一保护层并填满该沟槽。

33.一种电子元件封装结构，包括：

芯片，其具有一表面和一背面；

介电层，设置于该芯片的该表面上；

至少一沟槽，穿过该介电层；以及

疏水性高分子第一保护层，覆盖该介电层和该沟槽的侧壁。