CN104321865B - 具有机械熔丝的半导体封装 - Google Patents

具有机械熔丝的半导体封装 Download PDF

Info

Publication number
CN104321865B
CN104321865B CN201380028106.6A CN201380028106A CN104321865B CN 104321865 B CN104321865 B CN 104321865B CN 201380028106 A CN201380028106 A CN 201380028106A CN 104321865 B CN104321865 B CN 104321865B
Authority
CN
China
Prior art keywords
mems device
mems
semiconductor
mechanical fuse
fuse
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN201380028106.6A
Other languages
English (en)
Other versions
CN104321865A (zh
Inventor
郑永康
K.L.林
F.埃德
Q.马
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Intel Corp
Original Assignee
Intel Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Intel Corp filed Critical Intel Corp
Publication of CN104321865A publication Critical patent/CN104321865A/zh
Application granted granted Critical
Publication of CN104321865B publication Critical patent/CN104321865B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H1/00—Contacts
    • H01H1/0036—Switches making use of microelectromechanical systems [MEMS]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01H—ELECTRIC SWITCHES; RELAYS; SELECTORS; EMERGENCY PROTECTIVE DEVICES
    • H01H59/00—Electrostatic relays; Electro-adhesion relays
    • H01H59/0009—Electrostatic relays; Electro-adhesion relays making use of micromechanics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5382—Adaptable interconnections, e.g. for engineering changes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/538—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates
    • H01L23/5389—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames the interconnection structure between a plurality of semiconductor chips being formed on, or in, insulating substrates the chips being integrally enclosed by the interconnect and support structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12042—LASER
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/146—Mixed devices
    • H01L2924/1461—MEMS

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Micromachines (AREA)

Abstract

描述了其中具有机械熔丝的半导体封装和用以形成其中具有机械熔丝的半导体封装的方法。例如，半导体结构包括半导体封装。半导体裸片被容纳在半导体封装中。微机电系统（MEMS）设备被容纳在半导体封装中。MEMS设备具有悬置的部分。机械熔丝被容纳在半导体封装中并且要么被耦合至MEMS设备的悬置部分要么从MEMS设备的悬置部分去耦。

Description

具有机械熔丝的半导体封装
技术领域
本发明的实施例是在半导体封装、并且特别是在具有机械熔丝的半导体封装的领域中。
背景技术
今天的消费性电子器件市场经常需求要求非常错综复杂电路的复杂功能。随同进展的每一代，缩放到越来越小的基本构建块（例如，晶体管）已经使得能够将甚至更错综复杂的电路合并在单个裸片上。半导体封装被用于保护集成电路（IC）芯片或裸片，并且还为裸片提供至外部电路的电接口。随同针对更小电子设备的日益增加的需求，半导体封装被设计为甚至更紧凑并且必须支持更大的电路密度。例如，一些半导体封装现在使用无芯（coreless）衬底，其不包括通常发现于常规衬底中的厚树脂芯层。此外，对于更高性能设备的需求造成对于改进的半导体封装（其使得能够实现与随后的组装处理兼容的薄封装轮廓和低总体翘曲）的需要。
此外，对于过去的几年而言，微机电系统（MEMS）结构已经在消费性产品中扮演日益重要的角色。例如，MEMS设备（诸如传感器、致动器和镜）可以被发现于范围从车辆中的气囊触发器到视觉艺术产业中的显示器的产品中。随着这些技术成熟，在MEMS结构的精度和功能性上的需求已经逐步提高。例如，优化的性能可能取决于用以精细调谐这些MEMS结构的各种组件的特性的能力。此外，对于MEMS设备的性能的一致性要求（设备内和设备到设备这两者）经常指示用于制备这样的MEMS设备的过程需要是极度复杂的。
尽管封装缩放典型地被视为大小上的缩减，但是在给定空间中的功能性的添加也被考虑。然而，结构问题可能在尝试封装也被容纳在封装中的具有附加功能性的半导体裸片时出现。例如，添加所封装的MEMS设备可以添加功能性，但是半导体封装中一直减小的空间可用性可能对添加这样的功能性提供障碍。
附图说明
图1A-1C图解依照本发明的实施例的具有机械熔丝（m-FUSE）的悬臂MEMS设备的平面视图以及随后的悬臂的熔断。
图2图解依照本发明的实施例的具有被包括于其中的机械熔丝的各种单夹持悬臂或双夹持梁MEMS结构（a-g）。
图3A-3C图解依照本发明的实施例的具有五个熔丝/熔丝对的MEMS设备，以及对应的谐振频率绘图和弹簧常数绘图。
图4A（示出为4A-1，4A-2和4A-3）和图4B（示出为4B-1，4B-2和4B-3）描绘得自针对依照本发明的实施例的MEMS设备的ANSYS有限元机械模拟的结果，所述MEMS设备分别具有5微米和2微米的相关联的熔丝宽度。
图5A和图5B描绘得自针对依照本发明的实施例的MEMS设备的ANSYS有限元热模拟的结果，所述MEMS设备分别具有2微米和5微米的相关联的熔丝宽度。
图6A-6O图解依照本发明的实施例的制备具有m-FUSE的所封装MEMS设备的过程中的各种操作的横截面视图。
图7包括依照本发明的实施例的形成在无凸起（bumpless）构建层（BBUL）封装的层压层中的单夹持的悬臂结构的扫描电子显微镜（SEM）图像。
图8包括依照本发明的实施例的形成在BBUL层压层中的双夹持的梁结构的SEM图像。
图9是依照本发明的实施例的计算机系统的示意图。
具体实施方式
描述具有机械熔丝的半导体封装。在下面的描述中，阐述了很多具体细节（诸如封装架构），以便提供本发明的实施例的透彻理解。对于本领域技术人员来说将显而易见的是，可以在没有这些具体细节的情况下实施本发明的实施例。在其它实例中，没有详细描述众所周知的特征（诸如集成电路设计布局）以便不会不必要地模糊本发明的实施例。此外，要理解，各图中示出的各种实施例是说明性的表示并且未必是按比例绘出的。
在此描述的一个或多个实施例目的在于具有合并于其中的一个或多个微机电系统（MEMS）结构的半导体封装。在实施例中，一个或多个机械熔丝连同MEMS结构一起被包括在半导体封装中。可以通过将MEMS机械熔丝包括在封装构建层（诸如无凸起构建层（BBUL））中来执行弹簧常数和谐振调谐。MEMS结构可以包括但不限于致动器和传感器。
在此描述的一个或多个实施例可以可应用于使得方法能够对基于封装构建层所制备的MEMS致动或感测系统的有效弹簧常数或谐振（例如通过使用机械熔丝或m-FUSE）进行调谐、校准或编程。在实施例中，有效弹簧常数或谐振的调谐、校准或编程被用于如下中的一个或多个：（a）用于所封装的基于MEMS的系统的冗余实现，（b）用于所封装的基于MEMS的系统的自修复，（c）在工厂处或在客户所在地处对所封装的基于MEMS的系统的重配置，或者（d）通过集成一个或多个m-FUSE利用先进的内建自测试和自修复方法来改进所封装的基于MEMS的系统的产出。在此描述的一个或多个实施例可以可应用于通过使用适当的m-FUSE系统的组合而机械地熔断以及机械感测读出来使能先进的机械阵列功能性，例如基于非易失性的存储器系统。在此描述的一个或多个实施例可以可应用于通过使用热断裂机制或电迁移断裂机制来使能机械熔丝的编程以修改有效弹簧常数或（多个）谐振。例如，对这样的m-FUSE施加电压可以允许针对被嵌入在半导体封装的构建层内的层压MEMS系统进行“机械”编程。这样的方法区别于典型地用于硅基平台中电熔断的视准线激光烧蚀。
在实施例中，可以通过在封装技术的构建层中制备这样的m-FUSE（例如，虽然以下与图6A-6O相关联地描述基于BBUL的特定实施例，但是也可以使用常规的封装技术）来促进MEMS传感器或致动器系统中的单个或多个机械熔丝编程。一旦被制备，m-FUSE就可以经受所施加的电压以引发热断裂机制或电迁移断裂机制。特定的机制可以取决于设计规则和材料选择。在任一情况下，熔断类型行为可以基于致动梁或传感器内的最高应力状态而不是机械熔丝本身来得出。因此，在实施例中，封装的构建层（BBUL或常规衬底）被用于制备一系列机械熔丝，所述机械熔丝最终通过把电压施加于机械熔丝，从而使用热或电迁移断裂机制而被编程（例如，调谐可应用系统的有效弹簧常数或谐振频率）。在此描述的方法可以被概念化为硅技术中的常规电熔断的机械类推。然而，熔断是在封装构建层中而不是在硅平台中执行。如上面提到那样，这样的脱离硅（例如，在封装中）的熔断的实施例包括应用于冗余实现、MEMS自修复、基于需要或应用的MEMS重配置，以及通过集成m-FUSE利用先进的内建自测试和自修复方法来改进封装MEMS产出。
可以基于悬臂MEMS设备模型来概念化如在此设想的机械熔丝。例如，图1A-1C图解依照本发明的实施例的具有m-FUSE的悬臂MEMS设备的平面视图以及随后的悬臂的熔断。
参照图1A，针对层压MEMS结构100（例如，具有初始有效长度（L）的单夹持悬臂（悬臂102和夹持部104）致动器）示出初始熔丝条件。MEMS结构100由主致动器外围上的机械熔丝106所围绕。参照图1B，施加充足的电流108以断开机械熔丝106中的一个或多个。例如，电流108使熔丝106A-106D断开并且通过把有效长度从L修改为L’来改变MEMS结构100的机械属性，如图1C中描绘的那样。通过修改有效长度，弹簧常数和谐振特性针对在不同于初始熔丝条件中的弹簧常数和谐振特性的最终使用条件中的MEMS结构100而进行熔断。因此，电能被用于选择性地断开机械熔丝以提供被修改的MEMS结构。要理解，对于熔断过程并非需要断开所有熔丝。例如，在图1C的结构中，熔丝106A-106D被断开而熔丝106E-106H未被断开。
存在用于与MEMS结构关联的机械熔丝的几何结构的各种可能性。例如，图2图解依照本发明的实施例的具有被包括于其中的机械熔丝的各种单夹持悬臂或双夹持梁MEMS结构（a-g）。机械熔丝被图解为处于图2中的初始熔丝（例如，未断开）状态。在一般的实施例中，每个机械熔丝具有薄的、可断开的区段，但是具有足够的结构刚度以确保熔丝的完整性，即使MEMS结构（例如，悬臂、梁、致动器）处于谐振模式。在一个这样的实施例中，每个熔丝的可断开区段只有在通过于那里的电流（诸如编程电流）的目标施加时是可断开的。
对于所封装的MEMS设备后制备而言，来自过程变化的刚度和谐振频率改变可以被补偿。在实施例中，这样的补偿是通过对MEMS设备的关联的熔丝进行编程（例如，通过在工厂或客户所在地处的设计）来实现的。在一个这样的实施例中，通过选择性地断开机械熔丝来执行编程，如上面与图1A-1C相关联地描述的那样。在实施例中，具有与其关联的机械熔丝的MEMS设备被设计为使得熔丝被顺序地断开。作为示例，图3A-图3C图解依照本发明的实施例的具有被标记为熔丝1-熔丝5的5个熔丝/熔丝对的MEMS设备300，以及对应的谐振频率绘图302和弹簧常数绘图304。参照绘图302和304，MEMS结构300的谐振频率和弹簧常数这两者都随着熔丝断开的增加的数目而减小，假定对于要断开的更晚的熔丝（例如，熔丝3）而言，更早的熔丝必须首先或同时断开（例如，熔丝1并且然后熔丝2）的话。绘图302和304的每一个针对因为铜厚度的过程变化（例如，15+/－5）所致的最大值（302A和304A）、标称值（302B和304B）以及最小值（302C和304C）示出结果，针对其的过程在以下更详细地描述。
在实施例中，MEMS/熔丝结构被设计为使最大应力出现在MEMS设备的梁或悬臂中，与在相关联的熔丝内相对。这样的设计使得用户能够在熔丝断开的定时上进行控制，或者进行控制以根本不熔断设备，即便在MEMS结构的操作条件下。作为示例，图4A（示出为4A-1，4A-2和4A-3）和图4B（示出为4B-1，4B-2和4B-3）描绘得自针对依照本发明的实施例的MEMS设备的ANSYS有限元机械模拟的结果，所述MEMS设备分别具有5微米和2微米的相关联的熔丝宽度。
参照图4A-1至图4A-3，起始结构400A具有12微米梁宽度以及相关联的5微米熔丝宽度。结构402A描绘针对两个断开的熔丝迹线（或一对断开的熔丝迹线）的情况，而结构404A描绘针对4个断开的熔丝迹线（或两对断开的熔丝迹线）的情况。在下面描绘Y轴或Z轴中对应的梁弯曲，各自对应于图4A-1至图4A-3中的结构。参照图4B-1至图4B-3，起始结构400B具有9微米梁宽度以及相关联的2微米熔丝宽度。结构402B描绘针对两个断开的熔丝迹线（或一对断开的熔丝迹线）的情况，而结构404B描绘针对4个断开的熔丝迹线（或两对断开的熔丝迹线）的情况。在下面描绘Y轴或Z轴中对应的梁弯曲，各自对应于图4B-1至图4B-3中的结构。在图4A和图4B的这两个示例中，在梁中而不是在熔丝中出现最大应力（Pa）。像这样，熔丝针对不同的熔丝/梁参数为机械结构提供足够的机械支撑。此外，ANSYS有限元模拟指示作为打开或断开熔丝的结果的谐振频率和机械弹簧常数中的改变，与经典的梁弯曲理论一致。
在实施例中，通过熔化熔丝的一部分而不影响相关联的MEMS设备的其余特征来执行熔断。作为示例，图5A和图5B描绘得自针对依照本发明的实施例的MEMS设备的ANSYS有限元热模拟的结果，所述MEMS设备分别具有2微米和5微米的相关联的熔丝宽度。参照图5A和图5B，起始结构500A具有9微米梁宽度和相关联的2微米熔丝宽度。另一个起始结构500B具有12微米梁宽度和相关联的5微米熔丝宽度。在任一情况下，跨结构的电压分布和温度分布的绘图指示在结构的熔丝部分内的最高电压和温度。作为示例，在熔丝中超过1083摄氏度的温度的情况下，基于铜的熔丝可能熔化，有效地断开熔丝并且因而对MEMS设备编程。在实施例中，近似0.2V的施加被施加以断开熔丝。
封装的MEMS设备和相关联的一个或多个熔丝可以以各种封装选项而被容纳。一个这样的选项是容纳在由BBUL过程形成的无芯衬底中。例如，图6A-图6O图解依照本发明的实施例的制备具有m-FUSE的所封装MEMS设备的过程中的各种操作的横截面视图。
参照图6A，描绘了包括两个面板侧602和602'的无芯载体600的简化视图。可以执行完全嵌入的过程以分别在任一面板602/602'上封装裸片604/604'。作为示例，图6B描绘达到层级2（L2）金属层限定的BBUL完全嵌入的裸片过程。BBUL是无凸起的处理器封装技术，因为其不使用通常的小焊料凸起来将硅裸片附接至处理器封装线。其具有构建层因为其是在硅裸片周围构建或逐渐形成的。一些半导体封装现在使用无芯衬底，其不包括通常发现于常规衬底中的厚树脂芯层。在实施例中，作为BBUL过程的部分，使用半加成过程（SAP）在半导体裸片604/604'的有源侧之上形成导电通孔和路由层以完成其余层。
因此，再次参照图6B，半导体裸片可以被封装在载体的面板上。可以提供载体600，其具有平面面板或带有布置于其中的多个腔（各自被定尺寸以收纳半导体裸片600/600'）的面板。在处理期间，为了处理效用，可以将同样的结构（例如，602和602'）配对以便构建背对背装置。结果，处理吞吐量被有效地加倍。图6B中所示的结构可以形成更大的载体/面板结构的部分，其中多个同样的区域具有相似或相同的横截面。
例如，载体可以包括在任一侧上具有1000个凹部的面板，允许从单个载体制备2000个单独的封装。面板可以包括粘接释放层和粘性粘合剂。可以在装置602或602'的每个端部处提供切割区以用于分离处理。可以利用裸片接合膜将半导体裸片的背侧接合至面板。可以通过层压过程形成包封层。在另一实施例中，可以通过在装置（为了在说明上简单，装置602/602'仅仅是其子集）的晶片级阵列上旋压并固化电介质来形成一个或多个包封层。
参照图6C，例如，通过无电镀、干膜抗蚀剂（DFR）图案化、电镀以及闪速蚀刻处理的顺序来形成MEMS底部电极606/606'。MEMS底部电极606/606'可以被提供以用于随后形成的MEMS致动器/传感器结构的最后的静电致动或电容性感测检测。然后提供释放蚀刻停止层层压层608（例如，与标准ABF膜相比具有更低等离子体蚀刻速率的低-E ABF或ABF衍生物），如图6D中描绘的那样。要注意，为了简单，从图6D起仅示出BBUL面板的一侧。
参照图6E，例如，通过沉积或层压形成BBUL MEMS底部永久电介质层610。在实施例中，对于该流程而言，与标准ABF膜相比，永久电介质层610是具有低一数量级的蚀刻速率（例如，以CF4/O2等离子体）的填充了氧化铝（AlOx）的电介质膜。然后可以对BBUL MEMS底部永久电介质层610图案化以形成图案化的电介质层612，如图6F中描绘的那样。在实施例中，通过使用DFR光刻和蚀刻处理来图案化BBUL MEMS底部永久电介质层610以形成图案化的电介质层612。
参照图6G，限定BBUL MEMS底部牺牲层614（例如，以标称地限定用于随后形成的致动器间隙的间隙高度）。随后，通过例如通孔CO2激光和无电铜镀过程来执行锚定部（anchor）图案化以形成铜层616。然后例如通过在无电铜层616上进行DFR图案化和铜电镀来制备BBUL MEMS结构618（例如锚定部620和悬臂622），如图6H中描绘的那样。
参照图6I，例如通过选择性闪速蚀刻而移除无电铜层616的其余部分。然后例如，经由ABF层压过程来限定BBUL MEMS顶部牺牲层624，如图6J中描绘的那样。参照图6K，例如通过无电铜镀来形成铜密封层626，继之以图案化的DFR膜628形成以限定铜密封层626中的开口区域。然后提供其中具有释放孔的图案化的铜密封层630，例如通过铜电镀，继之以从无电铜层626进行选择性闪速蚀刻或者铜保留，如图6L中所描绘的那样。
参照图6M，执行DFR层634（或者其它图案化材料层）层压继之以光图案化（photo-patterning）以帮助发起结构630的释放。完全BBUL MEMS释放操作可以被用于释放结构630，例如，通过经铜密封层的释放孔进行等离子体灰化，如图6N中所描绘那样。如所描绘那样，在实施例中，等离子体释放操作移除顶部ABF牺牲层634和底部ABF牺牲层，而让AlOx电介质层保留。要理解，如果对于成功的各向同性等离子体底切而言悬臂结构的尺寸过大，则可以在MEMS悬臂上图案化相似的释放孔。参照图6O，例如，在铜密封层630之上使用铜箔层压层632来执行BBUL MEMS腔密封操作。如此所形成的并在图6O中描绘的腔限定用于BBULMEMS设备618的局部环境。还描绘了熔丝特征699。利用虚线描绘熔丝特征699以指示熔丝特征可以或可以不仍存在于图6O的结构中。如与更早的各图关联地描述的那样，熔丝特征699的确切位置可以变化。尽管未描绘，但是可以然后在图6O中所描绘的结构之上形成外部接触的阵列。
关于与图6A-图6O关联地描述的总体封装过程，在实施例中，如此所形成的衬底是无芯衬底，因为面板被用于支撑半导体裸片604的封装直到形成外部导电传导部的阵列。然后移除面板以提供用于半导体裸片的无芯封装。因此，在实施例中，术语“无芯”被用于意味着其上形成封装以用于容纳裸片的支撑在构建过程结束时最终被移除。在特定的实施例中，无芯衬底是在制备过程完成之后不包括厚芯的一种衬底。作为示例，厚芯可以是由（诸如在母板中使用的）增强材料所组成的一种芯，并且可以在其中包括导电通孔。要理解，裸片接合膜可以被保留或者可以被移除。在任一情况下，在移除面板之后包括或者排除裸片接合膜都提供无芯衬底。仍另外地，衬底可以被看作无芯衬底，因为其不包括诸如纤维增强的玻璃环氧树脂的厚芯。
在实施例中，半导体裸片604的有源表面包括多个半导体设备，诸如但不限制于晶体管、电容器和电阻器，其通过裸片互连结构互连在一起成功能电路以由此形成集成电路。如对于本领域技术人员来说将理解的那样，半导体裸片的设备侧包括具有集成电路和互连的有源部分。根据若干不同的实施例，半导体裸片可以是任何适当的集成电路设备，包括但不限制于微处理器（单核或多核）、存储器设备、芯片集、图形设备、专用集成电路。在另一个实施例中，多于一个裸片被嵌入在同一封装中。例如，在一个实施例中，所封装的半导体裸片还包括次级堆叠的裸片。第一裸片可以具有布置于其中的一个或多个硅通孔（TSV裸片）。第二裸片可以通过一个或多个硅通孔而电耦合到TSV裸片。在一个实施例中，这两种裸片都被嵌入到无芯衬底中。
在实施例中，所封装的半导体裸片604可以是完全嵌入和围绕的半导体裸片。如在本公开中使用的那样，“完全嵌入和围绕”意味着半导体裸片的所有表面与衬底的包封膜（诸如电介质层）接触，或者至少与被容纳在包封膜内的材料接触。换言之，“完全嵌入和围绕”意味着半导体裸片的所有暴露的表面与衬底的包封膜接触。
在实施例中，所封装的半导体裸片604可以是完全嵌入的半导体裸片。如在本公开中所使用那样，“完全嵌入”意味着半导体裸片的有源表面和整个侧壁与衬底的包封膜（诸如电介质层）接触，或者至少与被容纳在包封膜内的材料接触。换言之，“完全嵌入”意味着半导体裸片的有源表面的所有暴露的区域和整个侧壁的暴露的部分与衬底的包封膜接触。然而，在这样的情况下，半导体裸片并未被“围绕”，因为半导体裸片的背侧并未与衬底的包封膜接触或者与被容纳在包封膜内的材料接触。在第一实施例中，半导体裸片的背表面从衬底的裸片侧的全局平面性表面突出。在第二实施例中，没有半导体裸片的表面从衬底的裸片侧的全局平面性表面突出。
对照于上面的“完全嵌入和围绕”和“完全嵌入”的定义，“部分嵌入”的裸片是这样的裸片：其使整个表面、但使侧壁的仅一部分与衬底（诸如无芯衬底）的包封膜接触、或者至少与被容纳在包封膜内的材料接触。在另外的对照中，“未嵌入”的裸片是这样的裸片：其使至多一个表面并且不使侧壁的任何部分与衬底（诸如无芯衬底）的包封膜接触、或者与被容纳在包封膜内的材料接触。
如上面简要地提到的那样，可以随后形成外部导电接触的阵列。在实施例中，外部导电接触把所形成的衬底耦合到基底衬底。外部导电接触可以被用于与基底衬底的电通信。在一个实施例中，外部导电接触的阵列是球栅阵列（BGA）。在其它实施例中，外部导电接触的阵列是诸如但不限制于平面网格阵列（LGA）或引脚阵列（PGA）之类的阵列。
在实施例中，如上面描述那样，衬底是BBUL衬底，如在图6O中描绘那样。在一个这样的实施例中，用于对MEMS设备编程的机械熔丝连同MEMS设备一起嵌入在构建层内。可以通过使用热断裂机制或电迁移断裂机制在稍后修改MEMS设备的有效弹簧常数/谐振频率来执行编程。在实施例中，通过把电压施加到MEMS/熔丝结构，使得能够进行用于层压MEMS系统的机械编程。尽管上面针对BBUL过程进行了详细描述，但是可以替代地使用其它过程流。例如，在另一个实施例中，裸片604被容纳在衬底的芯中。在另一个实施例中，使用扇出层。
术语“MEMS”一般指代合并了具有可比较于微电子设备的尺寸标度的一些机械结构的装置。所述机械结构典型地能够进行一些形式的机械运动并且具有近似250微米以下的尺寸。然而，在实施例中，封装结构上的MEMS具有超过近似1mm的总大小，但是具有近似10微米量级上的梁宽度。因此，在实施例中，在此设想的MEMS结构是落入MEMS技术的范围内的任何设备。例如，MEMS结构可以是具有小于近似250微米的临界尺寸、并且在衬底上使用光刻、沉积和蚀刻过程而制备的任何机械和电子结构。依照本发明的实施例，MEMS结构是诸如但不限制于谐振器、传感器、检测器、滤波器或镜的设备。在一个实施例中，MEMS结构是谐振器。在特定的实施例中，谐振器是诸如但不限制于梁、板和调谐叉、或者悬臂之类的一个。
在实施例中，所制备的MEMS设备包括悬臂结构。例如，图7包括依照本发明的实施例的形成在BBUL层压层中的单夹持悬臂结构的扫描电子显微镜（SEM）图像。在另一个示例中，图8包括依照本发明的实施例的形成在BBUL层压层中的双夹持的梁结构的扫描电子显微镜（SEM）图像。
本发明的实施例可以适合于制备芯片上系统（SOC），例如，用于智能电话或平板设备。在实施例中，m-FUSE结构被集成并制备于BBUL封装加工（fab）中。用于现有的BBUL无芯封装的相同后端处理可以被用作为基流。替换地，用于在MEMS情况下的熔丝集成的过程流可以可应用于其它封装衬底技术。总体上说，在实施例中，可编程机械熔丝用于为通过BBUL封装构建层技术或其它封装技术所制备的MEMS传感器和致动系统来调谐弹簧常数/谐振行为。
图9是依照本发明的实施例的计算机系统900的示意图。如所描绘的计算机系统900（还被称作电子系统900）可以体现根据如在本公开中阐述的若干公开实施例及其等同物中任一个的其中具有机械熔丝的半导体封装。计算机系统900可以是诸如上网本计算机的移动设备。计算机系统900可以是诸如无线智能电话的移动设备。计算机系统900可以是台式计算机。计算机系统900可以是手持式阅读器。
在实施例中，电子系统900是包括系统总线920以电耦合电子系统900的各种组件的计算机系统。根据各种实施例，系统总线920是单总线或总线的任何组合。电子系统900包括电压源930，其将功率提供给集成电路910。在一些实施例中，电压源930通过系统总线920将电流供给至集成电路910。
根据实施例，集成电路910电耦合至系统总线920并且包括任何电路或者电路的组合。在实施例中，集成电路910包括可以为任何类型的处理器912。如在此使用那样，处理器912可以意味着任何类型的电路，诸如但不限制于微处理器、微控制器、图形处理器、数字信号处理器或别的处理器。在实施例中，处理器912包括或被包括在如在此所公开的其中具有机械熔丝的半导体封装中。在实施例中，SRAM实施例被发现于处理器的存储器缓存中。可以被包括在集成电路910中的其它类型的电路是定制电路或专用集成电路（ASIC），诸如用于使用在无线设备（诸如，蜂窝式电话、智能电话、寻呼机、便携式计算机、双路无线电设备和类似的电子系统）中的通信电路914。在实施例中，处理器910包括裸片上存储器916，诸如静态随机存取存储器（SRAM）。在实施例中，处理器910包括嵌入的裸片上存储器916，诸如嵌入的动态随机存取存储器（eDRAM）。
在实施例中，集成电路910被补充有随后的集成电路911。有用的实施例包括双处理器913和双通信电路915以及双裸片上存储器917，诸如SRAM。在实施例中，双集成电路910包括嵌入的裸片上存储器917，诸如eDRAM。
在实施例中，电子系统900还包括外部存储器940，其进而可以包括适合于特定应用的一个或多个存储器元件，诸如以RAM形式的主存储器942、一个或多个硬驱动装置944和/或处置可移除介质946（诸如磁盘、光盘（CD）、数字可变盘（DVD）、闪速存储器驱动装置、以及本领域中已知的其它可移除介质）的一个或多个驱动装置。根据实施例，外部存储器940还可以是嵌入的存储器948，诸如在嵌入的TSV裸片堆叠中的第一裸片。
在实施例中，电子系统900还包括显示设备950和音频输出960。在实施例中，电子系统900包括诸如控制器的输入设备970，其可以是键盘、鼠标、跟踪球、游戏控制器、麦克风、语音识别设备或者将信息输入到电子系统900中的任何其它输入设备。在实施例中，输入设备970是相机。在实施例中，输入设备970是数字声音记录器。在实施例中，输入设备970是相机和数字声音记录器。
如在此示出那样，集成电路910可以被实现在很多不同实施例中，包括根据若干公开实施例及其等同物中任一个的其中具有机械熔丝的半导体封装、电子系统、计算机系统、一个或多个制备集成电路的方法、以及一个或多个制备包括根据若干公开实施例（如在此在各种实施例中阐述的那样）及其经本领域承认的等同物中任一个的其中具有机械熔丝的半导体封装在内的电子组装的方法。元件、材料、几何结构、尺寸和操作顺序都可以变化以适合特定的I/O耦合要求，包括阵列接触计数、阵列接触配置，其用于被嵌入在根据若干公开的其中具有机械熔丝的半导体封装实施例及其等同物中任一个的处理器装配衬底中的微电子裸片。可以包括基底衬底，如图9的虚线所表示的那样。还可以包括无源设备，如还在图9中描绘的那样。
本发明的实施例包括具有机械熔丝的半导体封装。
在实施例中，半导体结构包括半导体封装。半导体裸片被容纳在半导体封装中。微机电系统（MEMS）设备被容纳在半导体封装中。MEMS设备具有悬置的部分。机械熔丝被容纳在半导体封装中并且耦合至MEMS设备的悬置部分。
在一个实施例中，半导体封装包括无凸起构建层（BBUL）衬底。
在一个实施例中，半导体裸片被嵌入在BBUL衬底中，并且MEMS设备和机械熔丝被布置在BBUL衬底的一个或多个层中。
在一个实施例中，MEMS设备和机械熔丝被布置在半导体裸片的有源表面上。
在一个实施例中，BBUL衬底是无芯衬底。
在一个实施例中，MEMS设备包括单夹持的悬臂或双夹持的梁结构，并且机械熔丝耦合到悬臂或梁结构。
在一个实施例中，MEMS设备的悬置部分具有有效弹簧常数，并且机械熔丝修改悬置部分的有效弹簧常数。
在一个实施例中，MEMS设备的悬置部分具有谐振频率，并且机械熔丝修改悬置部分的谐振频率。
在一个实施例中，半导体结构此外包括一个或多个附加机械熔丝，其被容纳在半导体封装中并且耦合至MEMS设备的悬置部分。
在一个实施例中，机械熔丝和MEMS设备由铜构成。
在一个实施例中，MEMS设备电耦合至半导体裸片。
在实施例中，半导体结构包括半导体封装。半导体裸片被容纳在半导体封装中。微机电系统（MEMS）设备被容纳在半导体封装中。MEMS设备具有悬置的部分。机械熔丝被容纳在半导体封装中并且从MEMS设备的悬置部分被去耦。
在一个实施例中，半导体封装包括无凸起构建层（BBUL）衬底。
在一个实施例中，半导体裸片被嵌入在BBUL衬底中，并且MEMS设备和机械熔丝被布置在BBUL衬底的一个或多个层中。
在一个实施例中，MEMS设备和机械熔丝被布置在半导体裸片的有源表面上。
在一个实施例中，BBUL衬底是无芯衬底。
在一个实施例中，MEMS设备包括单夹持的悬臂或双夹持的梁结构，并且机械熔丝从悬臂或梁结构被去耦。
在一个实施例中，半导体结构此外包括一个或多个附加机械熔丝，其被容纳在半导体封装中并且从MEMS设备的悬置部分被去耦。
在一个实施例中，半导体结构此外包括一个或多个附加机械熔丝，其被容纳在半导体封装中并且耦合至MEMS设备的悬置部分。
在一个实施例中，机械熔丝和MEMS设备由铜构成。
在一个实施例中，MEMS设备电耦合至半导体裸片。
在实施例中，为半导体结构的微机电系统（MEMS）设备修改机械属性的方法包括：将电压施加于包括MEMS设备和被耦合到MEMS设备的悬置部分的机械熔丝在内的MEMS结构。通过施加电压来将机械熔丝从MEMS设备的悬置部分去耦。
在一个实施例中，使机械熔丝去耦包括使用热断裂机制。
在一个实施例中，机械熔丝和MEMS设备由铜构成，并且热断裂机制包括熔化机械熔丝的一部分但不熔化MEMS设备。
在一个实施例中，使机械熔丝去耦包括使用电迁移断裂机制。
在一个实施例中，一个或多个附加机械熔丝被耦合到MEMS设备的悬置部分。使机械熔丝去耦此外包括通过施加电压来使附加机械熔丝中的一个或多个从MEMS设备的悬置部分去耦。
在一个实施例中，一个或多个附加机械熔丝被耦合至MEMS设备的悬置部分。使机械熔丝去耦包括不使任何附加机械熔丝从MEMS设备的悬置部分去耦。
在一个实施例中，MEMS结构被包括在半导体封装的无凸起构建层（BBUL）衬底的一个或多个层中。施加电压包括将电压施加到半导体封装的外部接触。
在一个实施例中，MEMS设备包括单夹持的悬臂或双夹持的梁结构。使机械熔丝去耦包括从悬臂或梁结构去耦。
在实施例中，半导体结构包括半导体封装。微机电系统（MEMS）设备被容纳在半导体封装中。MEMS设备具有悬置的部分。机械熔丝被容纳在半导体封装中并且耦合至MEMS设备的悬置部分。

Claims (30)

1.一种半导体结构，包括：
半导体封装；
半导体裸片，其容纳在半导体封装中；
微机电系统（MEMS）设备，其容纳在半导体封装中，MEMS设备具有悬置部分；以及
机械熔丝，其容纳在半导体封装中并且耦合至MEMS设备的悬置部分；
其中悬置部分的有效长度能够通过使机械熔丝从MEMS设备的悬置部分去耦而修改。
2.根据权利要求1所述的半导体结构，其中，半导体封装包括无凸起构建层（BBUL）衬底。
3.根据权利要求2所述的半导体结构，其中半导体裸片被嵌入在BBUL衬底中，并且MEMS设备和机械熔丝被布置在BBUL衬底的一个或多个层中。
4.根据权利要求3所述的半导体结构，其中MEMS设备和机械熔丝被布置在半导体裸片的有源表面上。
5.根据权利要求2所述的半导体结构，其中BBUL衬底是无芯衬底。
6.根据权利要求1所述的半导体结构，其中MEMS设备包括单夹持的悬臂或双夹持的梁结构，并且机械熔丝被耦合至悬臂或梁结构。
7.根据权利要求1所述的半导体结构，其中MEMS设备的悬置部分具有有效弹簧常数，并且其中机械熔丝修改悬置部分的有效弹簧常数。
8.根据权利要求1所述的半导体结构，其中MEMS设备的悬置部分具有谐振频率，并且其中机械熔丝修改悬置部分的谐振频率。
9.根据权利要求1所述的半导体结构，还包括：
一个或多个附加机械熔丝，其容纳在半导体封装中并且被耦合至MEMS设备的悬置部分。
10.根据权利要求1所述的半导体结构，其中机械熔丝和MEMS设备包括铜。
11.根据权利要求1所述的半导体结构，其中MEMS设备电耦合至半导体裸片。
12.一种半导体结构，包括：
半导体封装；
半导体裸片，其容纳在半导体封装中；
微机电系统（MEMS）设备，其容纳在半导体封装中，MEMS设备具有悬置部分；以及
机械熔丝，其容纳在半导体封装中，并且从MEMS设备的悬置部分被去耦以便修改悬置部分的有效长度。
13.根据权利要求12所述的半导体结构，其中，半导体封装包括无凸起构建层（BBUL）衬底。
14.根据权利要求13所述的半导体结构，其中半导体裸片被嵌入在BBUL衬底中，并且MEMS设备和机械熔丝被布置在BBUL衬底的一个或多个层中。
15.根据权利要求14所述的半导体结构，其中MEMS设备和机械熔丝被布置在半导体裸片的有源表面上。
16.根据权利要求13所述的半导体结构，其中BBUL衬底是无芯衬底。
17.根据权利要求12所述的半导体结构，其中MEMS设备包括单夹持的悬臂或双夹持的梁结构，并且机械熔丝从悬臂或梁结构被去耦。
18.根据权利要求12所述的半导体结构，还包括：
一个或多个附加机械熔丝，其容纳在半导体封装中并且从MEMS设备的悬置部分被去耦。
19.根据权利要求12所述的半导体结构，还包括：
一个或多个附加机械熔丝，其容纳在半导体封装中并且耦合至MEMS设备的悬置部分。
20.根据权利要求12所述的半导体结构，其中机械熔丝和MEMS设备包括铜。
21.根据权利要求12所述的半导体结构，其中MEMS设备电耦合至半导体裸片。
22.一种为半导体结构的微机电系统（MEMS）设备来修改机械属性的方法，所述方法包括：
将电压施加到包括MEMS设备和被耦合至MEMS设备的悬置部分的机械熔丝在内的MEMS结构；以及
通过施加电压来使机械熔丝从MEMS设备的悬置部分去耦以便修改悬置部分的有效长度。
23.根据权利要求22所述的方法，其中使机械熔丝去耦包括使用热断裂机制。
24.根据权利要求23所述的方法，机械熔丝和MEMS设备包括铜，并且热断裂机制包括熔化机械熔丝的一部分但不熔化MEMS设备。
25.根据权利要求22所述的方法，其中使机械熔丝去耦包括使用电迁移断裂机制。
26.根据权利要求22所述的方法，其中一个或多个附加机械熔丝耦合到MEMS设备的悬置部分，并且其中使机械熔丝去耦还包括通过施加电压来使一个或多个附加机械熔丝从MEMS设备的悬置部分去耦。
27.根据权利要求22所述的方法，其中一个或多个附加机械熔丝耦合到MEMS设备的悬置部分，并且其中使机械熔丝去耦包括不使任何附加机械熔丝从MEMS设备的悬置部分去耦。
28.根据权利要求22所述的方法，其中MEMS结构被包括在半导体封装的无凸起构建层（BBUL）衬底的一个或多个层中，并且施加电压包括将电压施加到半导体封装的外部接触。
29.根据权利要求22所述的方法，其中MEMS设备包括单夹持的悬臂或双夹持的梁结构，并且使机械熔丝去耦包括从悬臂或梁结构去耦。
30.一种半导体结构，包括：
半导体封装；
微机电系统（MEMS）设备，其被容纳在半导体封装中，所述MEMS设备具有悬置部分；以及
机械熔丝，其被容纳在半导体封装中并且耦合至MEMS设备的悬置部分；
其中悬置部分的有效长度能够通过使机械熔丝从MEMS设备的悬置部分去耦而修改。
CN201380028106.6A 2012-06-29 2013-06-05 具有机械熔丝的半导体封装 Expired - Fee Related CN104321865B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
US13/537,573 US8633551B1 (en) 2012-06-29 2012-06-29 Semiconductor package with mechanical fuse
US13/537573 2012-06-29
PCT/US2013/044354 WO2014004009A1 (en) 2012-06-29 2013-06-05 Semiconductor package with mechanical fuse

Publications (2)

Publication Number Publication Date
CN104321865A CN104321865A (zh) 2015-01-28
CN104321865B true CN104321865B (zh) 2017-08-29

Family

ID=49777503

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380028106.6A Expired - Fee Related CN104321865B (zh) 2012-06-29 2013-06-05 具有机械熔丝的半导体封装

Country Status (6)

Country Link
US (1) US8633551B1 (zh)
JP (1) JP2015523220A (zh)
KR (1) KR101631191B1 (zh)
CN (1) CN104321865B (zh)
DE (1) DE112013003246T5 (zh)
WO (1) WO2014004009A1 (zh)

Families Citing this family (20)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7824943B2 (en) * 2006-06-04 2010-11-02 Akustica, Inc. Methods for trapping charge in a microelectromechanical system and microelectromechanical system employing same
WO2013101156A1 (en) * 2011-12-30 2013-07-04 Intel Corporation Integration of laminate mems in bbul coreless package
US9200973B2 (en) 2012-06-28 2015-12-01 Intel Corporation Semiconductor package with air pressure sensor
US8866287B2 (en) 2012-09-29 2014-10-21 Intel Corporation Embedded structures for package-on-package architecture
US9429427B2 (en) 2012-12-19 2016-08-30 Intel Corporation Inductive inertial sensor architecture and fabrication in packaging build-up layers
US9320149B2 (en) * 2012-12-21 2016-04-19 Intel Corporation Bumpless build-up layer package including a release layer
US9054223B2 (en) * 2013-06-17 2015-06-09 Knowles Electronics, Llc Varistor in base for MEMS microphones
US9505610B2 (en) 2013-09-25 2016-11-29 Intel Corporation Device, system and method for providing MEMS structures of a semiconductor package
US10177115B2 (en) 2014-09-05 2019-01-08 Taiwan Semiconductor Manufacturing Company, Ltd. Package structures and methods of forming
DE102015216799A1 (de) * 2015-09-02 2017-03-02 Robert Bosch Gmbh Verfahren zum Herstellen eines MEMS-Elements
US11211305B2 (en) 2016-04-01 2021-12-28 Texas Instruments Incorporated Apparatus and method to support thermal management of semiconductor-based components
US10861796B2 (en) 2016-05-10 2020-12-08 Texas Instruments Incorporated Floating die package
US10179730B2 (en) 2016-12-08 2019-01-15 Texas Instruments Incorporated Electronic sensors with sensor die in package structure cavity
US9761543B1 (en) 2016-12-20 2017-09-12 Texas Instruments Incorporated Integrated circuits with thermal isolation and temperature regulation
US10074639B2 (en) 2016-12-30 2018-09-11 Texas Instruments Incorporated Isolator integrated circuits with package structure cavity and fabrication methods
US9865537B1 (en) 2016-12-30 2018-01-09 Texas Instruments Incorporated Methods and apparatus for integrated circuit failsafe fuse package with arc arrest
US10411150B2 (en) 2016-12-30 2019-09-10 Texas Instruments Incorporated Optical isolation systems and circuits and photon detectors with extended lateral P-N junctions
US9929110B1 (en) 2016-12-30 2018-03-27 Texas Instruments Incorporated Integrated circuit wave device and method
US10121847B2 (en) 2017-03-17 2018-11-06 Texas Instruments Incorporated Galvanic isolation device
US10727161B2 (en) 2018-08-06 2020-07-28 Texas Instruments Incorporated Thermal and stress isolation for precision circuit

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6501107B1 (en) * 1998-12-02 2002-12-31 Microsoft Corporation Addressable fuse array for circuits and mechanical devices

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH06350105A (ja) * 1993-06-07 1994-12-22 Nec Corp マイクロマシンとその製造方法
EP1128201A1 (en) 2000-02-25 2001-08-29 C.S.E.M. Centre Suisse D'electronique Et De Microtechnique Sa Switching device, particularly for optical switching
US6510032B1 (en) * 2000-03-24 2003-01-21 Littelfuse, Inc. Integrated overcurrent and overvoltage apparatus for use in the protection of telecommunication circuits
US6860419B2 (en) * 2002-08-30 2005-03-01 Agilent Technologies, Inc. Apparatus and method for controlling movement of a device after packaging
US6919508B2 (en) * 2002-11-08 2005-07-19 Flipchip International, Llc Build-up structures with multi-angle vias for chip to chip interconnects and optical bussing
EP1450406A1 (en) * 2003-02-19 2004-08-25 Cavendish Kinetics Limited Micro fuse
JP2005159715A (ja) * 2003-11-26 2005-06-16 Seiko Epson Corp マイクロレゾネータ及びその製造方法並びに電子機器
KR100511926B1 (ko) * 2004-04-29 2005-09-02 주식회사 하이닉스반도체 반도체 칩 패키지 및 이의 제조 방법
JP2006229629A (ja) * 2005-02-17 2006-08-31 Seiko Epson Corp 振動子の共振周波数の調整方法および振動子
US7684051B2 (en) * 2006-04-18 2010-03-23 Halliburton Energy Services, Inc. Fiber optic seismic sensor based on MEMS cantilever
JP4910512B2 (ja) * 2006-06-30 2012-04-04 富士通セミコンダクター株式会社 半導体装置および半導体装置の製造方法
US20080142606A1 (en) * 2006-12-19 2008-06-19 Ping-Chang Wu E-fuse bar code structure and method of using the same
JP2009009067A (ja) * 2007-06-29 2009-01-15 Canon Inc 揺動体装置及びその製造方法
US7745892B1 (en) * 2007-12-13 2010-06-29 Rf Micro Devices, Inc. Integrated MEMS switch
US8093704B2 (en) * 2008-06-03 2012-01-10 Intel Corporation Package on package using a bump-less build up layer (BBUL) package
JP5345346B2 (ja) * 2008-07-08 2013-11-20 株式会社日立製作所 微小電気機械システムの実装方法
JP2010081758A (ja) * 2008-09-26 2010-04-08 Hoya Corp 静電型アクチュエータ
US8436700B2 (en) * 2009-09-18 2013-05-07 Easic Corporation MEMS-based switching
JP2011218462A (ja) * 2010-04-06 2011-11-04 Seiko Epson Corp Ｍｅｍｓ装置
JP5321538B2 (ja) * 2010-06-14 2013-10-23 株式会社デンソー 力学量センサの製造方法
US20110316140A1 (en) * 2010-06-29 2011-12-29 Nalla Ravi K Microelectronic package and method of manufacturing same
US8878335B2 (en) * 2010-12-23 2014-11-04 Infineon Technologies Ag Method and system for providing fusing after packaging of semiconductor devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6501107B1 (en) * 1998-12-02 2002-12-31 Microsoft Corporation Addressable fuse array for circuits and mechanical devices

Also Published As

Publication number Publication date
KR20140146656A (ko) 2014-12-26
WO2014004009A1 (en) 2014-01-03
US20140002178A1 (en) 2014-01-02
CN104321865A (zh) 2015-01-28
DE112013003246T5 (de) 2015-04-02
JP2015523220A (ja) 2015-08-13
US8633551B1 (en) 2014-01-21
KR101631191B1 (ko) 2016-06-16

Similar Documents

Publication Publication Date Title
CN104321865B (zh) 具有机械熔丝的半导体封装
US10508961B2 (en) Semiconductor package with air pressure sensor
US9345184B2 (en) Magnetic field shielding for packaging build-up architectures
KR101681175B1 (ko) 접이식 기판
JPH032535A (ja) 積層基板を用いたセンサの製造方法
JP2005129888A (ja) センサ装置、センサシステム、センサ装置の製造方法及びセンサシステムの製造方法
JP6205496B2 (ja) 改良された構成のスルーホール構造を有する半導体パッケージ、半導体パッケージの製造方法、及び半導体パッケージを備えるシステム
KR101832221B1 (ko) 반도체 패키지의 mems 구조체를 제공하기 위한 디바이스, 시스템 및 방법
US8193640B2 (en) MEMS and a protection structure thereof
TW201534972A (zh) 封裝微機電系統切換器及方法
JP4577788B2 (ja) 電子部品パッケージの製造方法ならびに電子部品パッケージの製造に用いられるウェハおよび基礎構造物
JP2006201158A (ja) センサ装置
CN105428340A (zh) 半导体装置及半导体装置的制造方法
US20230301214A1 (en) Programmable interposer using rram platform
KR100461002B1 (ko) 언더컷 메탈 배선방법
JP2010062448A (ja) センサモジュール及びその製造方法
JPS59232445A (ja) 多層配線方法
JP2006133236A (ja) センサシステム
JPH113908A (ja) 半導体素子及びその電極形態変更方法及び半導体装置

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20170829

Termination date: 20200605