CN104300009B - 一种薄膜晶体管及其制备方法、电路结构、电子设备 - Google Patents

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Abstract

本发明提供一种薄膜晶体管及其制备方法、电路结构、电子设备，所述薄膜晶体管包括相对设置的第一子栅极和第二子栅极，所述第一子栅极包括多个第一放电部，所述第二子栅极包括多个第二放电部，所述第一放电部具有第一放电尖端，所述第二放电部具有第二放电尖端，所述第一放电部与所述第二放电部之间、所述第一放电尖端与所述第二子栅极之间以及所述第二放电尖端与所述第一子栅极之间具有预定距离以形成边缘电场耦合效应和尖端放电效应，从而保证低漏电流和静电发生时能够快速放电，同时避免由于静电过强击穿薄膜晶体管而引起的不良，实现静电保护。

Description

一种薄膜晶体管及其制备方法、电路结构、电子设备
技术领域
本发明涉及显示技术领域，尤其涉及一种薄膜晶体管及其制备方法、电路结构、电子设备。
背景技术
静电放电(electro-static discharge，ESD)保护电路是薄膜晶体管液晶显示面板以及新兴的有机发光显示面板上的重要组成部分，ESD保护电路使得显示器件在生产、运输、工作过程中免遭静电伤害。
图1为现有技术中薄膜晶体管的结构示意图。如图1所示，所述薄膜晶体管包括栅极101、有源层102、源极103和漏极104。所述有源层102设置在所述栅极101的上方，所述源极103和所述漏极104设置在所述有源层102之上，所述栅极101和所述有源层102之间设置有第一绝缘层105，所述栅极101处于浮接(floating)状态。图2为图1所示薄膜晶体管的原理图。如图2所示，所述栅极101与所述源极103有较大的重叠面积以形成电容C1，所述栅极101与所述漏极104有较大的重叠面积以形成电容C2，从而实现ESD保护。然而，当静电很大时会造成电容C1或电容C2的电容击穿，出现不良。
发明内容
为解决上述问题，本发明提供一种薄膜晶体管及其制备方法、电路结构、电子设备，用于静电保护，解决现有技术中出现大静电时造成栅极与源极之间或栅极与漏极之间的电容击穿，从而出现不良的问题。
为此，本发明提供一种薄膜晶体管，包括栅极、有源层、源极和漏极，所述栅极包括相对设置的第一子栅极和第二子栅极，所述第一子栅极包括多个第一放电部，所述第二子栅极包括多个第二放电部，所述第一放电部具有第一放电尖端，所述第二放电部具有第二放电尖端；所述第一放电部与所述第二放电部之间具有第一预定距离，所述第一预定距离用于使得所述第一放电部与所述第二放电部之间形成边缘电场耦合；所述第一放电尖端与所述第二子栅极之间具有第二预定距离，所述第二预定距离用于使得所述第一放电尖端与所述第二子栅极之间形成尖端放电；所述第二放电尖端与所述第一子栅极之间具有第三预定距离，所述第三预定距离用于使得所述第二放电尖端与所述第一子栅极之间形成尖端放电。
可选的，多个所述第一放电部呈梳齿状排布，多个所述第二放电部呈梳齿状排布，所述第一放电部与所述第二放电部相互交替排列。
可选的，所述第一子栅极还包括第一放电主体，所述第二子栅极还包括第二放电主体，所述第一放电主体与所述第二放电主体相对设置；所述第一放电主体与所述第二放电主体之间具有第四预定距离，所述第四预定距离用于使得所述第一放电主体与所述第二放电主体之间形成边缘电场耦合。
可选的，还包括金属层，所述金属层设置在所述栅极的下方。
可选的，所述第二子栅极还包括第三放电尖端，所述第三放电尖端与所述第一放电尖端相对设置，所述第二预定距离为所述第一放电尖端与所述第三放电尖端之间的距离；所述第一子栅极还包括第四放电尖端，所述第四放电尖端与所述第二放电尖端相对设置，所述第三预定距离为所述第二放电尖端与所述第四放电尖端之间的距离。
可选的，所述第一预定距离小于或等于6μm。
可选的，所述第二预定距离和所述第三预定距离小于或等于6μm。
可选的，所述第四预定距离小于或等于6μm。
本发明还提供一种电路结构，包括权利要求上述任一薄膜晶体管。
本发明还提供一种薄膜晶体管的制备方法，包括：形成栅极，所述栅极包括第一子栅极和第二子栅极，所述第一子栅极包括多个第一放电部，所述第二子栅极包括多个第二放电部，所述第一放电部与所述第二放电部相互交替排列，所述第一放电部具有第一放电尖端，所述第二放电部具有第二放电尖端，所述第一放电部与所述第二放电部之间具有第一预定距离，所述第一预定距离用于使得所述第一放电部与所述第二放电部之间形成边缘电场耦合，所述第一放电尖端与所述第二子栅极之间具有第二预定距离，所述第二预定距离用于使得所述第一放电尖端与所述第二子栅极之间形成尖端放电，所述第二放电尖端与所述第一子栅极之间具有第三预定距离，所述第三预定距离用于使得所述第二放电尖端与所述第一子栅极之间形成尖端放电；形成有源层；形成源极和漏极。
可选的，所述形成栅极之前包括：形成金属层。
本发明还提供一种电子设备，包括上述的电路结构。
本发明具有下述有益效果：
本发明提供的薄膜晶体管及其制备方法、电路结构、电子设备中，所述薄膜晶体管包括相对设置的第一子栅极和第二子栅极，所述第一子栅极包括多个第一放电部，所述第二子栅极包括多个第二放电部，所述第一放电部具有第一放电尖端，所述第二放电部具有第二放电尖端。所述第一放电部与所述第二放电部之间、所述第一放电尖端与所述第二子栅极之间以及所述第二放电尖端与所述第一子栅极之间具有预定距离以形成边缘电场耦合效应和尖端放电效应，从而保证低漏电流和静电发生时能够快速放电，同时避免由于静电过强击穿薄膜晶体管而引起的不良，实现静电保护。
附图说明
图1为现有技术中薄膜晶体管的结构示意图；
图2为图1所示薄膜晶体管的原理图；
图3为本发明实施例一提供的一种薄膜晶体管的结构示意图；
图4为图3所示薄膜晶体管的原理图；
图5为图3所示第一子栅极和第二子栅极的结构示意图；
图6为本发明实施例二提供的一种薄膜晶体管的结构示意图；
图7为图6所示薄膜晶体管的原理图；
图8为本发明实施例四提供的一种薄膜晶体管的制备方法的流程图。
具体实施方式
为使本领域的技术人员更好地理解本发明的技术方案，下面结合附图对本发明提供的薄膜晶体管及其制备方法、电路结构、电子设备进行详细描述。
实施例一
本实施例对薄膜晶体管的结构进行如下详细描述。需要说明的是，本实施例中所述的薄膜晶体管为底栅结构，但是顶栅结构的薄膜晶体管也属于本发明的保护范围。图3为本发明实施例一提供的一种薄膜晶体管的结构示意图。如图3所示，所述薄膜晶体管包括栅极101、有源层102、源极103和漏极104。所述栅极101包括第一子栅极106和第二子栅极107，所述有源层102设置在所述第一子栅极106和所述第二子栅极107的上方，所述源极103和所述漏极104设置在所述有源层102之上，所述第一子栅极106和所述第二子栅极107与所述有源层102之间设置有第一绝缘层105，所述栅极101处于浮接(floating)状态。
图4为图3所示薄膜晶体管的原理图。如图4所示，所述第一子栅极106与所述源极103形成电容C1，所述第二子栅极107与所述漏极104形成电容C2，所述第一子栅极106和所述第二子栅极107依赖边缘电场耦合效应形成电容C3，以保证低漏电流和静电发生时能够快速放电，同时避免由于静电过强击穿薄膜晶体管而引起的信号线发生不良，从而实现静电保护。
图5为图3所示第一子栅极和第二子栅极的结构示意图。如图5所示，所述栅极101包括相对设置的第一子栅极106和第二子栅极107，所述第一子栅极106包括多个第一放电部108，所述第二子栅极107包括多个第二放电部109，所述第一放电部108具有第一放电尖端201，所述第二放电部109具有第二放电尖端202。优选的，多个所述第一放电部108呈梳齿状排布，多个所述第二放电部109呈梳齿状排布，所述第一放电部108与所述第二放电部109相互交替排列。
本实施例中，所述第一放电部108与所述第二放电部109之间具有第一预定距离D1，所述第一预定距离D1用于使得所述第一放电部108与所述第二放电部109之间形成边缘电场耦合。所述第一预定距离D1应尽可能小，以保证所述第一放电部108与所述第二放电部109之间形成足够大的边缘电场耦合效应，使得静电发生时所述第一子栅极106和所述第二子栅极107中的一个可以通过边缘电场的耦合电容效应迅速提高另一个的电压，从而实现快速放电。可选的，所述第一预定距离D1小于或等于6μm。
本实施例中，所述第一放电尖端201与所述第二子栅极107之间具有第二预定距离D2，所述第二预定距离D2用于使得所述第一放电尖端201与所述第二子栅极107之间形成尖端放电。优选的，所述第二子栅极107还包括第三放电尖端203，所述第三放电尖端203与所述第一放电尖端201相对设置，所述第二预定距离D2为所述第一放电尖端201与所述第三放电尖端203之间的距离。所述第二预定距离D2应尽可能小，以保证所述第一放电尖端201与所述第三放电尖端203之间形成尖端放电效应，使得静电发生时所述第一子栅极106和所述第二子栅极107中的一个可以通过尖端放电效应迅速提高另一个的电压，从而实现快速放电。可选的，所述第二预定距离D2小于或等于6μm。
本实施例中，所述第二放电尖端202与所述第一子栅极106之间具有第三预定距离D3，所述第三预定距离D3用于使得所述第二放电尖端202与所述第一子栅极106之间形成尖端放电。优选的，所述第一子栅极106还包括第四放电尖端204，所述第四放电尖端204与所述第二放电尖端202相对设置，所述第三预定距离D3为所述第二放电尖端202与所述第四放电尖端204之间的距离。所述第三预定距离D3应尽可能小，以保证所述第二放电尖端202与所述第四放电尖端204之间形成尖端放电效应，使得静电发生时所述第一子栅极106和所述第二子栅极107中的一个可以通过尖端放电效应迅速提高另一个的电压，从而实现快速放电。可选的，所述第三预定距离D3小于或等于6μm。
本实施例中，所述第一子栅极106还包括第一放电主体205，所述第二子栅极107还包括第二放电主体206，所述第一放电主体205与所述第二放电主体206相对设置。所述第一放电主体205与所述第二放电主体206之间具有第四预定距离D4，所述第四预定距离D4用于使得所述第一放电主体205与所述第二放电主体206之间形成边缘电场耦合。所述第四预定距离D4应尽可能小，以保证所述第一放电主体205与所述第二放电主体206之间形成足够大的边缘电场耦合效应，使得静电发生时所述第一子栅极106和所述第二子栅极107中的一个可以通过边缘电场的耦合电容效应迅速提高另一个的电压，从而实现快速放电。可选的，所述第四预定距离D4小于或等于6μm。
本实施例提供的薄膜晶体管中，所述薄膜晶体管包括相对设置的第一子栅极和第二子栅极，所述第一子栅极包括多个第一放电部，所述第二子栅极包括多个第二放电部，所述第一放电部具有第一放电尖端，所述第二放电部具有第二放电尖端。所述第一放电部与所述第二放电部之间、所述第一放电尖端与所述第二子栅极之间以及所述第二放电尖端与所述第一子栅极之间具有预定距离以形成边缘电场耦合效应和尖端放电效应，从而保证低漏电流和静电发生时能够快速放电，同时避免由于静电过强击穿薄膜晶体管而引起的不良，实现静电保护。
实施例二
图6为本发明实施例二提供的一种薄膜晶体管的结构示意图。如图6所示，所述薄膜晶体管包括栅极、有源层102、源极103和漏极104。所述栅极包括相对设置的第一子栅极106和第二子栅极107，所述有源层102设置在所述第一子栅极106和所述第二子栅极107的上方，所述源极103和所述漏极104设置在所述有源层102之上，所述第一子栅极106和所述第二子栅极107与所述有源层102之间设置有第一绝缘层105。所述第一子栅极106和所述第二子栅极107的下方设置有金属层207，所述金属层207与所述第一子栅极106和所述第二子栅极107之间设置有第二绝缘层208。所述栅极处于浮接(floating)状态。
图7为图6所示薄膜晶体管的原理图。如图7所示，所述第一子栅极106与所述源极103形成电容C1，所述第二子栅极107与所述漏极104形成电容C2，所述第一子栅极106、所述第二子栅极107以及所述金属层207之间依赖耦合电容效应形成电容C3，这样通过两层栅金属之间的耦合电容效应以保证静电发生时能够快速放电，同时避免由于静电过强源极和漏极同时击穿而引起的短路，从而实现静电保护。
所述第一子栅极106和所述第二子栅极107的具体结构，以及所述第一子栅极106和所述第二子栅极107通过边缘电场耦合效应和尖端放电效应实现快速放电在实施例一中已经详细描述，具体内容可参照上述实施例一中的描述，此处不再赘述。
本实施例提供的薄膜晶体管中，所述薄膜晶体管包括相对设置的第一子栅极和第二子栅极，所述第一子栅极包括多个第一放电部，所述第二子栅极包括多个第二放电部，所述第一放电部具有第一放电尖端，所述第二放电部具有第二放电尖端。所述第一放电部与所述第二放电部之间、所述第一放电尖端与所述第二子栅极之间以及所述第二放电尖端与所述第一子栅极之间具有预定距离以形成边缘电场耦合效应和尖端放电效应，从而保证低漏电流和静电发生时能够快速放电，同时避免由于静电过强击穿薄膜晶体管而引起的不良，实现静电保护。
实施例三
本实施例提供了一种电路结构，可以实现静电保护，包括上述实施例一或实施例二提供的薄膜晶体管，具体内容可参照上述实施例一或实施例二中的描述，此处不再赘述。
本实施例提供的电路结构中，所述薄膜晶体管包括相对设置的第一子栅极和第二子栅极，所述第一子栅极包括多个第一放电部，所述第二子栅极包括多个第二放电部，所述第一放电部具有第一放电尖端，所述第二放电部具有第二放电尖端。所述第一放电部与所述第二放电部之间、所述第一放电尖端与所述第二子栅极之间以及所述第二放电尖端与所述第一子栅极之间具有预定距离以形成边缘电场耦合效应和尖端放电效应，从而保证低漏电流和静电发生时能够快速放电，同时避免由于静电过强击穿薄膜晶体管而引起的不良，实现静电保护。
本实施例还提供一种电子设备，包括上述具有静电保护功能的电路结构，可以提高设备的稳定性和可靠性。
实施例四
本实施例对薄膜晶体管的制备过程进行如下详细描述。需要说明的是，本实施例中所述的薄膜晶体管为底栅结构，但是顶栅结构的薄膜晶体管的制备方法也属于本发明的保护范围。图8为本发明实施例四提供的一种薄膜晶体管的制备方法的流程图。如图8所示，所述制备方法包括：
步骤8001、形成栅极，所述栅极包括相对设置的第一子栅极和第二子栅极，所述第一子栅极包括多个第一放电部，所述第二子栅极包括多个第二放电部，所述第一放电部具有第一放电尖端，所述第二放电部具有第二放电尖端，所述第一放电部与所述第二放电部之间具有第一预定距离，所述第一预定距离用于使得所述第一放电部与所述第二放电部之间形成边缘电场耦合，所述第一放电尖端与所述第二子栅极之间具有第二预定距离，所述第二预定距离用于使得所述第一放电尖端与所述第二子栅极之间形成尖端放电，所述第二放电尖端与所述第一子栅极之间具有第三预定距离，所述第三预定距离用于使得所述第二放电尖端与所述第一子栅极之间形成尖端放电。
参见图6，在衬底基板上形成金属层207，在所述金属层207上形成第二绝缘层208，在所述第二绝缘层208上形成栅极。参见图5，所述栅极包括相对设置的第一子栅极106和第二子栅极107，所述第一子栅极106包括多个第一放电部108，所述第二子栅极107包括多个第二放电部109，所述第一放电部108具有第一放电尖端201，所述第二放电部109具有第二放电尖端202。优选的，多个所述第一放电部108呈梳齿状排布，多个所述第二放电部109呈梳齿状排布，所述第一放电部108与所述第二放电部109相互交替排列。
步骤8002、形成有源层。
本实施例中，在所述第一子栅极106和所述第二子栅极107上形成第一绝缘层105，在所述第一绝缘层105上形成有源层102。
步骤8003、形成源极和漏极。
本实施例中，在所述有源层102上形成源极103和漏极104。参见图7，所述第一子栅极106与所述源极103形成电容C1，所述第二子栅极107与所述漏极104形成电容C2，所述第一子栅极106、所述第二子栅极107以及所述金属层207之间依赖耦合电容效应形成电容C3，这样通过两层栅金属之间的耦合电容效应以保证静电发生时能够快速放电，同时避免由于静电过强源极和漏极同时击穿而引起的短路，从而实现静电保护。
本实施例提供的薄膜晶体管的制备方法中，所述薄膜晶体管包括相对设置的第一子栅极和第二子栅极，所述第一子栅极包括多个第一放电部，所述第二子栅极包括多个第二放电部，所述第一放电部具有第一放电尖端，所述第二放电部具有第二放电尖端。所述第一放电部与所述第二放电部之间、所述第一放电尖端与所述第二子栅极之间以及所述第二放电尖端与所述第一子栅极之间具有预定距离以形成边缘电场耦合效应和尖端放电效应，从而保证低漏电流和静电发生时能够快速放电，同时避免由于静电过强击穿薄膜晶体管而引起的不良，实现静电保护。
可以理解的是，以上实施方式仅仅是为了说明本发明的原理而采用的示例性实施方式，然而本发明并不局限于此。对于本领域内的普通技术人员而言，在不脱离本发明的精神和实质的情况下，可以做出各种变型和改进，这些变型和改进也视为本发明的保护范围。

Claims (12)

1.一种薄膜晶体管，其特征在于，包括栅极、有源层、源极、和漏极，所述栅极包括相对设置的第一子栅极和第二子栅极，所述第一子栅极包括多个第一放电部，所述第二子栅极包括多个第二放电部，所述第一放电部具有第一放电尖端，所述第二放电部具有第二放电尖端；
所述第一放电部与所述第二放电部之间具有第一预定距离，所述第一预定距离用于使得所述第一放电部与所述第二放电部之间形成边缘电场耦合；
所述第一放电尖端与所述第二子栅极之间具有第二预定距离，所述第二预定距离用于使得所述第一放电尖端与所述第二子栅极之间形成尖端放电；
所述第二放电尖端与所述第一子栅极之间具有第三预定距离，所述第三预定距离用于使得所述第二放电尖端与所述第一子栅极之间形成尖端放电。
2.根据权利要求1所述的薄膜晶体管，其特征在于，多个所述第一放电部呈梳齿状排布，多个所述第二放电部呈梳齿状排布，所述第一放电部与所述第二放电部相互交替排列。
3.根据权利要求1所述的薄膜晶体管，其特征在于，所述第一子栅极还包括第一放电主体，所述第二子栅极还包括第二放电主体，所述第一放电主体与所述第二放电主体相对设置；
所述第一放电主体与所述第二放电主体之间具有第四预定距离，所述第四预定距离用于使得所述第一放电主体与所述第二放电主体之间形成边缘电场耦合。
4.根据权利要求1所述的薄膜晶体管，其特征在于，还包括金属层，所述金属层设置在所述栅极的下方。
5.根据权利要求1所述的薄膜晶体管，其特征在于，所述第二子栅极还包括第三放电尖端，所述第三放电尖端与所述第一放电尖端相对设置，所述第二预定距离为所述第一放电尖端与所述第三放电尖端之间的距离；
所述第一子栅极还包括第四放电尖端，所述第四放电尖端与所述第二放电尖端相对设置，所述第三预定距离为所述第二放电尖端与所述第四放电尖端之间的距离。
6.根据权利要求1所述的薄膜晶体管，其特征在于，所述第一预定距离小于或等于6μm。
7.根据权利要求1所述的薄膜晶体管，其特征在于，所述第二预定距离和所述第三预定距离小于或等于6μm。
8.根据权利要求3所述的薄膜晶体管，其特征在于，所述第四预定距离小于或等于6μm。
9.一种电路结构，其特征在于，包括权利要求1-8任一所述的薄膜晶体管。
10.一种薄膜晶体管的制备方法，其特征在于，包括：
形成栅极，所述栅极包括相对设置的第一子栅极和第二子栅极，所述第一子栅极包括多个第一放电部，所述第二子栅极包括多个第二放电部，所述第一放电部具有第一放电尖端，所述第二放电部具有第二放电尖端，所述第一放电部与所述第二放电部之间具有第一预定距离，所述第一预定距离用于使得所述第一放电部与所述第二放电部之间形成边缘电场耦合，所述第一放电尖端与所述第二子栅极之间具有第二预定距离，所述第二预定距离用于使得所述第一放电尖端与所述第二子栅极之间形成尖端放电，所述第二放电尖端与所述第一子栅极之间具有第三预定距离，所述第三预定距离用于使得所述第二放电尖端与所述第一子栅极之间形成尖端放电；
形成有源层；
形成源极和漏极。
11.根据权利要求10所述的薄膜晶体管的制备方法，其特征在于，所述形成栅极之前包括：
形成金属层。
12.一种电子设备，其特征在于，包括权利要求9所述的电路结构。
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* Cited by examiner, † Cited by third party
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CN110061062A (zh) * 2019-04-19 2019-07-26 深圳市华星光电半导体显示技术有限公司 Esd防护薄膜晶体管及esd防护结构

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1581480A (zh) * 2003-08-11 2005-02-16 友达光电股份有限公司 静电放电保护电路的结构
CN103034008A (zh) * 2012-12-17 2013-04-10 京东方科技集团股份有限公司 液晶面板的防静电结构及其制造方法、连接线的修复方法
CN103227173A (zh) * 2013-04-10 2013-07-31 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI220313B (en) * 2003-07-30 2004-08-11 Au Optronics Corp Electrostatic discharge circuit
JP2012054952A (ja) * 2011-09-28 2012-03-15 Semiconductor Energy Lab Co Ltd 半導体装置及び半導体装置の駆動方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1581480A (zh) * 2003-08-11 2005-02-16 友达光电股份有限公司 静电放电保护电路的结构
CN103034008A (zh) * 2012-12-17 2013-04-10 京东方科技集团股份有限公司 液晶面板的防静电结构及其制造方法、连接线的修复方法
CN103227173A (zh) * 2013-04-10 2013-07-31 京东方科技集团股份有限公司 阵列基板及其制造方法、显示装置

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