CN104253086B - 用于金属氧化物还原的预处理方法和所形成的器件 - Google Patents

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Abstract

本发明提供了一种形成半导体器件的方法，该方法包括：在第一模块中对晶圆实施远程等离子体处理，以通过还原反应从晶圆中去除氧化物层。该方法还包括在真空下，将预处理后的晶圆从第一模块传送至第二模块。该方法还包括在第二模块中，在晶圆上方形成蚀刻停止层。本发明提供了一种金属氧化物还原的预处理方法及其所形成的器件。

Description

用于金属氧化物还原的预处理方法和所形成的器件
技术领域
本发明总体涉及半导体领域，更具体地，涉及金属氧化物还原的预处理方法及其形成的器件。
背景技术
半导体器件包括在半导体器件中的多种有源器件之间提供电连接的互连结构。互连结构包括由绝缘材料环绕的导线和通孔，以降低电信号无意地从一个导电线或通孔转移到另一个导电线或通孔的风险。不同金属液面上的连接的导线或通孔之间的电阻是确定半导体器件的功率消耗和速度的要素。当连接的导线或通孔之间的电阻增加时，功率消耗增加，而半导体器件的速度减小。
发明内容
根据本发明的一个方面，提供了一种形成半导体器件的方法，包括：在晶圆上形成互连结构，互连结构包括位于其顶表面上的金属氧化物层；对晶圆实施远程等离子体处理，以通过还原反应来还原互连结构的金属氧化物层；在晶圆上方形成介电层；以及使半导体器件保存在真空条件下，其中，在远程等离子体处理之后，使半导体器件保存在真空条件下，直至形成介电层为止。
优选地，该方法还包括：在实施远程等离子体处理之前，预热晶圆。
优选地，该方法还包括：在预热晶圆之后，将半导体器件保存在真空条件下，直至形成介电层为止。
优选地，对晶圆实施远程等离子体处理包括：在与容纳晶圆的处理室分离的等离子体生成室中，生成含氢反应气体；使用导管将反应气体传送到处理室；以及使用含氢反应气体还原晶圆上的氧化物层。
优选地，生成含氢反应气体包括：以第一流速率将处理气体引入等离子体生成室内，处理气体包括氨（NH3）、硅烷（SiH4）、甲烷（CH4）、氢气（H2）和磷烷（PH4）中的至少一种；以及激发处理气体以生成反应气体。
优选地，激发处理气体包括将微波引入等离子体生成室内。
优选地，还原晶圆上的氧化物层包括：在约1.5托至约2.5托之间的压力下，还原氧化物层。
优选地，对晶圆实施远程等离子体处理提高围绕氧化物层的介电材料的表面部分的介电常数，并且表面部分提高后的介电常数小于3.0。
优选地，对晶圆实施远程等离子体处理将围绕氧化物层的介电材料的整个表面部分中的碳浓度保持在等于或大于介电材料的碳芯浓度的浓度。
根据本发明的另一方面，提供了一种在集成系统中形成半导体器件的方法，包括：在晶圆上形成导电层；预热晶圆；在集成系统的第一模块中，对晶圆实施远程等离子体处理，以通过还原反应从导电层中去除金属氧化物层；在真空条件下，将晶圆从集成系统的第一模块传送到集成系统的第二模块；以及在第二模块中，在导电层上方形成介电层。
优选地，实施远程等离子体处理包括：以第一流速率将处理气体引入等离子体生成室内，处理气体包括氨（NH3）、硅烷（SiH4）、甲烷（CH4）、氢气（H2）和磷烷（PH4）中的至少一种；以第二流速率将载气引入等离子体生成室内，载气包括氮气（N2）、氩气（Ar）和氦气（He）中的至少一种；以及激发处理气体以生成用于还原氧化物层的反应气体。
优选地，该方法还包括：在真空条件下将晶圆从集成系统的第三模块传送到第一模块，其中，在第三模块中预热晶圆。
优选地，实施远程等离子体处理提高围绕氧化物层的介电材料的表面部分的介电常数，并且表面部分提高后的介电常数小于3.0。
优选地，实施远程等离子体处理将围绕氧化物层的介电材料的整个表面部分中的碳浓度保持在等于或大于介电材料的碳芯浓度的浓度。
优选地，在第一模块中预热晶圆。
根据本发明的又一方面，提供了一种半导体器件，包括：衬底；金属间介电（IMD）层，形成在衬底上，IMD层是连续层；导电层，形成在IMD层中；以及蚀刻停止层，位于IMD层和导电层上方，蚀刻停止层具有等于或大于4的介电常数，其中，IMD层的表面部分比IMD层中远离蚀刻停止层的部分具有更高的介电常数，并且IMD层的表面部分具有小于3.0的介电常数。
优选地，IMD层包括含碳材料，并且整个表面部分中的碳浓度等于或大于IMD层的碳芯浓度。
优选地，表面部分具有约为100埃的深度。
优选地，该器件还包括位于IMD层和导电层之间的衬里层。
优选地，表面部分的介电常数和IMD层中远离蚀刻停止层的部分的介电常数之间的差小于约15%。
附图说明
以实例的方式示出了一个或多个实施例，并且其目的不在于限制，在附图的图中，其中，在整个说明书中具有相同参考数字标号的元件表示类似元件。应该强调的是，根据工业中的标准实践，各种部件不必按比例绘制，并且仅用于说明目的。事实上，为了论述的清楚起见，图中的多种特征的尺寸可以被任意地增加或减小。
图1A至图1D是根据一个或多个实施例的处于不同生产阶段的晶圆的横截面图；
图2是根据一个或多个实施例的用于还原晶圆上的金属氧化物层的远程等离子体处理装置的示意图；
图3是根据一个或多个实施例的金属间介电（IMD）层的介电常数的图表；
图4是根据一个或多个实施例的IMD层和蚀刻停止层之间的粘附力的图表；
图5是根据一个或多个实施例的晶圆的碳浓度深度分布的图表；
图6是根据一个或多个实施例的还原晶圆上的金属氧化物层的方法的流程图；以及
图7是根据一个或多个实施例的用于实施图6的方法的装置的框图。
具体实施方式
以下披露提供用于实施本发明的不同部件的多个不同实施例或实例。以下描述了组件和布置的具体实例，以简化本发明。这些是实例并且不用于限制。
绝缘材料的介电常数还影响半导体器件的RC延迟。半导体器件的各层之间的粘附强度还影响器件的可靠性和寿命。
在金属用于形成导电线或通孔的情况下，由于金属和周围环境中的氧之间的化学氧化反应，导致在暴露于空气或水的金属线或通孔的表面上形成氧化物层。金属氧化物在连接的金属线或通孔之间比元素金属或金属合金提供更高的电阻。
图1A是根据一个或多个实施例的处于第一生产阶段的晶圆100的截面图。晶圆100包括衬底110和位于衬底上方的第一蚀刻停止层112。金属间介电（IMD）层114位于第一蚀刻停止层112上方。两个开口120位于每一个IMD层114和第一蚀刻停止层112中。每一个开口120均包括上部116和下部118。在一些实施例中，上部116用于形成导线，而下部118用于形成导电通孔。
衬底110用于形成半导体器件。在一些实施例中，在衬底110中或上形成有源器件。在一些实施例中，衬底110是半导体衬底，例如，具有或不具有外延层的硅衬底；绝缘体上硅（SOI）衬底；合金衬底，诸如，硅锗（SiGe）；或者另一种合适的衬底。半导体器件包括包含例如晶体管、二极管、电阻器、电容器、电感器或其他有源或无源电路的器件。在一些实施例中，在衬底110中形成导电区域。
第一蚀刻停止层112用于控制形成开口120的工艺的终点。在一些实施例中，第一蚀刻停止层112包括氧化硅、氮化硅、碳化硅、氮氧化硅或其他合适的蚀刻停止材料。在一些实施例中，介电常数（k）大于4.0。在一些实施例中，第一蚀刻停止层112的厚度范围在约10埃至约之间。在一些实施例中，第一蚀刻停止层112是多层蚀刻停止层。在一些实施例中，多层蚀刻停止层的层中的至少一层包括正硅酸乙酯（TEOS）。在一些实施例中，通过低压化学汽相沉积（LPCVD）、常压CVD（APCVD）、等离子体增强CVD（PECVD）、物理汽相沉积（PVD）、溅射或另一种合适的形成技术来形成第一蚀刻停止层112。
IMD层114是低k介电材料。低k是指IMD层114具有3.0以下的介电常数（k）。在一些实施例中，IMD层114具有小于2.5的介电常数，并且被称为极低k（ELK）材料。在一些实施例中，IMD层114具有小于2.0的介电常数，并且被称为多孔低k材料。在一些实施例中，IMD层114具有小于1.5的介电常数。在一些实施例中，IMD层114包括掺碳二氧化硅。在一些实施例中，IMD层114包括有机电介质、无机电介质、多孔介电材料、有机聚合物、有机硅玻璃、氟硅酸盐玻璃（FSG）、氢硅倍半氧烷（HSQ）材料、甲基硅倍半氧烷（MSQ）材料、多孔有机材料或另一种合适的低k材料。
在一些实施例中，IMD层114是单层结构。在一些实施例中，IMD层114是多层结构。在IMD层114包括掺碳二氧化硅的一些实施例中，碳与硅的重量比在约0.3至约0.8之间。
在一些实施例中，通过CVD、等离子体增强CVD（PECVD）、旋涂或另一种合适的形成技术来形成IMD层114。
开口120被示作为双镶嵌开口的实例。在一些实施例中，开口120仅包括沟槽开口、通孔开口或另一种合适类型的开口。在一些实施例中，使用“先沟槽”图案化工艺或“先通孔”图案化工艺来形成开口120。在一些实施例中，通过图案化位于IMD层114上方光刻胶层并且蚀刻IMD层以生成开口，从而形成开口120。第一蚀刻停止层112用于提供蚀刻工艺的终点。在与在IMD层114上使用的蚀刻工艺分离的蚀刻工艺中，形成开口120中穿过第一蚀刻停止层112的部分。
图1B是根据一个或多个实施例的处于第二生产阶段的晶圆100的截面图。在开口120的侧壁和底部边缘上形成阻挡层122。在阻挡层122的侧壁上并且沿着开口120的底部边缘形成晶种层124。在开口120中形成导电层126，以基本上填充由晶种层124限定的开口的剩余部分。
设置阻挡层122，以防止导电层126扩散至IMD层114内。在一些实施例中，阻挡层122仅设置在开口120的侧壁上。在一些实施例中，阻挡层122是多层组合。在一些实施例中，阻挡层122具有约至之间的厚度。在一些实施例中，阻挡层122包括钽（Ta）、钛（Ti）、Ta或Ti的氮化物或其他合适的材料。
在一些实施例中，通过物理汽相沉积（PVD）、原子层沉积（ALD）或其他合适的形成工艺来形成阻挡层122。在一些实施例中，沿着开口120的底部边缘以及在开口的侧壁上形成阻挡层122。在形成晶种层124之前，从开口120的底部边缘去除衬里层122。在一些实施例中，在形成阻挡层122期间，在开口120的拐角处形成突出物（overhangs）。在形成晶种层124之前，去除突出物。在一些实施例中，使用诸如等离子体蚀刻工艺的蚀刻工艺来去除突出物。
晶种层124用于提供在其上形成导电层126的基底（base）。在一些实施例中，晶种层124具有约至约之间的厚度。在一些实施例中，晶种层124是包括主要成分和添加物的合金层。在一些实施例中，主要成分是铜（Cu）或另一种合适的主要成分材料。在一些实施例中，添加物包括镁（Mn）、铝（Al）、Ti、铌（Nb）、铬（Cr）、钒（V）、钇（Y）、锝（Tc）、铼（Re）、钴（Co）或其他合适的添加物材料。在一些实施例中，使用PVD、CVD、PECVD、LPCVD或其他合适的形成技术来形成晶种层124。
导电层126用于提供晶圆100上的半导体器件的多种元件之间的电连接。导电层126包括与晶种层124的主要成分相同的主要成分。在一些实施例中，晶种层126的主要成分是铜。在晶种层124包括添加物的一些实施例中，导电层126包括与晶种层中的添加物不同的添加物。在一些实施例中，导电层126的添加物包括Ta、铟（In）、锡（Sn）、锌（Zn）、Mn、Cr、Ti、Ge、锶（Sr）、铂（Pt）、镁（Mg）、Al、锆（Zr）、钴（Co）或其他合适的添加物材料。
在一些实施例中，通过电化学镀（ECP）形成导电层126。在一些实施例中，通过PVD、CVD或其他合适的形成技术来形成导电层126。在一些实施例中，在形成导电层126之后执行化学机械抛光（CMP）工艺，以使IMD层114的顶面与导电层的顶面平齐。
图1C是根据一个或多个实施例的处于第三生产阶段的晶圆100的截面图。由于导电层与晶圆100所处环境中的氧气之间发生的化学氧化反应，导致在导电层126内部形成氧化物层127。以下提供了以铜（Cu）作为导电层126的主要成分的非限制性实例。本领域普通技术人员将会理解，当前申请可应用于除了铜之外的材料。
当导电层126的铜暴露于空气或水中的氧时，在氧化反应中氧与铜反应，以形成氧化铜（CuO或Cu2O）。当形成Cu2O时，化合物在潮湿空气中降解为CuO。氧化铜（CuO）具有约100Ωcm（欧姆厘米）至1000Ωcm的电阻率；而氧化铜（Cu2O）具有约为4.5×105Ωcm的电阻率。与此相反，金属铜具有为1.67×10-6Ωcm的电阻率。与导电层126相比，氧化物层127的电阻的增大增大了晶圆100内的功率消耗，并且降低了晶圆中的电路速度。为了保持低电阻，去除氧化物层127。
在其他方法中，使用原位等离子体处理来去除氧化物层127。原位等离子体涉及将气体引入容纳晶圆100的腔室中。激发所引入的气体，以在容纳晶圆100的同一腔室中形成等离子体。等离子体被导向晶圆100，并且从导电层126中去除氧化物层127。然而，原位等离子体处理还包括与围绕导电层126的IMD层114接触的等离子体离子。原位等离子体处理中的等离子体的高能量和温度损伤了IMD层114。受损的IMD层114在IMD层的受损表面部分处出现介电常数的增大。介电常数的增大导致提供电绝缘的能力的降低。如图1D中所示，受损的IMD层114还具有与随后形成的第二蚀刻停止层128的较低的粘附性。较低的粘附性增大了金属层之间的剥落或脱离的风险，从而具有阻止电信号在金属层之间传输的可能。
在本申请的一些实施例中，使用远程等离子体处理来还原氧化物层127。图2是根据一个或多个实施例的用于还原晶圆上的金属氧化物层的远程等离子体处理装置200的示意图。远程等离子体处理装置200包括与容纳晶圆100的处理腔室220分离的等离子体生成腔室210。处理气体和载气被引入等离子体生成腔室210内。在一些实施例中，处理气体包括氨（NH3）、硅烷（SiH4）、甲烷（CH4）、氢气（H2）、磷烷（PH4）或其他合适的处理气体。载气是惰性气体。在一些实施例中，载气包括氮气（N2）、氩气（Ar）、氦气（He）或其他合适的载气。
将处理气体和载气引入等离子体生成室210内，并且激发处理气体以产生含有等离子体的反应气体。在一些实施例中，使用微波来激发处理气体，以产生含有等离子体的反应气体。使用微波振荡器生成微波，并且使用光波导将其引入等离子体生成室210内。在一些实施例中，微波具有约13兆赫兹（MHz）至约14MHz的频率。在一些实施例中，等离子体生成室210中的射频（RF）功率介于约1800瓦特（W）和约2600瓦特之间。
然后，通过导管230将反应气体注入至容纳晶圆100的处理室220中。在一些实施例中，处理室220的温度介于约400℃和约650℃之间。在一些实施例中，处理室220的温度小于或等于450℃。在一些实施例中，处理室220中的压力介于约1.5托和约2.5托之间。在一些实施例中，反应气体和晶圆100之间发生反应的工艺时间介于约5秒和约600秒之间。
反应气体是等离子体化氢（plasmarized hydrogen）中的活性粒子。在还原反应中，等离子体化氢与氧化物层127反应。使用以上氧化铜的实例，还原反应生成水和金属铜。还原反应将使导电层126顶面的电阻降低到氧化前的水平。
返回到图1A至图1D，在还原氧化物层127之后，在IMD层114和导电层126上方形成第二蚀刻停止层128。图1D是根据一个或多个实施例的处于第四生产阶段的晶圆100的截面图。第二蚀刻停止层128在还原氧化物层127之后形成，并且在导电层126和周围环境之间产生阻挡，以防止导电层的再次氧化。用于产生第二蚀刻停止层128的材料和技术类似于对于第一蚀刻停止层112所论述的那些材料和技术。在一些实施例中，第二蚀刻停止层128包括与第一蚀刻停止层112相同的材料。在一些实施例中，第二蚀刻停止层128包括与第一蚀刻停止层112不同的材料。
图3是根据一个或多个实施例的金属间介电（IMD）层的介电常数的图表300。图表300包括，例如IMD层114（图1A至图1D）的IMD层的受损部分的介电常数（k）。在一些实施例中，IMD层的受损部分的深度约为条形310表示对氧化物层（例如氧化物层127（图1C））进行预处理之前的IMD层受损部分的介电常数。条形310示出预处理之前IMD层的介电常数约为2.62。条形320表示在用于去除氧化物层的原位等离子体处理之后的IMD层受损部分的介电常数。条形320示出IMD层受损部分的介电常数的增加量多于预处理前的介电常数值的50%，其值增加至约4.04。条形330表示在用于还原氧化物层的远程等离子体处理之后的IMD层受损部分的介电常数。条形330示出IMD层受损部分的介电常数的增加量少于预处理前的介电常数值的15%，其值增加至约2.99。相比于原位等离子体处理后的介电常数，远程等离子体处理后的介电常数减少了40%。
与具有受到原位等离子体处理的结构的结构相比，由远程等离子体处理得到的较低介电常数值意味着IMD层的RC延迟减小。
图4是根据一个或多个实施例的IMD层和蚀刻停止层之间的粘附力的图表400。图表400示出在对氧化物层（例如，氧化物层127）进行的两种不同的还原处理之后，形成蚀刻停止层之后，IMD层（例如，IMD层114）和蚀刻停止层（例如，第二蚀刻停止层128（图1D））之间的粘附力。条形410表示原位等离子体处理之后的IMD层和蚀刻停止层之间的粘附强度。条形410示出11毫牛顿（mN）的粘附强度。条形420表示远程等离子体处理之后的IMD层和蚀刻停止层之间的粘附强度。条形420示出13mN的粘附强度，相对于原位等离子体处理之后的粘附强度增加了18%以上。远程等离子体处理之后的较高的粘附强度有助于防止IMD层与蚀刻停止层分离。由于通过互连结构的电连接不容易发生故障，因此分离的风险降低增大了产品得率的增加，并且潜在地延长了半导体器件的寿命。
此外，与使用原位等离子体处理形成的半导体器件相比，使用远程等离子体处理以还原导电层上的氧化物层而形成的半导体器件表现出较低的泄漏电流。较低的泄漏电流是由远程等离子体处理期间对IMD层的破坏减小而引起的。
使用远程等离子体处理来还原导电层上的氧化物层而形成的半导体器件的时间相关介质击穿（TDDB）约高于使用原位等离子体处理形成的半导体器件两个数量级。TDDB类似于IMD层的击穿电压。击穿电压是在此电压下，IMD层的一部分变得导电的电压，从而不能与相邻的导电层形成电绝缘。
图5是根据一个或多个实施例的晶圆的碳浓度深度分布的图表500。图表500包括对应于受到原位等离子体处理的晶圆中的碳浓度分布的曲线510。图表500还包括对应于受到远程等离子体处理的晶圆中的碳浓度分布的曲线520。图表500中的阴影部分是蚀刻停止层，例如，第二蚀刻停止层128。在图5的非限制性实例中，蚀刻停止层包括SiC。图表500中的非阴影部分是IMD层，例如IMD层114。在图5的非限制性实例中，IMD层包括SiOC。
IMD层中的碳浓度有助于增大IMD层114和第二蚀刻停止层128之间的粘附性，并且有助于增加电迁移耐力。电迁移是由电流流经导电层导致导电层（例如，导电层126）的材料转移到周围材料（例如，IMD层114）中。当较多的导电材料分散到IMD层中时，IMD层的使邻近导电层之间绝缘的能力减弱。另外，碳浓度有助于增加IMD层114的多孔性，这又减小IMD层的介电常数k以帮助保持低RC延迟。
曲线510示出了位于界面530以下的IMD层的表面部分处的碳浓度的骤降。在IMD层表面处的碳浓度降至位于IMD层表面部分下方的IMD层的碳芯（core carbon）浓度以下。表面碳浓度的下降是由原位等离子体处理期间对IMD层的损伤而引起的。在受到原位等离子体处理的IMD层中的较低碳浓度将减小IMD层和第二蚀刻停止层之间的粘附，并且导致IMD层的表面部分的电迁移增加，以及RC延迟增大。
曲线520示出了碳浓度从SiC蚀刻停止层中的高碳浓度逐渐减小至IMD层中的碳芯浓度。相对于曲线510，曲线520的较高碳浓度是在远程等离子体处理期间对IMD层的损坏相比于在原位等离子体处理期间对IMD层的损坏减小的结果。结果，与由曲线510表示的在IMD层中形成的导电层相比，由曲线520表示的在IMD层中形成的导电层将对第二蚀刻停止层具有较高的粘附性，并且IMD层对电迁移将具有的较高的耐力。
图6是根据一个或多个实施例的还原晶圆上的金属氧化物层的方法600的流程图。方法600开始于可选的操作602，其中，预热晶圆，例如，晶圆100。在一些实施例中，使用被配置为使用惰性气体来加热晶圆的预加热室来预先加热晶圆。在一些实施例中，将晶圆加热至等于处理温度的温度。在一些实施例中，将晶圆加热至低于处理温度的温度。处理温度是在此温度下，晶圆受到预处理工艺以还原晶圆表面上的氧化物层（例如，氧化物层127）的温度。在一些实施例中，省略作为单独操作的操作602，并且在预处理晶圆的同一操作中加热晶圆。在省略操作602的实施例中，方法600开始于操作606。
方法600继续可选的操作604，其中，在真空下将晶圆传送到预处理室。预处理室是在其中通过还原反应来还原晶圆表面上的氧化物的腔室。在传送工艺期间，在真空下传送晶圆，以防止导电层（例如，导电层126）进一步氧化。真空防止导电层暴露于周围环境中的氧中。在一些实施例中，省略操作604。当省略操作602时，省略操作604。在省略操作604的实施例中，方法600开始于操作606。
方法600继续操作606，其中，在预处理室中还原晶圆表面上的氧化物层。通过还原反应来还原氧化物层，其中，氧化物层中的氧与还原剂反应以去除氧化物层中的氧。在一些实施例中，使用远程等离子体生成还原剂，并且预处理室是远程等离子体处理装置。
远程等离子体预处理包括将处理气体引入等离子体生成室内。在一些实施例中，将处理气体和载气引入等离子体生成室210内。处理气体包括含氢气体。在一些实施例中，处理气体包括氨（NH3）、硅烷（SiH4）、甲烷（CH4）、氢气（H2）、磷烷（PH4）或其他合适的处理气体。在一些实施例中，处理气体的流速介于约10sccm（标准立方厘米/每分钟）和约1000sccm之间。载气是惰性气体。在一些实施例中，载气包括氮气（N2）、氩气（Ar）、氦气（He）或其他合适的载气。在一些实施例中，载气的流速介于约10sccm和约30000sccm之间。
在等离子体生成室中激发处理气体，以形成反应气体，将反应气体引入到容纳晶圆的处理室中。在还原反应中，处理气体与晶圆上的氧化物层反应。
在预处理之后，晶圆基本上不含氧化物层。方法600继续至操作608，其中，在真空下将晶圆传送至沉积室。在真空下传送晶圆，以防止由于导电层暴露于氧而导致在晶圆上重新形成氧化物层。在一些实施例中，预处理室、传动装置和沉积室都是相对于外部环境的密封的集成结构的一部分。
方法600继续操作610，其中，在预处理后的晶圆上方形成蚀刻停止层。蚀刻停止层（例如，第二蚀刻停止层128）通过使导电层屏蔽于周围环境并且防止氧接触导电层，从而有效地密封晶圆的导电层。
本领域普通技术人员将会理解，在一些实施例中，方法600包括附加步骤。本领域普通技术人员还会理解，在一些实施例中，在形成半导体器件期间，重复方法600多次。
图7是根据一个或多个实施例的用于实施图6中的方法的装置700的框图。装置700包括被配置为接收晶圆的装卸端口710。装置700还包括被配置为在装置700内的不同模块之间传送晶圆的传送模块720。装置700还包括被配置为预热晶圆的预热模块730。装置700还包括被配置为还原晶圆上的氧化物层的预处理模块740。装置700还包括被配置为在预处理后的晶圆上形成蚀刻停止层的沉积模块750。装置700还包括被配置为向装卸端口710插入并且从装卸端口710卸除晶圆的装卸模块760。
装卸端口710被配置为从装卸模块760接收晶圆。装卸端口710包括在与装卸模块760的交界处设置的门。在装载或卸载工艺期间门被打开。在一些实施例中，在装载或卸载工艺之后，对门进行密封并且对装置700的内部抽真空。
传送模块720被配置为将晶圆从装置700中的一个模块传送至另一个模块。在一些实施例中，传送模块720包括位于装卸端口710和传送模块之间的密封件，以防止在装载或卸载工艺期间氧进入传送模块。通过防止氧进入传送模块720，降低了晶圆上的导电层进一步氧化的风险。
预热模块730被配置为从传送模块720接收晶圆，并且预热晶圆。预热模块730被配置为通过使加热后的惰性气体在晶圆上方流动而对晶圆进行预加热。在一些实施例中，惰性气体包括氮气（N2）、氩气（Ar）、氦气（He）或其他合适的惰性气体。在一些实施例中，预热模块730被配置为将晶圆预热至预处理模块740的处理温度。在一些实施例中，预热模块730被配置为将晶圆预加热至低于预处理模块740的处理温度的温度。在预热模块730中进行预热之后，晶圆返回至传送模块720，并且保存在真空下，以防止晶圆上的导电层进一步氧化。
预处理模块740被配置为从传送模块720接收晶圆，并且通过还原反应从晶圆中去除氧化物层。在一些实施例中，预处理模块740类似于远程等离子体处理装置200（图2）。在省略预加热模块730或者预加热模块被配置为将晶圆预热至温度低于预处理模块740的处理温度的一些实施例中，预处理模块被配置为在去除氧化物层之前加热晶圆。在去除氧化物层之后，晶圆返回至传送模块720，并且保存在真空下，以防止晶圆上的导电层的再次氧化。
沉积模块750被配置为从传送模块720接收晶圆，并且在晶圆上形成蚀刻停止层。蚀刻停止层覆盖晶圆上的导电层，并且防止导电层与氧接触。在一些实施例中，沉积模块是CVD室、PECVD室或另一种合适的沉积室。在形成蚀刻停止层之后，晶圆在真空下返回到传送模块720，并且返回到装卸端口710以进行卸载。在一些实施例中，沉积模块750具有单独的卸载端口，其被配置为从沉积模块中移走晶圆而不会使晶圆返回至传送模块720。
装卸模块760被配置为从装卸端口710装载和卸载晶圆。装卸模块760包括移动晶圆的装置，其被配置为将晶圆插入装卸端口710以及从装卸端口710卸除晶圆。在一些实施例中，移动晶圆的装置包括机械臂或其他合适的装置。装卸模块760还包括被配置为接收晶圆传送盒（FOUP）的载入口（docking locations）。FOUP用于在生产工艺期间在不同设备之间传送晶圆。
在一些实施例中，使用远程等离子体处理来还原互连结构上的金属氧化物层，减少了对互连结构周围的IMD层的损伤。因此，IMD层的介电常数低于使用原位等离子体处理的工艺中的介电常数。对IMD层损伤的减少还有助于保持IMD层的表面区域的较高碳浓度，并且促进IMD层和随后形成的层之间更好的粘附。在一些实施例中，在处理期间将晶圆保存在真空条件下防止氧接触互连结构的导电材料，从而防止了在远程等离子体处理之后的额外氧化或再氧化。
本说明的一方面涉及形成半导体器件的一种方法。该方法包括在晶圆上形成互连结构，其中，互连结构包括位于其顶面上的金属氧化物层。该方法还包括对晶圆上实施远程等离子体处理，以通过还原反应来还原互连结构的金属氧化物层。该方法还包括在晶圆上方形成介电层，其中，在远程等离子体处理之后，将半导体器件保存在真空条件下，直到形成介电层为止。
本说明的另一方面涉及在集成系统中形成半导体器件的方法。该方法包括在晶圆上形成导电层，并且预热晶圆。该方法还包括在集成系统的第一模块中，对晶圆实施远程等离子体处理，以通过还原反应从导电层中去除金属氧化物层。该方法还包括在真空条件下，将晶圆从集成系统的第一模块传送到第二模块，并且在第二模块中在导电层上方形成介电层。
本说明的又一方面涉及半导体器件。半导体器件包括衬底和在衬底上形成的金属间介电（IMD）层，其中，IMD层是连续层。半导体器件还包括在IMD层中形成的导电层和位于IMD层和导电层上方的蚀刻停止层，蚀刻停止层具有等于或大于4的介电常数。IMD层的表面部分比远离蚀刻停止层的部分IMD具有更高的介电常数，并且IMD层的表面部分具有小于3.0的介电常数。
本领域普通技术人员将容易地想到，所公开的实施例实现了以上阐述的一个或多个优点。在阅读完以上说明书之后，本领域普通技术人员能够影响本文广泛公开的等效物和多种其他实施例的多种改变、替换。从而，本发明的目的在于所授予的保护范围仅受包含在所附权利要求中的限定及其等效物限制。

Claims (15)

1.一种形成半导体器件的方法，所述方法包括：
在晶圆上形成互连结构，所述互连结构包括位于其顶表面上的金属氧化物层；
对所述晶圆实施远程等离子体处理，以通过还原反应来还原所述互连结构的所述金属氧化物层；在所述晶圆上方形成介电层；以及
使所述半导体器件保存在真空条件下，其中，在所述远程等离子体处理之后，使所述半导体器件保存在所述真空条件下，直至形成所述介电层为止；
其中，对所述晶圆实施所述远程等离子体处理提高围绕所述金属氧化物层的介电材料的表面部分的介电常数，并且所述表面部分提高后的介电常数小于3.0；
其中，对所述晶圆实施所述远程等离子体处理将围绕所述金属氧化物层的介电材料的整个表面部分中的碳浓度保持在等于或大于所述介电材料的核心碳浓度的浓度。
2.根据权利要求1所述的方法，还包括：
在实施所述远程等离子体处理之前，预热所述晶圆。
3.根据权利要求2所述的方法，其中，在预热所述晶圆之后，将所述半导体器件保存在所述真空条件下，直至形成所述介电层为止。
4.根据权利要求1所述的方法，其中，对所述晶圆实施所述远程等离子体处理包括：
在与容纳所述晶圆的处理室分离的等离子体生成室中，生成含氢反应气体；
使用导管将所述反应气体传送到所述处理室；以及
使用所述含氢反应气体还原所述晶圆上的所述金属氧化物层。
5.根据权利要求4所述的方法，其中，生成所述含氢反应气体包括：
以第一流速率将处理气体引入所述等离子体生成室内，所述处理气体包括氨(NH3)、硅烷(SiH4)、甲烷(CH4)、氢气(H2)和磷烷(PH4)中的至少一种；以及
激发所述处理气体以生成所述反应气体。
6.根据权利要求5所述的方法，其中，激发所述处理气体包括将微波引入所述等离子体生成室内。
7.根据权利要求4所述的方法，其中，还原所述晶圆上的所述金属氧化物层包括：在1.5托至2.5托之间的压力下，还原所述金属氧化物层。
8.一种在集成系统中形成半导体器件的方法，所述方法包括：
在晶圆上形成导电层；
预热所述晶圆；
在所述集成系统的第一模块中，对所述晶圆实施远程等离子体处理，以通过还原反应从所述导电层中去除金属氧化物层；
在真空条件下，将所述晶圆从所述集成系统的第一模块传送到所述集成系统的第二模块；以及
在所述第二模块中，在所述导电层上方形成介电层；
其中，实施所述远程等离子体处理提高围绕所述金属氧化物层的介电材料的表面部分的介电常数，并且所述表面部分提高后的介电常数小于3.0；
其中，实施所述远程等离子体处理将围绕所述金属氧化物层的介电材料的整个表面部分中的碳浓度保持在等于或大于所述介电材料的核心碳浓度的浓度。
9.根据权利要求8所述的方法，其中，实施所述远程等离子体处理包括：
以第一流速率将处理气体引入等离子体生成室内，所述处理气体包括氨(NH3)、硅烷(SiH4)、甲烷(CH4)、氢气(H2)和磷烷(PH4)中的至少一种；
以第二流速率将载气引入所述等离子体生成室内，所述载气包括氮气(N2)、氩气(Ar)和氦气(He)中的至少一种；以及
激发所述处理气体以生成用于还原所述金属氧化物层的反应气体。
10.根据权利要求8所述的方法，还包括：在真空条件下将所述晶圆从所述集成系统的第三模块传送到所述第一模块，其中，在所述第三模块中预热所述晶圆。
11.根据权利要求8所述的方法，其中，在所述第一模块中预热所述晶圆。
12.一种半导体器件，包括：
衬底；
金属间介电(IMD)层，形成在所述衬底上，所述金属间介电层是连续层；
导电层，形成在所述金属间介电层中；以及
蚀刻停止层，位于所述金属间介电层和所述导电层上方，所述蚀刻停止层具有等于或大于4的介电常数，
其中，所述金属间介电层的表面部分比所述金属间介电层中远离所述蚀刻停止层的部分具有更高的介电常数，并且所述金属间介电层的表面部分具有小于3.0的介电常数；
其中，所述金属间介电层包括含碳材料，并且整个所述表面部分中的碳浓度等于或大于所述金属间介电层的核心碳浓度。
13.根据权利要求12所述的半导体器件，其中，所述表面部分具有为的深度。
14.根据权利要求12所述的半导体器件，还包括位于所述金属间介电层和所述导电层之间的衬里层。
15.根据权利要求12所述的半导体器件，其中，所述表面部分的介电常数和所述金属间介电层中远离所述蚀刻停止层的部分的介电常数之间的差小于15％。
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Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9822460B2 (en) 2014-01-21 2017-11-21 Lam Research Corporation Methods and apparatuses for electroplating and seed layer detection
US9758896B2 (en) * 2015-02-12 2017-09-12 Applied Materials, Inc. Forming cobalt interconnections on a substrate
US9735035B1 (en) 2016-01-29 2017-08-15 Lam Research Corporation Methods and apparatuses for estimating on-wafer oxide layer reduction effectiveness via color sensing
CN106319215A (zh) * 2016-08-05 2017-01-11 长安大学 一种金属氧化物的还原方法
KR102616489B1 (ko) * 2016-10-11 2023-12-20 삼성전자주식회사 반도체 장치 제조 방법
US11411013B2 (en) * 2020-01-08 2022-08-09 Micron Technology, Inc. Microelectronic devices including stair step structures, and related electronic devices and methods
CN114850139B (zh) * 2022-05-09 2023-07-07 无锡邑文电子科技有限公司 一种去胶方法及去胶设备

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355571B1 (en) * 1998-11-17 2002-03-12 Applied Materials, Inc. Method and apparatus for reducing copper oxidation and contamination in a semiconductor device
US7396759B1 (en) * 2004-11-03 2008-07-08 Novellus Systems, Inc. Protection of Cu damascene interconnects by formation of a self-aligned buffer layer
CN101483148A (zh) * 2008-01-11 2009-07-15 台湾积体电路制造股份有限公司 集成电路结构的制造方法
US7700479B2 (en) * 2006-11-06 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cleaning processes in the formation of integrated circuit interconnect structures
CN101859727A (zh) * 2009-04-01 2010-10-13 台湾积体电路制造股份有限公司 内连线结构
CN102804338A (zh) * 2009-06-12 2012-11-28 诺发系统有限公司 界面表面的远程等离子处理

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20060105558A1 (en) * 2004-11-18 2006-05-18 Harry Chuang Inter-metal dielectric scheme for semiconductors
EP1851794A1 (en) * 2005-02-22 2007-11-07 ASM America, Inc. Plasma pre-treating surfaces for atomic layer deposition
US8092138B2 (en) * 2008-12-24 2012-01-10 Applied Materials, Inc. Large area substrate processing system with between chamber platform

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6355571B1 (en) * 1998-11-17 2002-03-12 Applied Materials, Inc. Method and apparatus for reducing copper oxidation and contamination in a semiconductor device
US7396759B1 (en) * 2004-11-03 2008-07-08 Novellus Systems, Inc. Protection of Cu damascene interconnects by formation of a self-aligned buffer layer
US7700479B2 (en) * 2006-11-06 2010-04-20 Taiwan Semiconductor Manufacturing Company, Ltd. Cleaning processes in the formation of integrated circuit interconnect structures
CN101483148A (zh) * 2008-01-11 2009-07-15 台湾积体电路制造股份有限公司 集成电路结构的制造方法
CN101859727A (zh) * 2009-04-01 2010-10-13 台湾积体电路制造股份有限公司 内连线结构
CN102804338A (zh) * 2009-06-12 2012-11-28 诺发系统有限公司 界面表面的远程等离子处理

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