CN104240637A - 电容器、包括其的驱动电路和包括驱动电路的显示装置 - Google Patents

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Abstract

根据本公开的示例性实施方式，电容器可连接至晶体管的栅电极。所述电容器包括与所述晶体管的栅电极连接的第一栅电极、形成于所述第一栅电极上的栅绝缘层、以及形成于所述栅绝缘层上的上电极。所述上电极被形成为覆盖所述第一栅电极与所述上电极重叠的区域。所述电容器适用于发光驱动电路和扫描驱动电路中的至少一个，并且发光驱动电路和扫描驱动电路中的至少一个可包括在显示装置中。

Description

电容器、包括其的驱动电路和包括驱动电路的显示装置
技术领域
本公开的示例性实施方式涉及电容器、包括电容器的驱动电路和包括驱动电路的显示装置。
背景技术
显示装置可包括用于生成多个扫描信号或发光控制信号的驱动电路。显示装置可包括多个像素，并且每个像素可包括发光元件。
驱动电路可生成具有栅导通电平的多个扫描信号以向多个像素提供灰度电压。除了提供灰度电压之外，驱动电路可生成具有栅导通电平的多个发光控制信号。
驱动电路可包括晶体管，其中晶体管的栅极和源极之间连接有电容器。寄生电容可由电容器的结构产生。供给晶体管栅极的电压可能受到寄生电容的影响。
如果晶体管的栅电压受到寄生电容的影响，晶体管的操作可能不同于晶体管的理论操作。这可导致目标电压与作为驱动电路输出的发光控制信号的栅导通电平或扫描信号的栅导通电平之间存在差异。
当根据被输入到显示装置的图像信号显示图像时，这种电压误差可导致严重的图像质量恶化。
上面在背景技术部分公开的信息仅用于增强对公开的主体的背景的理解，因此可能包含不形成现有技术的任意部分的信息或现有技术可本领域技术人员建议的内容。
发明内容
本公开的示例性实施方式提供了电容器、包括电容器的驱动电路和包括驱动电路的显示装置，具有能够使寄生电容效应最小化的优点。
本公开的附加特征在下面的描述中阐述，部分地从描述中变得显而易见，或者可通过所公开的主题的实践学习到。
本公开的示例性实施方式公开了一种发光驱动电路，所述发光驱动电路包括被配置为提供发光控制信号的多个单位发光驱动电路。所述单位发光驱动电路中的至少一个包括第一电容器，所述第一电容器具有第一上电极，所述第一上电极的第一端连接至第一晶体管的栅端，所述第一晶体管的栅端连接至被配置为提供第一发光控制信号的节点。所述第一晶体管被配置为根据在包括所述第一电容器的第二端的第一下电极处接收的第一发光时钟信号将所述第一发光控制信号设置为第一电平。所述第一上电极具有比所述第一重叠区域大的区域。所述第一重叠区域为所述第一下电极和所述第一上电极重叠的区域。
本公开的示例性实施方式公开了一种发光驱动电路，所述发光驱动电路包括被配置为提供发光控制信号的多个单位发光驱动电路。所述单位发光驱动电路中的至少一个包括第一晶体管和第一电容器。所述第一晶体管的栅端连接至提供第一输入的节点。所述第一输入根据第二发光时钟信号从位于所述单位发光驱动电路的相邻级中的单位发光驱动电路提供。所述第一晶体管的第一端被配置为接收第一发光时钟信号。第一电容器连接在所述第一晶体管的栅端与所述第一晶体管的第二端之间。所述第一电容器包括第一上电极和第一下电极。所述第一上电极具有比第一重叠区域大的区域。所述第一重叠区域为所述第一下电极和所述第一上电极重叠的区域。
本公开的示例性实施方式公开了一种发光驱动电路，所述发光驱动电路包括被配置为提供发光控制信号的多个单位发光驱动电路。所述单位发光驱动电路中的至少一个包括第一电容器、第一晶体管、第二晶体管和第二电容器。所述第一电容器的第一端联接至提供发光控制信号的节点。所述第二晶体管的第一端联接至所述第一晶体管的栅端，以及所述第二晶体管的第二端被配置为接收第一发光重置信号。第二电容器连接在所述第二晶体管的栅端与所述第二晶体管的第一端之间。所述电容器包括第二上电极和第二下电极。所述第二上电极具有比重叠区域大的区域。所述重叠区域为所述第二下电极和所述第二上电极重叠的区域。
本公开的示例性实施方式公开了一种扫描驱动电路，所述扫描驱动电路包括被配置为提供扫描信号的多个单位扫描驱动电路。所述单位扫描驱动电路中的至少一个包括第一晶体管和第一电容器。所述第一晶体管的栅端联接至被配置为接收第一输入的节点。所述第一输入根据第一时钟信号被提供。所述第一晶体管的第一端被配置为接收第二时钟信号。第一电容器连接在所述第一晶体管的栅端与所述第一晶体管的第二端之间。所述第一电容器包括第一上电极和第一下电极。所述第一上电极具有比第一重叠区域大的区域。所述第一重叠区域为所述第一下电极和所述第一上电极重叠的区域。所述第一输入从与所述单位驱动电路中的至少一个相邻的单位扫描驱动电路提供。
将理解前面的一般描述和下面的详细描述是示意性和说明性的，并且用于提供所公开的主题的进一步解释。
附图说明
被包括以提供对所公开主题的进一步理解且被并入和构成本说明书一部分的附图示出了所公开的主题的示例性实施方式并且与描述一起用于解释所公开的主题的原理。
图1示出了根据本公开的示例性实施方式的发光驱动电路的一级；
图2是示出了根据本公开的示例性实施方式的单位发光驱动电路的节点电压以及输入和输出的波形图；
图3是根据本公开的示例性实施方式的单位发光驱动电路的平面布局；
图4是示出了根据本公开的示例性实施方式的层结构的沿图3的线A1-A1’截取的剖视图；
图5是示出了根据本公开的示例性实施方式的堆叠结构的沿图3的线A2-A2’截取的剖视图；
图6是示出了根据本公开的示例性实施方式的堆叠结构的沿图3的线A3-A3’截取的剖视图；
图7示出了本公开的示例性实施方式的扫描驱动电路的一级；
图8是示出了本公开的示例性实施方式的单位驱动电路的节点电压以及输入和输出的波形图；
图9是根据本公开的示例性实施方式的单位扫描驱动电路的平面布局；
图10是示出了根据本公开的示例性实施方式的堆叠结构的沿图9的线A4-A4’截取的剖视图；
图11是示出了根据本公开的示例性实施方式的堆叠结构的沿图9的线A5-A5’截取的剖视图；
图12示出了根据本公开的示例性实施方式的显示装置；
图13示出了根据本公开的示例性实施方式的多个像素中的一个的实施例；
图14示出了根据本公开的示例性实施方式的用于解释图13中所示的像素操作的驱动时序图。
具体实施方式
下文参考附图更完整地描述了所公开的主题的示例性实施方式。但是，所公开的主题可以许多不同的形式实现并且不应该被解释为受限于本文阐述的示例性实施方式。然而，提供示例性实施方式使得此公开透彻且完整，并且向本领域技术人员传递所公开的主题的范围。在附图中，为了清楚起见，层和区域的尺寸和相对尺寸可被放大。附图中相似的参考标号表示相似的元件。
将理解，当元件或层被称为位于另一元件或层“之上”、“连接至”或“联接至”另一元件或层时，它可直接位于另一元件或层上、直接连接至或联接至另一元件或层，或者可存在间接元件。相反，当元件被称为“直接位于”另一元件或层“之上”、“直接连接至”或“直接联接至”另一元件或层时，不存在中间元件或层。如本文中所使用的，术语“和/或”包括所列的相关项中的一个或多个的任意或全部组合。还可理解，为了此公开的目的，“X、Y和Z中的至少一个”可被解释为仅X、仅Y、仅Z、或两个或更多个X、Y和Z中的任意组合(例如，XYZ、XYY、YZ、ZZ)。
将理解，尽管术语第一、第二、第三等可在本文中用于描述各种元件、部件、区域、层和/或部分，但是这些元件、部件、区域、层和/或部分不应该受限于这些术语。这些术语仅用于区分一个元件、部件、区域、层或部分与另一区域、层或部分。因此，下面讨论的第一元件、部件、区域、层或部分可被称为第二元件、部件、区域、层或部分而不背离本公开的教导。
特别地，为了方便描述可在本文中使用相对术语例如“位于….下方”、“在…之下”、“下”、“在…之上”、“上”来描述附图中所示的一个元件或特征与另一元件或特征的关系。将理解，空间相对术语用于包括装置在使用或操作中的除了附图中描绘的定向之外的不同定向。例如，如果附图中的装置翻转，则被描述成位于其它元件或特征“之下”或“下方”的元件将被定向为位于其它元件或特征“之上”。装置可以其它方式被定位(旋转90度或其它定向)并且本文中所用的空间相对描述词进行相应地解释。
本文中所用的技术术语是仅为了描述示例性实施方式而不用于限制所公开的主题。如本文中所使用的，单数形式“一个(a)”、“一个(an)”和“所述(the)”也用于包括多数形式，除非上下文以其它方式清楚指出。还将理解，术语“包括(comprises)”和/或“包括(comprising)”在说明书中使用时说明所述特征、整体、步骤、操作、元件和/或部件的存在，但是不排除一个或多个其它特征、整体、步骤、操作、元件、部件和/或它们的组合的存在或附加。
本文参考剖视图图解描述了所公开的主题的示例性实施方式，剖视图图解是所公开的主题的理想实施方式(和中间结构)的示意性说明。如此，可预想到作为制造技术和/容差的结果的图解的形状的变化。因此，所公开的主题的示例性实施方式不应该被解释为受限于本文所示区域的具体形状，而是包含例如由制造引起的形状的偏差。
下文将详细参考附图描述所公开的主题的示例性实施方式。根据本公开的示例性实施方式参考附图描述发光驱动电路和包括发光驱动电路的显示装置。发光时钟、时钟、发光重置信号、SR输出和SSR输出由具有预定周期的脉冲波形形成。
图1示出了根据本公开的示例性实施方式的发光驱动电路的一个级ED_n。
发光驱动电路包括串联布置的多个级。每个级(例如，第n级)接收与其相邻的两级(例如，第(n-1)级和第(n+1)级)的SR输出(例如，SR[n-1]和SR[n+1])，并且输出其SR输出(例如，SR[n])。这里，“n”可以是等于或大于1的任意整数。发光控制信号(例如，EM[n])可根据SR输出SR[n]被输出。图1所示的输出EM[n]可被用作发光控制信号以在预定的时间段内停止发光或控制显示装置中像素的占空比。
下文构成发光驱动电路的多个级中的每个被称为单位发光驱动电路。
如图1所示，单位发光驱动电路ED_n包括多个晶体管T1-T14和5个电容器CSR、CHOLD、COUT、CLOW和CHIGH。
晶体管T1-T14可使用p沟道晶体管实现。晶体管T1-T14根据被输入到它们的充当控制电极的对应栅端的信号执行开关操作。当栅输入位于低电平时，相应的晶体管被导通。当栅输入位于高电平时，晶体管被截止。然而，示例性实施方式不限于此。例如，在一些情况中，可使用任意其它合适类型的晶体管。
晶体管T1的第一端(例如，源端)连接至前一级单位发光驱动电路ED_n-1(未示出)的SR输出SR[n-1]，栅端连接至提供第一方向控制信号BICTLB的节点，第二端(漏端)连接至节点N1。
当单位发光驱动电路ED_n为第一级时，使用发光开始信号EM_FLM取代前一级发光驱动电路ED_n-1的SR输出SR[n-1]。
晶体管T2的第一端连接至下一级单位发光驱动电路ED_n+1(未示出)的SR输出SR[n+1]，栅端连接至提供第二方向控制信号BICTLB的节点，第二端连接至节点N1。
当第一方向控制信号BICTLB位于栅导通电平时，第二方向控制信号位于栅截止电平。当第一方向控制信号BICTLB位于栅截止电平时，第二方向控制信号BICTL位于栅导通电平。由此，可理解，第一方向控制信号BICTLB可与第二方向控制信号BICTL互补。
晶体管T3的第一端连接至节点N1，栅端连接至提供第二发光时钟信号EM_CLK2的节点，第二端连接至节点N2。晶体管T4的第一端连接至节点N1，栅端连接至提供第二发光时钟信号EM_CLK2的节点，第二端连接至节点N3。
晶体管T5的第一端连接至提供第一电源电压VGH的节点，栅端连接至N4，第二端连接至节点N5。输出电容器COUT连接在节点N4与提供第一电源电压VGH的节点之间。
晶体管T6的第一端连接至提供第一发光时钟信号EM_CLK1的节点，栅端连接至节点N3，第二端连接至节点N5。SR电容器CSR连接在晶体管T6的第二端和栅端之间。当晶体管T6被导通时，第一发光时钟信号EM_CLK1可被输出作为SR输出SR[n]，并且当晶体管T5被导通时，第一电源电压VGH可被输出作为SR输出SR[n]。
晶体管T7的第一端连接至节点N2，栅端连接至提供发光停止信号ESR的节点，第二端连接至提供第二电源电压VGL的节点。晶体管T8的第一端连接至提供第一电源电压VGH的节点，栅端连接至节点N2，第二端连接至节点N6。
晶体管T9的第一端连接至提供第二发光时钟信号EM_CLK2的节点，栅端连接至节点N2，第二端连接至节点N7。晶体管T10的第一端连接至节点N7，栅端连接至第二发光时钟信号EM_CLK2，第二端连接至提供第二电源电压VGL的节点。
晶体管T11的第一端连接至节点N6，栅端连接至提供第一发光重置信号EM_INT1的节点，第二端连接至节点N8。
晶体管T12的第一端连接至节点N8，栅端连接至节点N7，第二端连接至第一发光重置信号EM_INT1。保持电容器CHOLD连接至晶体管T12的栅端和第一端。
晶体管T13的第一端连接至提供第一电源电压VGH的节点，栅端连接至节点N2，第二端连接至节点N4。高电容器CHIGH连接在提供第一电源电压VGH的节点与节点N2之间。
晶体管T14的第一端连接至节点N4，栅端连接至节点N6，第二端连接至提供第二电源电压VGL的节点。低电容器CLOW的第一电极连接至节点N6，第二电极连接至接收第一发光时钟信号EM_CLK1的节点。
应该理解，在上面对晶体管T1-T14的描述中，分别地，晶体管的第一端可以是源端或漏端，第二端可以是漏端或源端。例如，如果第一端是源端，则第二端是漏端，反之亦然。在一些情况中，前一级单位发光驱动电路ED_n-1或下一级单位发光驱动电路ED_n+1与图1所示的单位发光驱动电路级ED_n相比可具有不同的连接。在一些情况中，前一级单位发光驱动电路ED_n-1和下一级单位发光驱动电路ED_n+1可具有与图1所示的单位发光驱动电路相同的连接。
例如，在前一级单位发光驱动电路ED_n-1或下一级单位发光驱动电路ED_n+1中，第二发光时钟信号EM_CLK2可取代第一发光时钟信号EM_CLK1连接至与晶体管T6对应的晶体管，并且第二发光重置信号EM_INT2可取代第一发光重置信号EM_INT1连接至与晶体管T12对应的晶体管。此外，第二发光时钟信号EM_CLK2可取代第一发光时钟信号EM_CLK1连接至低电容器CLOW。
下文将参考图2描述根据本公开的示例性实施方式的单位发光驱动电路ED_n的操作。
如上所述，图1中的单位发光驱动电路ED_n的晶体管为p沟道晶体管。由此，用于使晶体管导通的使能电平为低电平，而用于使开关元件截止的禁止电平为高电平。低电平可对应于低参考电压，例如0V。高电平可对应于相对于低参考电压的较高参考电压(例如，1V或3V)。而且，为了此公开，当信号或节点被描述成位于低电平或高电平，应该理解节点(或信号提供)的电压分别位于低电压或高电压。此外，如果信号或节点被描述成位于中电平，应该理解节点(或由信号提供)的电压在低参考电压与高参考电压之间。
图2是示出了根据本公开的示例性实施方式的单位发光驱动电路ED_n的节点电压以及输入和输出的波形图。
节点N5的电压对应于SR输出SR[n]，并且节点N4的电压对应于发光控制信号EM[n]。节点N2、N3、N6、N7和N8的电压分别对应于EM_QB、SR_Q、EM_Q、INT_Q和INT_QB。
第一方向控制信号BICTLB可被假设为设置在低电平，而第二方向控制信号BICTL可被假设为设置在高电平。晶体管T1通过第一方向控制信号BICTLB被导通，晶体管T2通过第二方向控制信号BICTL被截止。
在时间点P1，SR输出SR[n-1]和第二发光时钟信号EM_CLK2可降低至低电平，并且晶体管T3和T4被导通以将EM_QB和SR_Q降低至低电平。由于EM_QB位于低电平，晶体管T13被导通并且EM_Q和发光控制信号EM[n]增加至高电平。
在时间点P2，第二发光时钟信号EM_CLK2增加至高电平，使得晶体管T3和T4被截止。对于从P1至P2的时间段，具有低电平的SR输出SR[n-1]被供给节点N2和连接至节点N2的高电容器CHIGH。由此，EM_QB被保持在低电平直到P7点，在P7点之后第二发光时钟信号EM_CLK2降低至低电平。
对于从P1至P2的时间段，晶体管T10由第二发光时钟信号EM_CLK2导通，使得INT_Q位于低电平。当第二发光时钟信号EM_CLK2位于高电平时，晶体管T10被截止。由此，在时间点P2之后，第二发光时钟信号EM_CLK2可位于高电平并且可通过由EM_QB导通的晶体管T9被提供给节点N7，使得INT_Q增加至高电平。
对于从P1至P2的时间段，晶体管T12由具有低电平的INT_Q导通，使得第一发光重置信号EM_INT1连接至节点N8。由此，INT_QB位于高电平。在晶体管T10被截止之后(在时间点P2之后)，INT_Q增加至高电平，使得晶体管T12被截止。对于从P2至P7的时间段，晶体管T9由具有低电平的EM_QB导通。由此，INT_Q被维持在高电平，使得晶体管T12截止。
在时间点P3，第一发光重置信号EM_INT1降低至低电平，晶体管T11被导通。INT_QB连接至节点EM_Q和被维持在高电平的提供第一电源电压VGH的节点。在时间点P4，第一发光重置信号EM_INT1增加至高电平，晶体管T11被截止。INT_QB由保持电容器CHOLD维持在高电平。
在时间点P5，第一发光时钟信号EM_CLK1降低至低电平，SR输出SR[n]降低至低电平。通过SR电容器CSR联接至节点N5的节点N3的电压也降低。由此，如图2所示，SR_Q在时间点P5降低。
在时间点P6，第一发光时钟信号EM_CLK1增加至高电平，SR输出SR[n]增加至高电平。通过SR电容器CSR联接至节点N5的节点N3也增加。由此，如图2所示，SR_Q在时间点P6增加。
在时间点P7，第二发光时钟信号EM_CLK2降低至低电平，晶体管T3和晶体管T4被导通。在时间点P7，SR输出SR[n-1]位于高电平。由此，EM_QB和SR_Q增加至高电平。然后，晶体管T6、T8和T13被截止。
在时间点P7之后(尽管晶体管T6被截止)，SR电容器CSR的第一端被提供有具有高电平的SR输出SR[1]，使得SR输出SR[n]被维持在高电平。而且，节点N6通过低电容器CLOW联接至第一发光时钟信号EM_CLK1，第一发光时钟EM_CLK1在时间点P7被维持在高电平。由此，EM_Q也被维持在高电平。
在时间点P7，晶体管T10由第二发光时钟EM_CLK2导通，使得INT_Q降低至低电平并且晶体管T12被导通。在时间点P7，由于第一发光重置信号EM_INT1位于高电平，因此INT_QB被维持在高电平。
在时间点P8，第二发光时钟信号EM_CLK2增加至高电平，并且晶体管T3和T4被截止。
在时间点P9，第一发光重置信号EM_INT1降低至低电平，晶体管T11导通。在时间点P9，晶体管T12被导通，使得INT_QB降低至低电平。INT_Q的电压可通过联接保持电容器CHOLD而降低。
由于节点N6通过被导通的晶体管T11连接至第一发光重置信号EM_INT1，因此EM_Q也降低至中电平。由于EM_Q位于中电平，降低的电压电平可被提供给晶体管T14的栅极，使得晶体管T14被导通。然而，由于第一发光时钟信号EM_CLK1在时间点P9仍然位于高电平，因而晶体管T14未被完全导通，发光控制信号EM[n]降低至比第二电源电压VGL高的电压VGL’。
在时间点P10，第一发光重置信号EM_INT1增加至高电平，晶体管T11被截止。在时间点P10，由于晶体管T12被导通，INT_QB的电压增加至高电平并且INT_Q的电压通过联接保持电容器CHOLD而增加。
EM_Q通过低电容器CLOW被维持在低电平，并且发光控制信号EM[n]也被维持在VGL’。
在时间点P11，第一发光时钟信号EM_CLK1的电压降低至低电平，并且通过低电容器CLOW联接至第一发光时钟信号EM_CLK1的EM_Q的电压也降低。然后，EM_Q降低至低电压(即，晶体管T14被完全导通的电压电平)。
由此，在时间点P11，发光控制信号EM[n]降低至第二电源电压VGL的电平。
下文，参考图3描述了根据本公开的示例性实施方式的单位发光驱动电路ED_n的布局。
图3是根据本公开的示例性实施方式的单位发光驱动电路ED_n的平面布局。在图3中，形成有晶体管T1-T14的区域由虚线和参考标号T1-T14指示。在图3中，由“x”指示的框对应于接触孔。
第一电源电压VGH通过配线2被供给，并且前一SR输出SR[n-1]通过配线23和电极24被供给至配线21。第二方向控制信号BICTL通过配线3被供给，并且第一方向控制信号BICTLB通过配线4被供给。
单位发光驱动电路ED_n的当前SR输出SR[n]通过配线22被供给，并且下一单位发光驱动电路ED_n+1(未示出)的SR输出SR[n+1]通过配线23被供给。
第一发光时钟信号EM_CLK1、第二发光时钟信号EM_CLK2、发光停止信号ESR、第二电源电压VGL和第一发光重置信号EM_INT1分别通过配线5、配线6、配线7、配线8和配线9被供给。
晶体管T6的栅电极11通过相应的接触孔连接至电极24，并且晶体管T6的电极34(例如，漏电极)连接至电极35。电极35连接至配线5，第一发光时钟信号EM_CLK1同相应的接触孔连接至配线5。
电极24通过相应的接触孔连接至栅电极12，并且晶体管T4的第二端通过相应的接触孔连接至电极24。
与晶体管T5的第二端和晶体管T6的第一端连接的电极25通过相应的接触孔连接至电极26。配线22通过接触孔连接至电极26。单位发光驱动电路ED_n的SR输出SR[n]通过配线22被输出。图1所示的节点N5可由电极25和26形成，并且晶体管T5的第二端和晶体管T6的第一端可分别为漏极和源极。
SR电容器CSR包括充当下电极的栅电极12和充当上电极的电极10。电极10通过接触孔连接至电极22。栅电极11和栅电极12可形成于相同的层中。
下文参考图4描述根据本公开的示例性实施方式的SR电容器CSR的截面图。
图4是示出了层结构的沿图3的线A1-A1’截取的剖视图。
如图4所示，缓冲层BL形成于玻璃衬底GL上，栅绝缘层GI1形成于缓冲层BL上。充当下电极的栅电极12形成于栅绝缘层GI1上，栅绝缘层GI2形成于栅绝缘层GI1和栅电极12上。充当上电极的电极10形成于栅绝缘层GI2上。
层间绝缘层ILD形成于电极10和栅绝缘层GI2上。配线22通过接触孔CH1连接至电极10，并且电极24通过接触孔CH2连接至电极12。配线4和21以及电极24形成于层间绝缘层ILD上。保护层PI可由有机膜形成并且形成于层间绝缘层ILD和配线4、21、22和24上。像素的透明电极或发光元件的阴极电极形成于保护层PI上。在图4中，由参考标号“ER”指示的构件可以是阴极电极或像素的像素电极。
如图4所示，SR电容器CSR可形成于电极10和栅电极12重叠的区域中。如图3和图4所示，充当上电极的电极10形成于比电极10和栅电极12的重叠区域大的区域中。图3和图4所示的SR电容器CSR是能够减少寄生电容的结构的实施例。
将理解，本公开的示例性实施方式不限于图3和图4所示的结构，并且许多变型是可能的，其中SR电容器CSR的上电极10形成于比上电极10和下电极12的重叠区域大的区域中。
再次参考图3，保持电容器CHOLD包括充当下电极的栅电极13和充当上电极的电极14。栅电极13通过接触孔连接至电极25以形成晶体管12的栅极。电极25通过接触孔连接至晶体管T10的源端并且通过另一接触孔连接至晶体管T9的第二端。电极25也通过接触孔CH3连接至栅电极13。图1所示的节点N7被形成为电极25，并且晶体管T10的第一端为源端。
充当上电极的电极14连接至电极36。电极36通过接触孔连接至晶体管T12的第一端并且通过另一接触孔连接至晶体管T11的第二端。图1所示的节点N8被形成为电极36。
下文参考图5描述根据本公开的示例性实施方式的保持电容器CHOLD的截面。
图5是示出了堆叠结构的沿图3的线A2-A2’截取的剖视图。
如图5所示，缓冲层BL形成于玻璃衬底GL上，栅绝缘层GI1和半导体层Si形成于缓冲层BL上。充当下电极的栅电极13形成于栅绝缘层GI1上并且栅绝缘层GI2形成于栅绝缘层GI1和栅电极13上。充当上电极的电极14形成于栅绝缘层GI2上。
层间绝缘层ILD形成于电极14和栅绝缘层GI2上。电极25通过接触孔CH3连接至栅电极13，并且电极36通过接触孔CH4连接至电极14。配线8和9以及电极36形成于层间绝缘层ILD上。可由有机膜制成的保护层PI形成于层间绝缘层ILD和电极8、9、25和36上。像素的透明电极或发光元件的阴极电极形成于保护层PI上。在图5中，由参考标号“ER”指示的构件可以是阴极电极或像素的像素电极。
如图5所示，保持电容器CHOLD形成于栅电极13和电极14重叠的区域上。如图3所示，充当上电极的电极14形成于比电极14和栅电极13的重叠区域大的区域中。图3和图5所示的保持电容器CHOLD为能够减少寄生电容的结构的实施例。
本公开的示例性实施方式不限于图3和图5所示的结构，并且许多变型是可能的，其中保持电容器CHOLD的上电极14可形成于比上电极14和下电极13的重叠区域大的区域中。
下电容器CLOW包括充当下电极的栅电极15和充当上电极的电极16。栅电极15通过接触孔连接至电极28以形成晶体管T14的栅端。电极28通过接触孔连接至晶体管T8的漏极。图1所示的节点N6被形成为电极28，并且晶体管T8的第二端为漏端。
电极16通过接触孔CH5连接至电极29。电极29通过接触孔连接至电极30，并且电极30通过另一接触孔连接至配线5。由于第一发光时钟信号EM_CLK1通过配线5被供给，因此第一发光时钟信号EM_CLK1被供给至低电容器CLOW的上电极16。晶体管T14的漏电极31连接至栅电极32，并且栅电极32连接至配线8。
图6是示出了堆叠结构的沿图3的线A3-A3’截取的剖视图。
如图6所示，缓冲层BL形成于玻璃衬底GL上，并且栅绝缘层GI1形成于缓冲层BL上。充当下电极的栅电极15形成于栅绝缘层GI1上，并且栅绝缘层GI2形成于栅绝缘层GI1和栅电极15上。充当上电极的电极16形成于栅绝缘层GI2上。
层间绝缘层ILD形成于电极16和栅绝缘层GI2上，并且电极29通过接触孔CH5连接至电极16。电极31形成于层间绝缘层ILD上。保护层PI可由有机膜制成并且形成于层间绝缘层ILD以及电极29和31上。像素的透明电极和发光元件的阴极电极形成于保护层PI上。在图6中，由参考标号“ER”指示的构件可以是阴极电极或像素的像素电极。
如图6所示，低电容器CLOW形成于栅电极15和电极16重叠的区域上。如图3和图6所示，充当上电极的电极16可具有比电极16和栅电极15的重叠区域大的区域。图3和图6所示的低电容器CLOW为能够减少寄生电容的结构的实施例。
示例性实施方式不限于图3和图6所示的结构，并且许多变型是可能的，其中低电容器CLOW的上电极16形成于比上电极16和下电极15的重叠区域大的区域中。
由此，SR电容器CSR、保持电容器CHOLD和低电容器CLOW可被形成以使得上电极10、14和16最大程度地覆盖栅电极12、13和15。然后，栅电极12、13和15与位于其上的其它电极层(图4、5和6中的电极ER层)之间的寄生电容被最小化。
可生成SR输出SR[n]和发光控制信号EM[n]的输出。例如，当SR输出SR[n]和发光控制信号EM[n]被输入p沟道晶体管的栅电极时，SR输出SR[n]和发光控制信号EM[n]可被生成为位于完全低电平(例如，最低电压电平)。
特别地，SR电容器CSR如图2所示使SR输出SR[n]在时间点P5被设置在低电压，在时间点P5第一发光时钟信号EM_CLK1降低。在这种情况下，SR电容器CSR的上电极10被形成为最大地覆盖栅电极12以防止因由寄生电容导致的第一发光时钟信号EM_CLK1的电压变化转向引起的SR输出SR[n]的升压宽度变小。
例如，如图2所示，保持电容器CHOLD还导致INT_QB在时间点P9被设置为低电压，在时间点P9第一发光重置信号EM_INT1降低。在这种情况下，保持电容器CHOLD的上电极14被形成为最大地覆盖栅电极13以防止因由寄生电容导致的第一发光重置信号EM_INT1的电压变化转向引起的INT_QB的升压宽度变小。INT_QB完全降低至低电压电平以使晶体管T14导通。由此，保持电容器CHOLD的升压操作涉及到发光控制信号EM[n]的电平中。
此外，如图2所示，低电容器CLOW使发光控制信号EM[n]在时间点P11被设置在低电压，在时间点P11第一发光时钟信号EM_CLK1降低。在这种情况下，低电容器CLOW的上电极16被形成为最大地覆盖栅电极15以防止因由寄生电容导致第一发光时钟EM_CLK1的电压变化转向引起的发光控制信号EM[n]的升压宽度变小。
SR电容器CSR、保持电容器CHOLD和低电容器CLOW的对应上电极10、14和16可具有比下电极12、13和15与上电极10、14和16的重叠区域大的区域，以最大地覆盖下电极12、13和15。
此外，如图3所示，充当高电容器CHIGH上电极的栅电极17可覆盖充当下电极的电极18。栅电极17可形成于比电极17和18的重叠区域大的区域。充当输出电容器COUT上电极的栅电极20可形成于比栅电极20与充当输出电容器COUT下电极的电极19的重叠区域大的区域。
如此，示例性实施方式包括电容器，所述电容器被形成为使电容器的上电极的区域被形成为大于上电极和下电极的重叠区域。
下文参考图7至图10描述根据本公开的示例性实施方式的驱动电路。
图7示出了根据本公开的示例性实施方式的扫描驱动电路的一级。
扫描驱动电路包括串联布置的多个级。每个级(例如，第n级)接收与其相邻的两级(例如，第(n-1)级和第(n+1)级)的SR输出(例如，SR[n-1]和SR[n+1])。发光控制信号EM[n]根据SR输出SR[n]被输出。图7所示的级SD_n的输出S[n]可用作扫描信号以提供显示装置的像素中的数据信号。
下文构成扫描驱动电路的多个级中的每个被称为单位扫描驱动电路。
如图7所示，单位扫描驱动电路SD_n包括多个晶体管S1-S14和4个电容器CHOLD1、CHOLD2、COUT1和COUT2。
在图7中，相同的参考标号用于与参考图1至图6描述的元件相同的元件。
所有的晶体管S1-S14由p沟道晶体管实现。晶体管S1-S14可根据输入到它们栅端的信号执行开关操作。当栅输入位于低电平时，晶体管可导通。当栅输入位于高电平时，晶体管可被截止。然而，本公开的示例性实施方式不限于此。例如，其它合适的晶体管可用于替换p沟道晶体管。
晶体管S1的第一端连接至前一级单位发光驱动电路SD_n-1(未示出)的SR输出SR[n-1]。第一方向控制信号BICTLB被提供给晶体管S1的栅端，晶体管S1的第二端连接至节点N11。
晶体管S2的第一端连接至下一级单位发光驱动电路SD_n+1(未示出)的SR输出SSR[n+1]。第二方向控制信号BICTL被提供给晶体管S2的栅端，并且晶体管S2的第二端连接至节点N11。
当第一方向控制信号BICTLB位于栅导通电平时，第二方向控制信号BICTL位于栅截止电平。当第一方向控制信号BICTLB位于栅截止电平时，第二方向控制信号BICTL位于栅导通电平。由此，可理解，第一方向控制信号BICTLB可与第二方向控制信号BICTL互补。
晶体管S3的第一端连接至节点N11，栅端接收第一时钟信号CLK1，第二端连接至节点N12。晶体管S4具有双栅结构。晶体管S4的源端连接至第一电源电压VGH，双栅端连接至节点N13，漏端连接至节点N12。
晶体管S5的源端连接至第一电源电压VGH，栅端连接至节点N11，漏端连接至节点N13。晶体管S6的栅端被配置为接收第一重置信号INT1，源端连接至节点N13，漏端连接至第二电源电压VGL。
晶体管S7的栅端连接至节点N13，源端连接至第一电源电压VGH，漏端连接至节点N14。电容器CHOLD1连接在晶体管S7的栅端与第一电源电压VGH之间。
晶体管S8的栅端连接至节点N12，第一端连接至节点N14，第二端被配置为接收第二时钟信号CLK2。输出电容器COUT1连接在晶体管S8的栅端与节点N14之间。
节点N14的电压为单位扫描驱动电路SD_n的SR输出SSR[n]，节点N13和N12的电压分别被称为“Q1”和“QB1”。
SR输出SSR[n]被转移至前一级单位扫扫描驱动电路SD_n-1和下一级单位扫描驱动电路SD_n+1。当晶体管S7导通时，SR输出SSR[n]位于高电平(例如，与第一电源电压VGH相似或相同的电压电平)。当晶体管S8导通时，SR输出SSR[n]位于对应于第二时钟信号CLK2的电压电平相似或相同的电压电平。
晶体管S9的第一端连接至SR输出SSR[n]，栅端被配置为接收第二时钟信号CLK2，第二端连接至节点N15。
晶体管S10具有双栅结构。晶体管S10的源端连接至第一电源电压VGH，双栅端连接至节点N16，漏端连接至节点N15。
晶体管S11的源端连接至第一电源电压VGH，栅端连接至节点N14，漏端连接至节点N16。晶体管S12的栅端被配置为接收第二重置信号INT2，源端连接至节点N16，漏端连接至第二电源电压VGL。
晶体管S13的栅端连接至节点N16，源端连接至第一电源电压VGH，漏端连接至节点N17。保持电容器CHOLD2连接在晶体管S13的栅端与第一电源电压VGH之间。
晶体管S14的栅端连接至节点N15，第一端连接至节点N17，第二端被配置为接收第一时钟信号CLK1。输出电容器COUT2连接在晶体管S14的栅端与节点N17之间。
节点N17的电压为单位扫描驱动电路SD_n的扫描输出S[n]，节点N16和N15的电压被称为“Q2”和“QB2”。
当晶体管S13导通时，扫描输出S[n]位于高电平(例如，与第一电源电压VGH相似或相同的电压)，当晶体管S14导通时，扫描输出S[n]位于与对应于第一时钟信号CLK1的电压电平相似或相同的电压电平。
下文参考图8描述根据本公开的示例性实施方式的单位扫描驱动电路SD_n的操作。
前述图7中所示的单位扫描驱动电路SD_n的所有晶体管为p沟道晶体管。由此，被提供给晶体管的栅端的低电平可使晶体管导通。被提供给晶体管的高电平可使晶体管截止。然而，示例性实施方式不限于此。例如，在一些情况下，可使用任何其它合适类型的晶体管和/或阈值电压电平。应该理解，在上面对晶体管S1-S14的描述中，晶体管的第一端中的一些为源端/漏端并且第二端为漏端/源端。由此，如果第一端为源端，则第二端为漏端，反之亦然。
单位驱动电路SD_n的前一级单位扫描驱动电路SD_n-1或下一级单位扫描驱动电路SD_n+1可具有与图1不同的连接关系。例如，在一些情况下，前一级单位扫描驱动电路SD_n-1或下一级单位扫描驱动电路SD_n+1与图7所示的单位扫描驱动电路相比可具有不同的连接。在一些情况下，前一级单位扫描驱动电路SD_n-1或下一级单位扫描驱动电路SD_n+1可具有与图7所示的单位发光驱动电路级SD_n相同的连接。
例如，在前一级单位驱动电路SD_n-1或下一级单位驱动电路SD_n+1中，第二重置信号INT2可取代第一重置信号INT1连接至与晶体管S6对应的晶体管，第一时钟信号CLK1可取代第二时钟信号CLK2连接至与晶体管S9对应的晶体管，第一重置信号INT1可取代第二重置信号INT2连接至与晶体管S12对应的晶体管，并且第二时钟信号CLK2可取代第一时钟信号CLK1连接至与晶体管S3对应的晶体管。在一些情况下，第二时钟信号CLK2可取代第一时钟信号CLK1连接至与晶体管S14对应的晶体管，第一时钟信号CLK1可取代第二时钟信号CLK2连接至与晶体管S8对应的晶体管。
图8是根据本公开的示例性实施方式的单位扫描驱动电路的节点电压以及输入和输出的波形图。
在图8中，假设第一方向控制信号BICTLB位于低电平，并且第二方向控制信号BICTL位于高电平。低电平可对应于低参考电压，例如0V。高电平可对应于相对于低参考电压的较高参考电压(例如，1V或3V)。而且，为了此公开，当信号或节点被描述成位于低电平或高电平时，应该理解，节点(或由信号提供)的电压分别位于低电压或高电压。
初始地，晶体管S1可由第一方向控制信号BICTLB导通，晶体管S2可由第二方向控制信号BICTL截止。
在时间点P21，SR输出SSR[n-1]和第一时钟信号CLK1降低至低电平，晶体管S3和S5可被导通以将QB1降低至中电平(例如，高电平与低电平之间)并且将Q1增加至高电平。在此点，QB1的电压可不位于最低电平，并且可位于高电平与最低电平之间。晶体管S8被导通，并且晶体管S7被截止。
在时间点P22，第一时钟信号CLK1增加至高电平，使得晶体管S3被截止，SR输出SSR[n-1]增加至高电平使得晶体管S5被截止。对于从P21至P22的时间段，具有高电平的第一电源电压VGH被供给节点N13使得Q1位于高电平。由此，在P22之后，Q1可由保持电容器CHOLD1维持。
对于从P21至P22的时间段，具有低电平的SR输出SSR[n-1]被供给节点N12使得QB1位于低电平。即使在此时间段之后，QB1的电压电平由输出电容器COUT1维持，使得晶体管S8被维持在导通并且SR输出SSR[n]的电压对应于与第二时钟信号CLK2对应的电压电平。
在时间点P23，第二时钟信号CLK2降低至低电平，并且SR输出SSR[n]降低至低电平。通过输出电容器COUT1联接至节点N14的节点N12的电压降低。如图8所示，QB1在时间点P23降低至低电平。
在时间点P23，晶体管T9由具有低电平的第二时钟信号CLK2导通，晶体管S11由SR输出SSR[n]导通。由此，QB2降低至中电平(例如，高电平与低电平之间)，Q2增加至高电平。由此，晶体管S14被导通，并且晶体管S13被截止。
在时间点P24，第二时钟CLK2增加至高电平，并且SR输出SSR[n]增加至高电平。通过输出电容器COUT1联接至节点N14的节点N12的电压增加。由此，如图8所示，QB1在时间点P24增加至中电平。
在时间点P24，第二时钟CLK2和SR输出SSR[n]增加至高电平，使得晶体管S9和S11被截止。对于从P23至P24的时间段，具有高电平的第一电源电压VGH被供给节点N16使得Q2位于高电平。在P24之后，Q2通过保持电容器CHOLD2维持在高电平。
对于从P23至P24的时间段，具有低电平的SR输出SSR[n]被供给节点N15。在P24之后，QB2通过输出电容器COUT2维持在中电平，使得晶体管S14被维持为导通并且扫描输出S[n]对应于第一时钟CLK1的电压电平。
在时间点P25，第一重置信号INT1降低至低电平，晶体管S6被导通。然后，第二电源电压VGL连接至节点N13使得Q1降低至低电平并且晶体管S4被导通，并且节点N12连接至第一电源电压VGH使得QB1增加至高电平。
在时间点P26，第一时钟信号CLK1降低至低电平，扫描输出S[n]降低至低电平。通过输出电容器COUT2联接至N17的节点N15的电压也降低。由此，QB2在时间点P26降低至低电平。
在时间点P27，第一时钟信号CLK1增加至高电平，扫描输出S[n]增加至高电平。通过输出电容器COUT2联接至节点N17的节点N15的电压也增加。由此，如图8所示，QB2在时间点P27增加至中电平。
在时间点P28，第二重置信号INT2降低至低电平，晶体管S12被导通。然后，第二电源电压VGL连接至节点N16使得Q2的电压降低至低电平，并且晶体管S10被导通使得节点N15连接至第一电源电压VGH，由此使QB2的电压增加至高电平。
下文参考图9描述根据本公开的示例性实施方式的图7中单位扫描驱动电路SD_n的布局。
图9是根据本公开的示例性实施方式的单位扫描驱动电路SD_n的平面布局。
如图9所示，形成有晶体管S1-S14的区域由虚线和参考标号S1-S14指示。在图9中，由“x”指示的框对应于接触孔。
此外，为了更好地理解和便于描述，在图9中，第一电源电压VGH、第二电源电压VGL、第一方向控制信号BICTLB、第二方向控制信号BICTL、前一SR输出SSR[n-1]、下一SR输出SSR[n+1]、第一重置信号INT1和第二重置信号INT2被送往的配线通过使用相应的术语指示而不使用附加的参考标号指示。
参考图9，输出电容器COUT1包括充当上电极的电极51和充当下电极的栅电极52。电极51具有比栅电极52和电极51的重叠区域大的区域。电极51通过接触孔CH7连接至电极42，电极42通过接触孔连接至晶体管S8的第一端和晶体管S7的漏端。栅电极52为晶体管S8的栅电极，并且通过接触孔CH6连接至电极41。电极41连接至晶体管S3的第二端和晶体管S4的漏端。
图10是示出了根据本公开的示例性实施方式的层结构的沿图9的线A4-A4’截取的剖视图。
如图10所示，缓冲层BL形成于玻璃衬底GL上，并且栅绝缘层GI1形成于缓冲层BL上。充当下电极的栅电极52形成于栅绝缘层GI1上，栅绝缘层GI2形成于栅绝缘层GI1和栅电极52上。充当上电极的电极51形成于栅绝缘层GI2上。
层间绝缘层ILD形成于电极51和栅绝缘层GI2上，电极41通过接触孔CH6连接至栅电极52。电极42形成于层间绝缘层ILD上并且通过接触孔CH7连接至电极51。保护层PI可由有机膜制成，并且形成于层间绝缘层ILD以及电极41和42上。像素的透明电极或发光元件的阴极电极形成于保护层PI上。在图10中，由参考标号“ER”指示的构件可以是阴极电极或像素的像素电极。
如图10所示，输出电容器COUT1可形成于电极51和栅电极52重叠的区域。电极51可具有比电极51和栅电极52的重叠区域大的区域。图10所示的输出电容器COUT1是能够减少寄生电容的结构的实施例。
输出电容器COUT2包括充当上电极的电极54和充当下电极的栅电极53。电极54具有比栅电极53和电极54的重叠区域大的区域。电极54通过接触孔CH8连接至电极44，电极44通过接触孔连接至晶体管S13的漏端。栅电极54为晶体管S14的栅电极，并且通过接触孔连接至电极43。电极43连接至晶体管S9的第二端和晶体管S10的漏端。
图11是示出了根据本发明的示例性实施方式的层结构的沿图9的线A5-A5’截取的剖视图。
如图11所示，缓冲层BL形成于玻璃衬底GL上，并且栅绝缘层GI1形成于缓冲层BL上。充当下电极的栅电极53形成于栅绝缘层GI1上，栅绝缘层GI2形成于栅绝缘层GI1和栅电极53上。充当上电极的电极54形成于栅绝缘层GI2上。
层间绝缘层ILD形成于电极54和栅绝缘层GI2上，电极44通过接触孔CH8连接至栅电极54。保护层PI可由有机膜制成，并且形成于电极44上。像素的透明电极或发光元件的阴极电极形成于保护层PI上。在图11中，由参考标号“ER”指示的构件可以是阴极电极或像素的像素电极。
如图11所示，输出电容器COUT2可形成于电极54和栅电极53重叠的区域。电极54可具有比电极54和栅电极53重叠的重叠区域大的区域。图10所示的输出电容器COUT2是能够减少寄生电容的结构的实施例。
连接在预定变化输入与晶体管的栅端之间的升压电容器通过变化输入使晶体管的栅电压完全升压。然而，在现有技术中，存在的问题是因升压电容器的寄生电容而未完全产生升压效果。
根据示例性实施方式，上电极被形成为覆盖上电极和下电极重叠的区域以使升压电容器的寄生电容最小。
下文参考图12描述了根据本公开的示例性实施方式的显示装置1。
如图12所示，显示装置1包括控制器100、扫描驱动电路200、数据驱动器300、发光驱动电路400和显示单元500。
控制器100被配置为接收输入的图像信号R、G和B以及输入的用于控制显示单元500显示的控制信号。输入的图像信号R、G和B包含每个像素PX的亮度信息，并且亮度信息包含用于指示预定量的灰度(例如，1024(即，210)、256(即，28)或64(即，26))中的一个。输入的控制信号的实施例包括垂直同步信号V同步、水平同步信号H同步和主时钟信号MCLK。
控制器100被配置为处理输入的图像信号R、G和B，并且基于输入的控制信号生成图像数据信号DR、DG和DB、发光控制信号CONT3、扫描控制信号CONT2、或数据控制信号CONT1，以适合数据驱动器300、扫描驱动器200、发光驱动电路400和显示单元500的操作条件。
控制器100可通过以垂直同步信号V同步按帧划分输入的图像信号R、G和B并且通过以水平同步信号H同步按行划分输入的图像信号，以布置图像数据信号DR、DG和DB。控制器100可将扫描控制信号CONT2传送至扫描驱动电路200，并且将数据控制信号CONT1和图像数据信号DR、DG和DB传送至数据驱动器300。
扫描驱动电路200可基于扫描控制信号CONT2分别将多个扫描信号传送至多个扫描线Gi1-Gik和Gw1-Gwk(其中，k是大于1的任意整数)。扫描控制信号CONT2可包括本文上述的BICTL、BICTLB、CLK1、CLK2、INT1和INT2信号。扫描控制信号CONT2还可包括扫描开始信号。
数据驱动器300可生成与图像数据信号DR、DG和DB对应的多个数据信号，并且可基于数据控制信号CONT1将图像数据信号DR、DG和DB传送至多个数据线D1-Dm。
发光驱动电路400可基于发光控制信号CONT3将多个发光信号传送至多个发光控制线EM1-EMk。发光控制信号CONT3可包括本文上述的BICTL、BICTLB、EM_INT1、EM_INT2、EM_CLK1和EM_CLK2信号。发光控制信号CONT3还可包括发光开始信号。
显示单元500包括沿列方向延伸的多个数据线D1-Dm(其中m是大于1的任意整数)、沿行方向延伸的多个扫描线Gi1-Gik和Gw1-Gwk、沿行方向延伸的多个发光控制线EM1-EMk和多个像素PX。数据线D1-Dm、扫描线Gi1-Gik和Gw1-Gwk和发光控制线EM1-EMk连接至多个像素PX。
像素PX中的每个可包括红、绿和蓝色滤光器R、G和B中的至少一个。与图形数据信号DR、DG和DB对应的多个数据电压可通过数据线D1-Dm被传送至像素PX。用于选择行单元的像素PX的多个扫描信号可通过扫描线Gi1-Gik和Gw1-Gwk传送至像素PX。用于控制行单元的像素发光的多个发光信号通过发光控制线EM1-EMk传送至像素PX。
图13示出了根据本发明的示例性实施方式的多个像素中的一个的实施例。
参考图13，一个像素PX可连接至第n个扫描线Gin和Gwn、第n个发光控制线EMn和第m个数据线。
像素PX可包括开关晶体管Ms、驱动晶体管Md、多个晶体管M1-M4、电容器C1和有机发光二极管(OLED)。在图13中，晶体管Ms、Md和M1-M4被显示为p沟道型晶体管的PMOS(p沟道金属氧化物半导体)晶体管，但是可采用其它晶体管来代替PMOS晶体管。
开关晶体管Ms的栅端连接至扫描线Gwn，第一端连接至数据线Dm，第二端连接至驱动晶体管Md的源端。当开关晶体管Ms基于被供给扫描线Gwn的扫描信号的低电平导通时，开关晶体管Ms可向驱动晶体管Md的源端传送由数据线Dm提供的数据电压。
驱动晶体管Md的源端在开关晶体管Ms被导通时被传送有数据电压，其栅端连接至电容器C1的第一电极，以及其漏端连接至晶体管M4的源端。电容器C1的第二电极连接至提供电源电压ELVDD的电源线。
晶体管M1的栅端连接至扫描线Gwn，其第一端连接至驱动晶体管Md的栅电极，以及其第二端连接至驱动晶体管Md的漏电极。当被供给扫描线Gwn的扫描信号位于低电平时，晶体管M1被导通。当晶体管M1被导通时，驱动晶体管Md可作为二极管接法晶体管操作。
晶体管M2的栅端连接至扫描线Gin，其第一端连接至重置电压VINT，以及其第二端连接至驱动晶体管Md的栅端。
晶体管M3的栅端连接至发光控制线EMn，其源端连接至供给电压ELVDD的电源线，以及其漏端连接至驱动晶体管Md的源端。
晶体管M4的栅端连接至发光控制线EMn，其第一端连接至驱动晶体管Md的漏电极，以及其第二端连接至OLED的阳极。OLED的阴极连接至供给电压ELVSS的电源线。当晶体管M3和M4通过发光信号被导通时OLED可根据流过驱动晶体管Md的电流发出光。还应该理解，电压ELVDD和ELVSS可被设置为各种不同类型的电压。在一些情况下，电源ELVDD可大于电压ELVSS。在一些情况下，电压ELVSS可以是接地节点(例如，0V)。
图14示出了用于解释根据本公开的示例性实施方式的图13所示的像素PX的操作的驱动时序图。
如图14所示，在时间段P31，具有低电平的扫描信号被供给至扫描线Gin。晶体管M2由此被导通，使得电压VINT被供给晶体管Md的栅电极。因为电容器C1的上电极连接至提供电压ELVDD的供电线并且电容器C1的下电极连接至提供电源VINT的线，电容器C1被充入从ELVDD减去VINT获得的电压。
接下来，在时间段P32，具有低电平的扫描信号被供给扫描线Gwn。然后，开关晶体管Ms和晶体管M1被导通。一旦晶体管M1被导通，则驱动晶体管Md处于二极管接法状态。由此，在晶体管Md的小信号等效模型中，晶体管Md的栅端和源端之间的电压变成晶体管Md的阈值电压。
而且，数据电压从数据线Dm通过导通的开关晶体管Ms被供给驱动晶体管Md的源端。当来自数据线Dm的数据电压为V数据，驱动晶体管Md的阈值电压为Vth(负电压)时，驱动晶体管Md的栅电压变成V数据+Vth。然后，电容器C1被充入ELVDD-(V数据+Vth)获得的电压。
接下来，在时间段P33，具有低电平的发光信号被供给发光控制线EMn。然后，晶体管M3和M4被导通，并且根据驱动晶体管Md的栅端和源端之间的电压差(Vgs＝(V数据+Vth)-ELVDD))流动的驱动电流被传送至OLED。在这种情况下，驱动电流通过下面的等式1获得。
(等式1)
在本文中，IOLED指示通过晶体管Md流入OLED的电流，并且β是与晶体管Md关联的纵横比和氧化物电容成正比的常数。
一般地，在每个像素PX中因制造过程的不均匀性而产生偏差使得被供给OLED的电流的量改变。由此，发光亮度改变。然而，根据本公开的示例性实施方式，如从等式1可理解，即使位于每个像素PX处的驱动晶体管Md的阈值电压可能彼此不同，但是这些阈值电压的效果是相同的(即，晶体管Md的阈值电压不影响被供给OLED的电流)。由此，能够将恒定电流供给OLED。这可解决不同位置处像素PX的亮度不平衡问题。
发光驱动电路400可包括多个单位发光驱动电路ED_n(见图1)。此外，扫描驱动电路200可包括多个单位扫描驱动电路SD_n。被传送给扫描线Gi1-Gin的扫描信号中的每个为对应于SSR[n]的信号，或前一单位扫描驱动电路的输出。被传送给扫描线Gw1-Gwn的扫描信号中的每个可为对应于S[n]的信号。
由此，上面已经描述了发光驱动电路和扫描驱动电路、以及包括它们的显示装置，它们可通过连接具有能够减少升压电容器的寄生电容的结构的电容器确保升压。
在图12、图13和图14中，尽管已经描述了包括发光驱动电路、扫描驱动电路和像素的显示装置，但是示例性实施方式不限于此。例如，显示装置可包括发光驱动电路和扫描驱动电路中的一个。此外，像素包括根据发光控制信号执行开关操作的晶体管，但是在一些情况下，像素可不包括这种晶体管。而且，应该理解，已经描述了电容器和晶体管的理想行为，但是可能发生上述行为的变化。例如，未示出电容器的电压电平中的轻微放电，代替地，在附图中示出了电容器的理想的恒定电压电平。而且，应该理解，电介质可分离电容器的上电极和下电极。电介质可以是绝缘物。由此，电容器可通过成绩由绝缘层分离的两个导电层形成。
对本领域技术人员而言显而易见的是，可在本公开中进行各种修改和改变而不背离所公开的主题的精神或范围。因此，目的是，本公开覆盖所公开的主题的修改和改变，只要它们在所附权利要求及其等同的范围内。

Claims (10)

1.一种发光驱动电路，包括：
多个单位发光驱动电路，被配置为提供发光控制信号，
其中，所述单位发光驱动电路中的至少一个包括第一电容器，所述第一电容器具有第一上电极，所述第一上电极的第一端连接至第一晶体管的栅端，所述第一晶体管连接至被配置为提供第一发光控制信号的节点，并且所述第一晶体管被配置为根据在包括所述第一电容器的第二端的第一下电极处接收的第一发光时钟信号将所述第一发光控制信号设置为第一电平，以及
其中所述第一上电极具有比第一重叠区域大的区域，所述第一重叠区域为所述第一下电极与所述第一上电极重叠的区域。
2.如权利要求1所述的发光驱动电路，其中所述单位发光驱动电路中的至少一个还包括：
第二晶体管，所述第二晶体管的第一端联接至所述第一晶体管的栅端，以及所述第二晶体管的第二端被配置为接收第一发光重置信号；以及
第二电容器，连接在所述第二晶体管的栅端与所述第二晶体管的第一端之间，
其中所述第二电容器包括第二上电极和第二下电极，所述第二上电极具有比第二重叠区域大的区域，所述第二重叠区域为所述第二下电极与所述第二上电极重叠的区域。
3.如权利要求1所述的发光驱动电路，其中所述单位发光驱动电路中的至少一个还包括：
第三晶体管，所述第三晶体管的第一端连接至所述第一发光时钟信号，以及所述第三晶体管的栅端连接至提供第一输入的节点，所述第一输入根据第二发光时钟信号被提供；以及
第三电容器，连接在所述第三晶体管的栅端与所述第三晶体管的第二端之间，
其中所述第三电容器包括第三上电极和第三下电极，所述第三上电极具有比第三重叠区域大的区域，所述第三重叠区域为所述第三下电极与所述第三上电极重叠的区域；以及
其中所述第一输入由位于所述单位发光驱动电路的相邻级的单位发光驱动电路提供。
4.一种发光驱动电路，包括：
多个单位发光驱动电路，被配置为提供发光控制信号，
其中所述单位发光驱动电路中的至少一个包括：
第一晶体管，所述第一晶体管的栅端连接至提供第一输入的节点，所述第一输入根据第二发光时钟信号从位于所述单位发光驱动电路相邻级中的单位发光驱动电路提供，所述第一晶体管的第一端被配置为接收第一发光时钟信号；以及
第一电容器，连接在所述第一晶体管的栅端与所述第一晶体管的第二端之间，以及
其中所述第一电容器包括第一上电极和第一下电极，所述第一上电极具有比第一重叠区域大的区域，所述第一重叠区域为所述第一下电极与所述第一上电极重叠的区域。
5.如权利要求4所述的发光驱动电路，其中所述第一晶体管的第二端连接至被配置为提供第一输出的节点。
6.如权利要求4所述的发光驱动电路，其中所述单位发光驱动电路中的至少一个还包括：
第二晶体管，所述第二晶体管的第一端联接至与提供发光控制信号的节点连接的第三晶体管的栅端，以及所述第二晶体管的第二端被配置为接收第一发光重置信号；以及
第二电容器，连接在所述第二晶体管的栅端与所述第二晶体管的第一端之间，
其中所述第二电容器包括第二上电极和第二下电极，所述第二上电极具有比第二重叠区域大的区域，所述第二重叠区域为所述第二下电极与所述第二上电极重叠的区域。
7.一种发光驱动电路，包括：
多个单位发光驱动电路，被配置为提供发光控制信号，
其中所述单位发光驱动电路中的至少一个包括：
第一电容器，所述第一电容器的第一端联接至提供发光控制信号的节点；
第一晶体管；
第二晶体管，所述第二晶体管的第一端联接至所述第一晶体管的栅端，以及所述第二晶体管的第二端被配置为接收第一发光重置信号；以及
第二电容器，连接在所述第二晶体管的栅端与所述第二晶体管的第一端之间，以及
其中所述电容器包括第二上电极和第二下电极，所述第二上电极具有比重叠区域大的区域，所述重叠区域为所述第二下电极与所述第二上电极重叠的区域。
8.一种扫描驱动电路，所述扫描驱动电路包括：
多个单位扫描驱动电路，被配置为提供扫描信号，
其中所述单位扫描驱动电路中的至少一个包括：
第一晶体管，所述第一晶体管的栅端联接至被配置为接收第一输入的节点，所述第一输入根据第一时钟信号被提供，所述第一晶体管的第一端被配置为接收第二时钟信号；以及
第一电容器，连接在所述第一晶体管的栅端与所述第一晶体管的第二端之间，以及
其中所述第一电容器包括第一上电极和第一下电极，所述第一上电极具有比第一重叠区域大的区域，所述第一重叠区域为所述第一下电极与所述第一上电极重叠的区域，以及
所述第一输入由与所述单位驱动电路中的至少一个相邻的单位扫描驱动电路提供。
9.如权利要求8所述的扫描驱动电路，其中所述第一晶体管的第二端连接至被配置为提供第一输出的节点。
10.如权利要求9所述的扫描驱动电路，其中所述单位驱动电路中的至少一个包括：
第二晶体管，所述第二晶体管的栅端被配置为根据所述第二时钟信号接收所述第一输出，以及所述第二晶体管的第一端被配置为接收所述第一时钟信号；以及
第二电容器，连接在所述第二晶体管的栅端与所述第二晶体管的第二端之间，
其中所述第二电容器包括第二上电极和第二下电极，所述第二上电极具有比第二重叠区域大的区域，所述第二重叠区域为所述第二下电极与所述第二上电极重叠的区域。
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