TW201447843A

TW201447843A - 發光驅動電路及掃描驅動電路

Info

Publication number: TW201447843A
Application number: TW103109825A
Authority: TW
Inventors: Tae-Joon Kim; Min-Kyu Woo; Yang-Wan Kim
Original assignee: Samsung Display Co Ltd
Priority date: 2013-06-12
Filing date: 2014-03-17
Publication date: 2014-12-16
Also published as: US9548025B2; KR102081910B1; EP2814062A3; JP2015002347A; CN104240637A; EP2814062A2; CN104240637B; US20140368414A1; KR20140144935A

Abstract

根據本發明之揭露的示例性實施例，電容可和電晶體的閘極電極相連接。電容包含和電晶體之閘極電極相連之第一閘極電極、形成於第一閘極電極之上之閘極絕緣層，以及形成於閘極絕緣層之上之上部電極。上部電極形成以覆蓋第一閘極電極和上部電極重疊的區域。電容可應用在至少一發光驅動電路和掃描驅動電路，且該至少一發光驅動電路和掃描驅動電路可包含在顯示裝置中。

Description

發光驅動電路及掃描驅動電路

【0001】

本發明之揭露的示例性實施例係關於電容、包含該電容之驅動電路、和包含該驅動電路之顯示裝置。

【0002】

顯示裝置可包含用以產生複數個掃描訊號或是發光控制訊號之驅動電路。顯示裝置可包含複數個像素，且每個像素可包含發光元件。

【0003】

驅動電路可產生具有閘極導通位準之複數掃描訊號以提供灰度電壓至複數個像素。除了提供灰度電壓，驅動電路可產生具有閘極導通位準之複數個發光控制訊號。

【0004】

驅動電路可包含其中電容連接於其閘極和其源極之間之電晶體。寄生電容可透過電容的結構產生。供應於電晶體的閘極之電壓可受到寄生電容的影響。

【0005】

若電晶體之閘極電壓受到寄生電容之影響，電晶體之作業可和理論上電晶體之作業不同。這可造成在目標電壓與作為驅動電路的輸出之該發光控制訊號之閘極導通位準或掃描訊號之閘極導通位準之間的不同。

【0006】

當影像根據輸入該顯示裝置之影像訊號顯示時，這樣的電壓誤差可造成嚴重的影像品質惡化。

【0007】

上述揭露於先前技術部分之資訊只用於加強對所揭露的標的之背景的理解，且因此可包含不形成任何現有技術的部份也非為現有技術可能對本領域的普通技術人員建議之資訊。

【0008】

本發明之揭露的示例性實施例提供具有能夠將寄生電容效應最小化之優點之電容、包含該電容之驅動電路、和包含驅動電路的顯示裝置。

【0009】

本發明之揭露的附加特性將在以下敘述中闡明，且部份將從敘述中顯而易見，或透過實施本發明之揭露標的而習得。

【0010】

本發明之揭露的示例性實施例揭露一種發光驅動電路，其包含配置以提供發光控制訊號之複數個單元發光驅動電路。至少一單元發光驅動電路包含具有第一上部電極之第一電容，其中第一上部電極包含與連接配置以提供第一發光控制訊號之節點之第一電晶體之閘極端連接之第一終端。第一電晶體被配置以根據於包含第二終端之第一電容之第一下部電極接受之第一發光時序控制訊號，將第一發光控制訊號設定於第一位準。

【0011】

本發明之揭露的示例性實施例揭露一種發光驅動電路，其包含配置用於提供發光控制訊號複數個單元發光驅動電路。至少一單元發光驅動電路包含第一電晶體和第一電容。第一電晶體具有相連於提供第一輸入之節點之閘極端。由位於單元發光驅動之鄰近級之單元發光驅動電路之第一輸入根據第二發光時序訊號提供。第一電晶體具有配置以接受第一發光時序訊號之第一終端。第一電容相連於第一電晶體之閘極端和第一電晶體之第二終端之間。第一電容包含第一上部電極與第一下部電極。第一上部電極有較第一重疊區域大之區域。第一重疊為第一下部電極和第一上部電極重疊之區域。

【0012】

本發明之揭露的示例性實施例揭露一種發光驅動電路，其包含配置用以提供發光控制訊號之複數個單元發光驅動電路。至少一單元發光驅動電路包含第一電容、第一電晶體、第二電晶體、和第二電容。第一電容具有耦合於提供發光控制訊號之節點之第一終端。第二電晶體具有耦合於第一電晶體之閘極端之第一終端和配置用於接受第一發光重設訊號之第二終端。第二電容連結於第二電晶體之閘極端與第二電晶體之第一終端之間。第二電容包含第二上部電極和第二下部電極。第二上部電極有較重疊區域大之區域。重疊區域為第二下部電極和第二上部電極重疊之區域。

【0013】

本發明之揭露的示例性實施例揭露一種掃描驅動電路，其包含配置用以提供掃描訊號之複數個單元掃描驅動電路。至少一單元掃描驅動電路包含第一電晶體和第一電容。第一電晶體有耦合於配置用於接受第一輸入之節點之閘極端。根據第一時序訊號提供第一輸入。第一電晶體有配置用於接受第二時序訊號之第一終端。第一電容連結於第一電晶體之閘極端和第一電晶體之第二終端之間。第一電容包含第一上部電極和第一下部電極。第一上部電極有較第一重疊區域大之區域。第一重疊區域為第一下部電極與第一上部電極重疊之區域。第一輸入從鄰近於至少一單元掃描驅動電路之一單元掃描驅動電路提供。

【0014】

應當理解的是，前面的一般描述和下面的詳細描述都是示例性和解釋性的，並且旨在提供如發明申請專利範圍所揭露之標的的進一步解釋。

1．．．顯示裝置

4~9、21~23．．．電線

11~13、15、32、34、52~54、10、14、16、24~26、28~31、36~37、41~44、51．．．電極

100．．．控制器

200．．．掃描驅動電路

300．．．數據驅動器

400．．．發光驅動電路

500．．．顯示單元

BICTLB．．．第一方向控制訊號

BICTL．．．第二方向控制訊號

BL．．．緩衝層

C1．．．電容

CLK1．．．第一時序訊號

CLK2．．．第二時序訊號

CH1~CH5．．．接觸孔

CHOLD、CHOLD1、CHOLD2．．．保持電容

CSR．．．SR輸入電容

COUT．．．輸出電容

CONT1~CONT3．．．控制訊號

CLOW．．．低電容

CHIGH．．．高電容

D1~Dm．．．數據線

DR、DG、DB．．．圖像數據訊號

EM_INT2．．．第二發光重設訊號

N1~N17、SR_Q、EM_QB、INT_Q、INT_QB、EM_Q．．．節點

ED_n．．．單元發光驅動電路

ELVSS、ELVDD、VGL’、Q1、Q2、QB1、QB2．．．電壓

EM[n]．．．發光控制訊號

EM_CLK1．．．第一發光時序訊號

EM_CLK2．．．第二發光時序訊號

EM_INT1．．．第一發光重設訊號

EM1~EMk．．．發光控制線

ER．．．構件

ESR．．．發光停止訊號

Gi1~Gin、Gw1~Gwn．．．掃描線

GL．．．玻璃基板

GI1、GI2．．．閘極絕緣層

INT1．．．第一重設訊號

INT2．．．第二重設訊號

ILD．．．層間絕緣層

Hsync．．．水平同步訊號

M1~M4、S1~S14、T1~T14．．．電晶體

Md．．．驅動電晶體

Ms．．．開關電晶體

MCLK．．．主要時序訊號

OLED．．．有機發光二極體

P1~P12、P21~P28、P31~P33．．．時間點

PI．．．保護層

PX．．．像素

Si．．．半導體層

SD_n．．．掃描驅動電路

S[n]．．．掃描輸出

SSR[n]、SSR[n-1]、SSR[n+1]．．．掃描SR輸出

SR[n-1]、SR[n+1]、SR[n]．．．SR輸出

VGH．．．第一電源電壓

VGL．．．第二電源電壓

VINT．．．重設電壓

Vsync．．．垂直同步訊號

EM_FLM．．．發光起始訊號

【0015】

附圖被包括以提供對本發明之揭露標的更進一步的理解並被包含在說明書中並構成說明書的一部分，說明揭露之標的的示例性實施例，以及和說明書一起用於解釋本發明之揭露的原理。

【0016】

第1圖顯示根據本發明之揭露之示例性實施例之發光驅動電路的級(stage)之圖。

【0017】

第2圖顯示根據本發明之揭露之示例性實施例單元發光驅動電路之節點與輸入及輸出之電壓的波形圖。

【0018】

第3圖為根據本發明之揭露之示例性實施例之單元發光驅動電路之平面佈局圖。

【0019】

第4圖為顯示根據本發明之揭露之示例性實施例沿著第3圖之線A1-A1’截取之層結構的截面圖。

【0020】

第5圖為顯示根據本發明之揭露之示例性實施例沿著第3圖之線A2-A2’截取之堆疊結構的截面圖。

【0021】

第6圖為顯示根據本發明之揭露之示例性實施例沿著第3圖之線A3-A3’截取之堆疊結構的截面圖。

【0022】

第7圖為顯示根據本發明之揭露之示例性實施例的掃描驅動電路之級之圖。

【0023】

第8圖為顯示根據本發明之揭露之示例性實施例的單元掃描驅動電路之節點和輸入及輸出的電壓之波形圖。

【0024】

第9圖為根據本發明之揭露之示例性實施例之單元掃描驅動電路之平面佈局圖。

【0025】

第10圖為顯示根據本發明之揭露之示例性實施例沿著第9圖之線A4-A4’截取之堆疊結構的截面圖。

【0026】

第11圖為顯示根據本發明之揭露發明之示例性實施例沿著第9圖之線A5-A5’截取之堆疊結構的截面圖。

【0027】

第12圖為顯示根據本發明之揭露之示例性實施例之顯示裝置之圖。

【0028】

第13圖為顯示根據本發明之揭露之示例性實施例的複數個像素中之其一之範例之圖。

【0029】

第14圖為顯示用以解釋根據本發明之揭露之示例性實施例之第13圖所示之像素的操作之驅動時序圖。

【0030】

揭露之標的之示例性實施例在下文中參考附圖而更加充分地描述。然而，本發明之揭露標的可以許多不同的形式實施且不應被解釋為限於本文所闡述之示例性實施例。毋寧說，提供示例性實施例使本揭露徹底和完整，且可以充分傳達所揭露標的之範圍予本領域技術人員。在附圖中，層和區域的尺寸及相對尺寸可以為了清晰而被誇大。附圖中相同的標號表示相同的元件。

【0031】

應當被理解的是，當一個元件或層被指稱為「於…之上(on)」、「連接 (connected to)」、或「耦合 (coupled to)」其他元件或層時，其可以是直接於其他元件或層上、直接和其他元件或層相連、直接和其他元件或層耦合或可存在中間元間或層。反過來說，當一元件被指稱為「直接於…之上(directly on)」、「直接連接(directly connected to)」、「直接耦合(directly coupled to)」其他元件或層，則不存在中間元件或層。如用於本文中，用語「和/或(and/or)」包含一或多個相關條列物品的任何及所有組合。其亦可被理解的是，為了本發明之揭露的目的，「至少一X、Y、或Z」可以被解釋為只有X、只有Y、只有Z、或任何兩個或多個項目X、Y、Z的組合，(像是XYZ、XYY、YZ、ZZ)。

【0032】

應當被理解的是，雖然用語第一、第二、第三等，可在這裡用來描述多種元件、組件、區域、層、和/或部分，此些元件、組件、區域、層、和/或部分不應該被這些用語所限制。這些用語只用來區分一元件、組件、區域、層、和/或部分與其他元件、組件、區域、層或部分。因此，以下討論的第一元件、第一組件、第一區域、第一層、或第一部份可以被稱為第二元件、第二組件、第二區域、第二層、或第二部份，而部背離本發明之揭露發明的指導。

【0033】

空間相關的用語，像是「在…下面(beneath)」、「以下(below)」、「下部(lower)」、「以上(above)」、「上部(upper)」等，可用於本文中以簡化單地描述對於如圖所示之一元素或特徵和其他元素或特徵之間的關係之敘述。應當被理解的是，空間相關用語旨在涵蓋除了圖式中所繪示之方向外，裝置於使用及操作中之不同方向。舉例來說，如果在圖中的裝置被倒轉，被表示為在其他元件或特徵「以下」或「在…下面」之元件將被轉向為在其他元件或特徵「以上」。如此，示例性用語「以下」可以包含以上和以下兩個方位。裝置可被另外定位(旋轉90度或在其他方位)並且對這裡所使用空間相對描述做出相應的解釋。

【0034】

這裡所使用的用語只用於描述示例性實施例的目的且非旨在限制本發明之揭露標的。如用於本文中，單數形式「一 (a)」、「一 (an)」和「該 (the)」也意圖包含複數形式，除非內文另有明確說明。更應該被理解的是，用語「包含(comprises)」且/或「包含(comprising)」當用於本說明書，特指所陳述的特徵、整數、步驟、操作、元件和/或組件的存在，但並不排除一個或多個其它特徵、整數、步驟、操作、元件、組件和/或其群組的存在或添加。

【0035】

所揭露之標的的示例性實施例參照為本發明之揭露標的的理想化實施例(和中間結構)之示意性示圖的橫截面示意圖描述於本文中。因此，可以預期來自例如，製造技術和/或容差導致之予圖示形狀的偏差。因此，本發明揭露之標的的示例性實施例不應該被解釋為限於本文所示區域的特定形狀，而是包括例如，製造過程所導致之形狀偏差。

【0036】

在下文中，本發明揭露之標的的示例性實施例將參照附圖來詳細描述。發光驅動電路及包含其之顯示裝置將參考根據本發明揭露之示例性實施例之附圖進行說明。發光時序、時序、發光重設訊號、SR輸出以及SSR輸出以具有預定週期的脈衝波形形成。

【0037】

第1圖顯示根據本發明之揭露之示例性實施例的發光驅動電路之一個級ED_n。

【0038】

發光驅動電路包含串連排列之複數個級。每個級(例如，第n級)接受來自鄰近兩個級(例如，第n-1級和第n+1級)的SR輸出(例如，SR[n-1]和SR[n+1])，並輸出其之SR之輸出(例如，SR[n])。這裡「n」可為任何等於或大於1之整數。發光控制訊號(例如，EM[n])可根據SR輸出SR[n]來輸出。顯示於第1圖之輸出EM[n]可用來當作發光控制訊號以阻止發光一預定期間之時間或控制於顯示裝置中像素佔空比。

【0039】

在下文中，構成的發光驅動電路之複數個級中的每一個被稱為單元發光驅動電路。

【0040】

如第1圖所顯示，單元發光驅動電路 ED_n包含複數個電晶體T1-T14和五個電容CSR、CHOLD、COUT、CLOW和CHIGH。

【0041】

電晶體T1-T14可使用p通道電晶體來實施。電晶體T1-T14根據輸入其用作為控制電極之分別的閘極之訊號來執行開關操控。當閘極輸入在低位準時，相對應的電晶體被打開。當閘極輸入在高位準時，電晶體被關上。然而，示例性實施例不受此限。舉例來說，在某些情況下，可使用任何其他適合種類的電晶體。

【0042】

電晶體T1有連接於前單元發光驅動電路ED_n-1 (無顯示)的SR輸出SR[n-1] 之第一終端(例如，源極)、相連於提供第一方向控制訊號BICTLB之節點之閘極端、和連接於節點N1之第二終端(例如，汲極)。

【0043】

當單元發光驅動電路ED_n為第一級時，使用發光起始訊號EM_FLM而非使用前單元發光驅動電路ED_n-1之SR輸出SR[n-1]。

【0044】

電晶體T2有連結於後單元發光驅動電路ED_n+1(無顯示)之SR輸出SR[n+1] 之第一終端、連結於提供第二方向控制訊號BICTL之節點之閘極端、以及連接於節點N1之第二終端。

【0045】

當第一方向控制訊號BICTLB為在閘極導通位準，第二方向控制訊號BICTL為在閘極關閉位準。當第一方向控制訊號BICTLB為在閘極關閉位準，則第二方向控制訊號BICTL係處於閘極導通位準。因此，可被解讀為第一方向控制訊號BICTLB可和第二方向控制訊號BICTL互補。

【0046】

電晶體T3有連接於節點N1之第一終端、連結於提供第二發光時序訊號EM_CLK2之節點之閘極端、和連接於節點N2之第二終端。電晶體T4有連接於節點N1之第一終端、連結於提供第二發光時序訊號EM_CLK2之節點之閘極端、以及連接於節點N3之第二終端。

【0047】

電晶體T5有連接於提供第一電源電壓VGH之節點之第一終端、連接於節點N4之閘極端、和連結於節點N5之第二終端。輸出電容COUT連結於節點N4與提供第一電源電壓VGH之節點兩者之間。

【0048】

電晶體T6有相連於提供第一發光時序訊號EM_CLK1之節點之第一終端、相連於節點N3之閘極端、和相連於節點N5之第二終端。SR輸電容CSR連結於電晶體T6之第二終端與閘極端之間。當電晶體T6被打開時，第一發光時序訊號EM_CLK1可被輸出作為SR輸出SR[n]，且當電晶體T5被打開時，第一電源電壓VGH可被輸出作為SR輸出SR[n] 。

【0049】

電晶體T7有連結於節點N2之第一終端、連結於提供發光停止訊號ESR之節點之閘極端、和連結於提供第二電源電壓VGL之節點之第二終端。電晶體T8有連接於提供第一電源電壓VGH之節點之第一終端、相連於節點N2之閘極端，和連結於節點N6之第二終端。

【0050】

電晶體T9有相連於提供第二發光時序訊號EM_CLK2之節點之第一終端、相連於節點N2之閘極端、以及相連於節點N7之第二終端。電晶體T10有相連於節點N7之第一終端、相連於第二發光時序訊號EM_CLK2之閘極端、以及相連於提供第二電源電壓VGL之節點之第二終端。

【0051】

電晶體T11有相連於節點N6之第一終端、相連於提供第一發光重設訊號EM_INT1之節點之閘極端、和連接於節點N8之第二終端。

【0052】

電晶體T12具有相連於節點N8之第一終端、相連於節點N7之閘極端、和相連於該第一發光重設訊號EM_INT1之第二終端。保持電容CHOLD相連於電晶體T12之閘極端和第一終端。

【0053】

電晶體T13有相連於提供第一電源電壓VGH之節點之第一終端、相連於節點N2之閘極端，和相連於節點N4之第二終端。高電容CHIGH連結於提供第一電源電壓VGH之節點與節點N2之間。

【0054】

電晶體T14有相連於節點N4之第一終端、相連於節點N6之閘極端、和相連於提供第二電源電壓VGL之節點之第二終端。低電容CLOW有相連於節點N6之第一電極和相連於接受第一發光時序訊號EM_CLK1之節點之第二電極。

【0055】

應當理解的是，在電晶體T1-T14的上述說明中，電晶體的第一終端可以分別是源極或汲極而所述第二終端可以分別是汲極或源極。例如，如果第一終端是源極端，則第二終端則是汲極端，並且反之亦然。在某些狀況下，前單元發光驅動電路ED_n-1或後單元發光驅動電路ED_n+1相比於如第1圖所示之該單元發光驅動電路ED_可有不一樣的連結n。在某些情況下，前單元發光驅動電路ED_n-1或後單元發光驅動電路ED_n+1相比於如第1圖所示之該單元發光驅動電路ED_n可有相同的連結。

【0056】

舉例來說，前單元發光驅動電路ED_n-1或是後單元發光驅動電路ED_n+1中，第二發光時序訊號EM_CLK2可連結於對應電晶體T6之電晶體，而非第一發光時序訊號EM_CLK1，且第二發光重設訊號EM_INT2可連接於對應電晶體T12之電晶體而非第一發光重設訊號EM_INT1。另外，第二發光時序訊號EM_CLK2可連接於低電容CLOW而非第一發光時序訊號EM_CLK1。

【0057】

以下，單元發光驅動電路ED_n的操作將參照根據本發明揭露的示例性實施例之第2圖來做描述。

【0058】

如同上述，於第1圖中單元發光驅動電路ED_n的電晶體為p通道電晶體。因此，用以用以開啟電晶體之致能位準是低位準，且用以關閉開關元件之禁用位準是高位準。低位準可對應於低參考電壓，如0V。高位準可以對應於較低參考電壓高之參考電壓(如1V或3V)。同時，為了本發明之揭露的目的，當訊號或節點被描述為在低位準或是高位準時，應當被理解為在節點的電壓(或由訊號提供的電壓)是分別處在低電壓或高電壓。另外，如訊號或節點被描述為在中位準，應當被理解的是該節點的電壓(或由訊號提供的電壓)是處在低和高參考電壓之間。

【0059】

第2圖是顯示根據本發明之揭露的示例性實施例之單元發光驅動電路ED_n之節點以及輸入和輸出之電壓之波形圖。

【0060】

於節點N5之電壓對應於SR輸出SR[n]，且於節點N4之電壓對應於發光控制訊號EM[n]。節點N2、N3、N6、N7和N8之電壓分別對應於節點EM_QB、SR_Q、EM_Q、INT_Q 和INT_Q B。

【0061】

第一方向控制訊號BICTLB可假設被設定在低位準，且第二方向控制訊號BICTL可假設被設定於高位準。電晶體T1藉由第一方向控制訊號BICTLB打開，且電晶體T2藉由第二方向控制訊號BICTL關閉。

【0062】

在時間點P1，SR輸出SR[n-1]和第二發光時序訊號EM_CLK2降至低位準，且電晶體T3和T4被打開以降低節點EM_QB和SR_Q至低位準。由於節點EM_QB是處在低位準，電晶體T13被打開且節點EM_Q和發光控制訊號EM[n]被增加至高位準。

【0063】

在時間點P2，第二發光時序訊號EM_CLK2增加至高位準，所以電晶體T3和T4關閉。時間點P1到時間點P2的期間，具有低位準之SR輸出SR[n-1]施加至節點N2和連結於節點N2之高電容CHIGH。因此，直到第二發光時序訊號EM_CLK2被降低到低位準後之時間點P7，節點EM_QB被維持於低位準。

【0064】

時間點P1至時間點P2的期間，電晶體T10藉由第二發光時序訊號EM_CLK2打開，所以節點INT_Q位於低位準。當第二發光時序訊號EM_CLK2位於高位準時，電晶體T10被關上。因此，在時間點P2之後，第二發光時序訊號EM_CLK2可在高位準並且透過藉由節點EM_QB打開之電晶體T9被提供給節點N7，所以節點INT_Q可增加至高位準。

【0065】

時間點P1至時間點P2的期間，電晶體T12藉由具有低位準之節點INT_Q而打開，所以第一發光重設訊號EM_INT1相連於節點N8。因此，節點INT_QB位在高位準。在電晶體T10被關閉之後(時間點P2之後)，節點INT_Q增加至高位準，所以電晶體T12被關上。在時間點P2到時間點P7的期間，該電晶體T9藉由具有低位準的節點EM_QB打開。因此，節點INT_Q被維持在高位準，所以該電晶體T12被關閉。

【0066】

在時間點P3，第一發光重設訊號EM_INT1被降低至低位準，且電晶體T11被開啟。節點INT_QB連結於節點EM_Q及維持於高位準之提供第一電源電壓VGH之節點。在時間點P4，第一發光重設訊號EM_INT1增加至高位準，且電晶體T11被關閉。節點INT_QB透過保持電容CHOLD維持在高位準。

【0067】

在時間點P5，第一發光時序訊號EM_CLK1降低至低位準，且SR輸出SR[n]降低至低位準。透過SR輸出電容CSR耦合於節點N5之節點N3的電壓也被降低。因此，如第2圖所顯示，節點SR_Q在時間點P5降低。

【0068】

在時間點P6，第一發光時序訊號EM_CLK1增加至高位準，且SR輸出SR[n]增加至高位準。透過SR輸出電容CSR耦合於節點N5之節點N3的電壓可被增加。因此，如第2圖所示，節點SR_Q在時間點P6增加。

【0069】

在時間點P7，第二發光時序訊號EM_CLK2降低至低位準，且該電晶體T3和電晶體T4被開啟。在時間點P7，SR輸出SR[n-1]位於高位準。因此，節點EM_QB和SR_Q增加至高位準。接著，該電晶體T6、T8和T13被關閉。

【0070】

在時間點P7之後(雖然電晶體T6被關閉)，SR輸出電容CSR之第一終端被提供有具有高位準之SR輸出SR[n]，所以SR輸出SR[n]被維持於高位準。另外，節點N6透過低電容CLOW耦合於第一發光時序訊號EM_CLK1，且第一發光時序訊號EM_CLK1在時間點P7被維持於高位準。因此，節點EM_Q也被維持在高位準。

【0071】

在時間點P7，電晶體T10藉由第二發光時序訊號EM_CLK2開啟，所以節點INT_Q降低至低位準，且電晶體T12被打開。在時間點P7，因為第一發光重設訊號EM_INT1係在高位準，節點INT_QB被維持在高位準。

【0072】

在時間點P8，第二發光時序訊號EM_CLK2增加至高位準，且電晶體T3和T4被關閉。

【0073】

在時間點P9，第一發光重設訊號EM_INT1被降低至低位準，且電晶體T11被開啟。在時間點P9，電晶體T12被可開啟，所以節點INT_QB降低至低位準。節點INT_Q之電壓可藉由保持電容CHOLD的耦合降低。

【0074】

由於節點N6透過開啟電之晶體T11連接於第一發光重設訊號EM-INT1，節點EM_Q也被降低至中位準。由於節點EM_Q處於中位準，減少的電壓位準可被提供至電晶體T14之閘極，所以電晶體T14被開啟。然而，由於於時間點P9，第一發光時序訊號EM_CLK1還是處在高位準，電晶體T14不完全被開啟，發光控制訊號EM[n]降低至高於第二電源電壓VGL之電壓VGL’。

【0075】

在時間點P10，第一發光重設訊號EM_INT1增加至高位準，且電晶體T11被關上。在時間點P10，因為電晶體T12被開啟，於節點INT_QB之電壓被增加至高位準且於節點INT_Q之電壓透過保持電容CHOLD之耦合增加。

【0076】

節點EM_Q透過低電容CLOW被維持於低位準，且發光控制訊號EM[n]亦被維持於電壓VGL’。

【0077】

在時間點P11，於第一發光時序訊號EM_CLK1之電壓降低至低位準，且於透過低電容CLOW耦合至第一發光時序訊號EM_CLK1之節點EM_Q之電壓也被降低。接著，節點EM_Q降低至較低電壓，也就是，電晶體T14完全被開啟之電壓位準。

【0078】

因此，在時間點P11，發光控制訊號EM[n]降低至第二電源電壓VGL的位準。

【0079】

以下，將參考根據本發明之揭露之示例性實施例之第3圖描述單元發光驅動電路ED_n之佈局。

【0080】

第3圖為根據本發明之揭露之示例性實施例之單位發光驅動電路ED_n之平面佈局。在第3圖，其中形成電晶體T1-T14之區域由虛線及參照標號T1至T14表示。在第3圖，由「x」表示之盒子對應於接觸孔。

【0081】

第一電源電壓VGH透過電線2供應，且前SR輸出SR[n-1] 透過電線23和電極24供應至電線21。第二方向控制訊號BICTL透過電線3供應，且第一方向控制訊號BICTLB透過電線4供應。

【0082】

單元發光驅動電路ED_n之現行SR輸出SR[n]是透過電線22供應，且後發光驅動電路ED_n+1(無顯示)之SR輸出SR[n+1]是透過電線23供應。

【0083】

第一發光時序訊號EM_CLK1、第二發光時序訊號EM_CLK2、發光停止訊號ESR、第二電源電壓VGL、以及第一發光重設訊號EM_INT1分別透過電線5、電線6、電線7、電線8和電線9供應。

【0084】

電晶體T6之閘極電極11 透過相對應之接觸孔連接於電極24，且電晶體T6之電極34(例如，汲極電極)連接於電極35。電極35連結於電線5，其中第一發光時序訊號EM_CLK1透過對應之接觸孔相連至電線5。

【0085】

電極24透過相對應之接觸孔和閘極電極12相連，且電晶體T4之第二終端透過相對應之接觸孔連接於電極24。

【0086】

連結於電晶體T5之第二終端和電晶體T6之第一終端之電極25透過相對應之接觸孔連接於電極26。電線22透過接觸孔和電極26相連。單元發光驅動電路ED_n之SR輸出SR[n]透過電線22輸出。顯示於第1圖之節點N5可由電極25和電極26形成，且電晶體T5之第二終端和電晶體T6之第一終端可分別為汲極和源極。

【0087】

SR電容CSR包含用作為下部電極之閘極電極12及用作為上部電極之電極10。電極10透過接觸孔和電線22相連。閘極電極11和閘極電極12可在同層形成。

【0088】

以下，將藉參照根據本發明之揭露之示例性實施例之第4圖來說明SR輸出電容CSR之截面表面。

【0089】

第4圖為顯示沿著第3圖之線A1-A1’截取之層結構的截面圖。

【0090】

如第4圖所示，緩衝層BL形成於玻璃基板GL上，且閘極絕緣層GI1形成於緩衝層BL之上。用作為下部電極之閘極電極12形成於閘極絕緣層GI1之上，且閘極絕緣層GI2形成於閘極絕緣層GI1和閘極電極12之上。用作為上部電極之電極10形成於閘極絕緣層GI2之上。

【0091】

層間絕緣層ILD形成於電極10和閘極絕緣層GI2之上。電線22透過一觸孔CH1和電極10相連，且電極24透過接觸孔CH2連接閘極電極12。電線4和電線21和電極24形成於層間絕緣層ILD之上。保護層PI可由有機薄膜製成並形成於層間絕緣層ILD與電線4、電線21、電線22和電線24之上。像素的透明電極或發光元件的陰極電極在保護層PI之上形成。在第4圖，構件ER可以是陰極電極或像素之像素電極。

【0092】

如第4圖所顯示，SR電容CSR可在電極10和閘極電極12重疊之區域形成。如第3圖和第4圖所示，用作為上部電極之電極10以比電極10和閘極電極12重疊區域還大的區域形成。第3圖和第4圖所顯示的SR電容CSR是能夠降低寄生電容之結構例子。

【0093】

應該被理解的是本發明之揭露之示例性實施例不限於第3圖和第4圖所示之結構，且其中SR電容CSR之上部電極10以比上部電極10和閘極電極12重疊區域還大的區域形成的許多變形是可能的。

【0094】

再參考第3圖，保持電容CHOLD包含用作為下部電極之閘極電極13和用作為上部電極之電極14。閘極電極13透過接觸孔和電極37相連以形成電晶體T12之閘極。電極37透過接觸孔和電晶體T10之源極相連並透過另一接觸孔和電晶體T9之第二終端相連。電極37亦透過接觸孔CH3和閘極電極13相連。顯示於第1圖之節點N7形成如電極37，且電晶體T10之第一終端為源極。

【0095】

用作為上部電極之電極14與電極36相連。電極36透過接觸孔連接於電晶體T12之第一終端且透過另一接觸孔和電晶體T11之第二終端相連。顯示於第1圖之節點N8形成如電極36。

【0096】

以下，保持電容CHOLD之截面表面將參照根據本發明之揭露之示例性實施例之第5圖描述。

【0097】

第5圖是顯示沿著第3圖所示之線A2-A2’截取之堆疊結構的截面圖。

【0098】

如第5圖所顯示，緩衝層BL形成於玻璃基板GL之上，且閘極絕緣層GI1和半導體層Si形成於緩衝層BL之上。用作為下部電極之閘極電極13作形成於閘極絕緣層GI1之上，且閘極絕緣層GI2形成於閘極絕緣層GI1和閘極電極13之上。用作為上部電極之電極14形成於閘極絕緣層GI2之上。

【0099】

層間絕緣層ILD形成於電極14和閘極絕緣層GI2之上。電極25透過接觸孔CH3相連於閘極電極13，且電極36透過接觸孔CH4相連於電極14。電線8和電線9和電極36形成於該層間絕緣層ILD之上。可由有機薄膜製成之保護層PI形成於層間絕緣層ILD和電線8、電線9、電極25和電極36之上。像素的透明電極或發光元件之陰極電極形成於保護層PI之上。在第5圖，構件ER可以是陰極電極或是像素的像素電極。

【0100】

如第5圖所示，保持電容CHOLD形成在閘極電極13和電極14重疊的區域上。如第3圖和第5圖所示，用作為上部電極之電極14以比電極14和閘極電極13重疊區域還大之區域形成。第3圖和第5圖所示之保持電容CHOLD是可以降低寄生電容之結構之範例。

【0101】

本發明之揭露示之例性實施例不限於第3圖和第5圖所示之結構，且其中保持電容CHOLD之上部電極14可以較上部電極14和下部電極13重疊區域還大之區域形成之許多變化是可能的。

【0102】

低電容CLOW包含用作為下部電極之閘極電極15和用作為上部電極之電極16。閘極電極15可透過接觸孔和電極28相連以形成電晶體T14之閘極。電極28透過接觸孔連接至電晶體T8之汲極。第1圖所顯示之節點N6形成如電極28，且電晶體T8之第二終端是汲極。

【0103】

電極16透過接觸孔CH5和電極29相連。電極29透過接觸孔和電極30相連，且該電極30透過另一接觸孔和電線5相連。因為第一發光時序訊號EM_CLK1透過電線5供應，第一發光時序訊號EM_CLK1是供應於低電容CLOW之上部電極16。電晶體T14之電極31相連於閘極電極32，且閘極電極32是透過電線8相連。

【0104】

第6圖是顯示沿著第3圖所示之線A3-A3’的堆疊結構之剖面圖。

【0105】

如第6圖所示，緩衝層BL形成於玻璃基板GL之上，且閘極絕緣層GI1形成於緩衝層BL之上。用作為下部電極之閘極電極15形成於閘極絕緣層GI1之上，且閘極絕緣層GI2形成於閘極絕緣層GI1和閘極電極15之上。用作為上部電極之電極16形成於閘極絕緣層GI2之上。

【0106】

層間絕緣層ILD形成於電極16和閘極絕緣層GI2之上，且電極29透過接觸孔CH5和電極16相連。電極31形成於層間絕緣層ILD之上。保護層PI可由有機薄膜製成並形成於層間絕緣層ILD和電極29和電極31之上。像素的透明電極或發光元件的陰極電極形成於保護層PI之上。在第6圖，構件ER可為陰極電極或是像素的像素電極。

【0107】

如第6圖所示，低電容CLOW形成於閘極電極15和電極16重疊之區域。如第3圖和第6圖所示，用作為上部電極之電極16可具有較電極16和閘極電極15之重疊區域大之區域。顯示於第3圖和第6圖的低電容CLOW是可以降低寄生電容的結構之範例。

【0108】

示例性實施例不限於顯示於第3圖和第6圖之結構，且其中低電容CLOW之上部電極16以較上部電極16和下部電極15之重疊區域大的區域形成的許多變化是可能的。

【0109】

因此，SR電容CSR、保持電容CHOLD、和低電容CLOW可以上部電極10、上部電極14、和上部電極16以最大值覆蓋閘極電極12、閘極電極13和閘極電極15的方式形成。接著寄生電容在閘極電極12、閘極電極13和閘極電極15和位於其上之其他電極層(第4圖、第5圖、第6圖的構件ER的電極層)之間被最小化。

【0110】

可產生SR輸出SR[n]和發光控制訊號EM[n]之輸出。舉例說明，當SR輸出SR[n]和發光控制訊號EM[n]被輸入p通道電晶體的閘極電極時，SR輸出SR[n]和發光控制訊號EM[n]可於完全低位準時(即，最低電壓位準)產生。

【0111】

特別是，SR電容CSR，如第2圖所示，造成SR輸出SR[n]於第一發光時序訊號EM_CLK1於其降低之時間點5，被設置在低電壓。在此情況下，SR電容CSR之上部電極10形成以最大值地覆蓋閘極電極12以防止SR輸出SR[n]的升壓寬度由於寄生電容造成之第一發光時序訊號EM_CLK1的電壓的分歧變化而變更小。

【0112】

舉例來說，如第2圖所示，保持電容CHOLD同樣也造成節點INT_QB於第一發光重設訊號EM_INT1於其降低之時間點9被設置於較低電壓。在此情況下，保持電容CHOLD之上部電極14形成以最大值地覆蓋閘極電極13以防止節點INT_QB之升壓寬度由於藉由寄生電容導致之第一發光重設訊號EM_INT1的電壓分歧的變化而變更小。節點INT_QB被充分地降低至低電壓位準以開啟電晶體T14。因此，保持電容CHOLD的升壓操作涉及發光控制訊號EM[n]的位準。

【0113】

另外，如第2圖所示，低電容CLOW造成發光控制訊號EM[n] 於第一發光時序訊號EM_CLK1於其降低之時間點P11被設置為較低電壓。在此情況下，低電容CLOW之上部電極16形成以最大值地覆蓋閘極電極15以防止發光控制訊號EM[n]的升壓寬度由於寄生電容導致第一發光時序訊號EM_CLK1的電壓分歧的變異而變更小。

【0114】

每個SR電容CSR的上部電極10、14和16、保持電容CHOLD、和低電容CLOW可有較下部電極12、13和15和上部電極10、14和16之重疊區域較大之區域，以最大值地覆蓋下部電極12、13和15。

【0115】

另外，如同第3圖所示，用作為高電容CHIGH之上部電極之閘極電極17可覆蓋用作為下部電極之電極18。閘極電極17可以大於閘極電極17和電極18之重疊區域之區域形成。用作為輸出電容COUT之上部電極之閘極電極20，可以較閘極電極20和用作為輸出電容COUT之下部電極之電極19之重疊區域大之區域形成。

【0116】

如此，示例性實施例包含以電容之上部電極之區域形成為較上部電極和下部電極重疊區域大之方法形成之電容。

【0117】

以下，將參照根據本發明之揭露之示例性實施例之第7圖至第10圖描述驅動電路。

【0118】

第7圖顯示根據本發明之揭露之示例性實施例之掃描驅動電路之級之圖。

【0119】

掃描驅動電路包含成串排列之複數個級。每個級(例如，第n級)接受其鄰近兩個級(例如，第n-1級和第n+1級)的SR輸出(例如，SR[n-1]和SR[n+1]) 並輸出其之SR輸出(例如，SR[n])。掃描輸出S[n]是根據SR輸出之SR[n]來輸出。顯示於第7圖之級SD_n之輸出S[n]可被使用作為掃描訊號以於顯示裝置中之像素中提供數據訊號。

【0120】

以下，組成掃描驅動電路之複數個級中的每一個被指稱為單元掃描驅動電路。

【0121】

如第7圖所示，單元掃描驅動電流SD_n包含複數個電晶體S1-S14和四個電容CHOLD1、CHOLD2、CHOUT1和COUT2。

【0122】

在第7圖，與對於第1至第6圖描述之元件相同之元件使用相同參照標號。

【0123】

所有電晶體S1-S14透過p通道電晶體實施。電晶體S1-S14可根據輸入其閘極端之訊號來執行開關操作。當閘極輸入為低位準，電晶體可被開啟。當閘極輸入為高位準，電晶體可被關上。然而，本發明之揭露之示例性實施例不限於此。舉例，其他合適的電晶體可被使用以取代p通道電晶體。

【0124】

電晶體S1有相連於前單元掃描驅動電路SD_n-1之SR輸出SSR[n-1]之第一終端。第一方向控制訊號BICTLB提供於電晶體S1之閘極端，且電晶體S1之第二終端可相連於節點N11。

【0125】

電晶體S2有相連於後單元掃描驅動電路SD_n+之SR輸出SSR[n+1]之第一終端。第二方向控制訊號BICTL被提供於電晶體S2之閘極端，且電晶體S2之第二終端被連接於節點N11。

【0126】

當第一方向控制訊號BICTLB處在閘極導通位準，第二方向控制訊號BICTL處在閘極關閉位準。當第一方向控制訊號BICTLB處在閘極關閉位準，第二方向控制訊號BICTL處在閘極導通位準。因此，可理解的是第一方向控制訊號BICTLB可和第二方向控制訊號BICTL互補。

【0127】

電晶體S3有連結於節點N11之第一終端、接受第一時序訊號CLK1之閘極端、以及相連於節點N12之第二終端。電晶體S4有雙閘極構造。電晶體S4有相連於第一電源電壓VGH之源極端、相連於節點N13之雙閘極端、以及連結於節點N12之汲極端。

【0128】

電晶體S5有相連於第一電源電壓VGH之源極端、相連於節點N11之閘極端、以及相連於節點N13之汲極端。電晶體S6有配置以接受第一重設訊號INT1之閘極端、連接於節點N13之源極端、以及連結於第二電源電壓VGL之汲極端。

【0129】

電晶體S7有連接於節點N13之閘極端、連結於第一電源電壓VGH之源極端、以及連結於節點N14之汲極端。電容CHOLD連結於電晶體S7之閘極端和第一電源電壓VGH之間。

【0130】

電晶體S8有連接於節點N12之閘極端、相連於節點N14之第一終端、以及配置用以接受第二時序訊號CLK2之第二終端。輸出電容COUT1連結於電晶體S8之閘極端與節點N14之間。

【0131】

節點N14的電壓是單元掃描驅動電路SD_n的SR輸出SSR[n] ，且節點N13和節點N12的電壓分別指稱為「電壓Q1」和「電壓QB1」。

【0132】

SR輸出SSR[n]被傳輸至前單元掃描驅動電路SD_n-1和後單元掃描驅動電路SD_n+1。當電晶體S7被開啟，SR輸出SSR[n]位在高位準(例如，與第一電源電壓VGH相似或相同之電壓位準)。當電晶體S8被開啟，SR輸出SSR[n]位於與對應於第二時序訊號CLK2之電壓位準相似或相同之電壓。

【0133】

電晶體S9有相連於SR輸出SSR[n]之第一終端、配置以接受第二時序訊號CLK2之閘極端、和相連於節點N5之第二終端。

【0134】

電晶體S10有雙閘極構造。電晶體S10有相連於第一電源電壓VGH之源極端、相連於節點N16之雙閘極端、和相連於節點N15之汲極端。

【0135】

電晶體S11有連接於第一電源電壓VGH之源極端、連接於節點N14之閘極端、和連接於節點N16之汲極端。電晶體S12有配置以接受第二重設訊號INT2之閘極端、連接於節點N16之源極端、和連接於第二電源電壓VGL之汲極端。

【0136】

電晶體S13有連結於節點N16之閘極端、連接於第一電源電壓VGH之源極端、和連接於節點N17之汲極端。保持電容CHOLD2是連接於電晶體S13之閘極端和第一電源電壓VGH之間。

【0137】

電晶體S14有連接於節點N15之閘極端、連結於節點N17之第一終端、和配置以接受第一時序訊號CLK1之第二終端。輸出電容COUT2位在電晶體S14的閘極端和節點N17之間。

【0138】

節點N17之電壓為單元掃描驅動電路SD_n之掃描輸出S[n]，且節點N16和N15之電壓被指稱為「電壓Q2」和「電壓QB2」。

【0139】

當電晶體S13被開啟，掃描輸出S[n]位在高位準(例如，相似或相同於第一電源電壓VGH之電壓位準)，且當電晶體S14被開啟時，掃描輸出S[n]位於相似或相同於對應第一時序訊號CLK1的電壓位準之電壓位準。

【0140】

以下，將參照根據本發明之揭露之示例性實施例之第8圖來說明單元掃描驅動電路SD_n的操作。

【0141】

顯示於第7圖之前述的單元掃描驅動電路SD_n之所有電晶體為p通道電晶體。因此，提供至電晶體之閘極之低位準可開啟電晶體。提供至電晶體之閘極之高位準可關閉電晶體。然而，示例性實施例不限於此。舉例說明，在某些情況下，任何其他合適的電晶體種類和/或閾電壓位準都可以被使用。應當被理解的是在電晶體S1至S14的以上提到之敘述裡，電晶體之一些第一終端為源極/汲極和第二終端為汲極/源極。因此，如果第一終端為源極端，則第二終端為汲極端，且反之亦然。

【0142】

單元掃描驅動電路SD_n之前單元掃描驅動電路SD_n-1或後掃描驅動電路SD_n+1可具有與第7圖不一樣的連結關係。舉例說明，在某些狀況，相比於第7圖裡的單元掃描驅動電路，前單元掃描驅動電路SD_n-1或後單元掃描驅動電路SD_n+1可有不同的連結。在某些情況下，前單元掃描驅動電路SD_n-1或後單元掃描驅動電路SD_n+1可有和第7圖裡的單元掃描驅動電路相同的連結。

【0143】

舉例說明，在前單元掃描驅動電路SD_n-1或後單元掃描驅動電路SD_n+1，第二重設訊號INT2可連接於相對應於電晶體S6之電晶體而非第一重設訊號INT1，第一時序訊號CLK1可連接於相對應於電晶體S9之電晶體而非第二時序訊號CLK2，第一重設訊號INT1可連接於對應於電晶體S12之電晶體而非第二重設訊號INT2，且第二時序訊號CLK2可相連於對應於電晶體S3之電晶體而非第一時序訊號CLK1。在某些情況下，第二時序訊號CLK2可和對應於電晶體S14之電晶體相連而非第一時序訊號CLK1，且第一時序訊號CLK1可相連於對應於電晶體S8之電晶體而非第二時序訊號CLK2。

【0144】

第8圖是顯示根據本發明之揭露的示例性實施例之單元掃描驅動電路之節點和輸入和輸出的電壓之波形圖。

【0145】

在第8圖，假設第一方向控制訊號BICTLB是在低位準，且第二方向控制訊號BICTL在高位準。低位準可對應於較低參考電壓，像是0V。高位準可對應於相對於較低參考電壓而言較高之參考電壓(像是1V或3V)。還有，為了本發明之揭露之目的，當訊號或節點被描述為位在低位準或高位準時，應當理解為節點的電壓(或由訊號提供之電壓)分別位在低位準或高位準。

【0146】

一開始，電晶體S1可藉由第一方向控制訊號BICTLB開啟，且電晶體S2可藉由第二方向控制訊號BICTL關閉。

【0147】

在時間點P21，SR輸出SSR[n-1]和第一時序訊號CLK1降低至低位準，且電晶體S3和S5可被開啟以降低電壓QB1至中位準(例如，在高位準和低位準之間)並增加電壓Q1至高位準。在此時點，電壓QB1可不處在最低位準，而可在高位準和最低位準之間。電晶體S8被開啟，且電晶體S7被關閉。

【0148】

在時間點P22，第一時序訊號CLK1增加至高位準以使電晶體S3被關閉，且SR輸出SSR[n-1]增加到高位準以使電晶體S5關閉。在時間點P21至時間點P22的期間，具有高位準之第一電源電壓VGH被施加至節點N13以使電壓Q1處在高位準。因此，在時間點P22之後，電壓Q1可藉由保持電容CHOLD1維持住。

【0149】

在時間點P21至時間點P22的期間，具有低位準之SR輸出SSR[n-1]被施加至節點N12以使電壓QB1可處在低位準。即使在此期間之後，電壓QB1之電壓位準藉由輸出電容COUT1維持，所以電晶體S8被維持為開啟且於SR輸出SSR[n] 之電壓與對應於第二時序訊號CLK2之電壓位準相對應。

【0150】

在時間點P23，第二時序訊號CLK2降低至低位準，且SR輸出SSR[n]被降低至低位準。透過輸出電容COUT1耦合於節點N14之節點N12之電壓被降低。如第8圖所示，電壓QB1在時間點P23降低至低位準。

【0151】

在時間點P23，電晶體T9藉由具有低位準之第二時序訊號CLK2開啟，且電晶體S11藉由SR輸出SSR[n]開啟。因此，電壓QB2降低至中位準(例如，位於高和低位準之間)，且電壓Q2增加至高位準。因此，電晶體S14被開啟，且電晶體S13被關閉。

【0152】

在時間點P24，第二時序訊號CLK2增加至高位準且SR輸出SSR[n]增加至高位準。透過輸出電容COUT耦合於節點N14之節點N12之電壓可增加。因此，如第8圖所示，電壓QB1在時間點P24增加至中位準。

【0153】

在時間點P24，第二時序訊號CLK2和SR輸出SSR[n]增加至高位準使得電晶體S9和電晶體S11被關閉。在時間點P23到時間點P24之間，具有高位準之第一電源電壓VGH供應至節點N16，使得電壓Q2處在高位準。在時間點P24之後，電壓Q2藉由保持電容CHOLD2維持在高位準。

【0154】

在時間點P23至時間點P24期間，具有低位準之SR輸出SSR[n]被供應至節點N15。在時間點P24之後，電壓QB2藉由輸出電容COUT2維持在中位準，使得電晶體S14被維持為開啟並且掃描輸出S[n]對應至第一時序訊號CLK1的電壓位準。

【0155】

在時間點P25，第一重設訊號INT1降低至低位準，且電晶體S6被開啟。接著，第二電源電壓VGL和節點N13相連以致電壓Q1可降低至低位準且電晶體S4被開啟，且節點N12被連結至第一電源電壓VGH以使電壓QB1增加至高位準。

【0156】

在時間點P26，第一時序訊號CLK1降低至低位準，且掃描輸出S[n]降低至低位準。透過輸出電容COUT2耦合至節點N17之節點N15之電壓也被降低。因此，電壓QB2在時間點P26降低至低位準。

【0157】

在時間點P27，第一時序訊號CLK1增加至高位準，且掃描輸出S[n]增加至高位準。透過輸出電容COUT2耦合於節點N17之節點N15之電壓也被增加。因此，如第8圖所示，電壓QB2在時間點P27被增加至中位準。

【0158】

在時間點P28，第二重設訊號INT2降低至低位準，且電晶體S12被開啟。接著，第二電源電壓VGL相連於節點N16以使電壓Q2降低至低位準，且電晶體S10被開啟，讓節點N15相連於第一電源電壓VGH以因此增加電壓QB2至高位準。

【0159】

以下，將參照根據本發明之揭露之示例性實施例之第9圖來說明第7圖中之掃描驅動電路SD_n之佈局。

【0160】

第9圖為根據本發明之揭露的示例性實施例之單元掃描驅動電路SD_n之平面佈局圖。

【0161】

如第9圖所示，其中形成電晶體S1至S14區域由虛線以及參照標號S1-S14表示。在第9圖，用「x」表示之盒子對應至接觸孔。

【0162】

另外，為了更好地理解及便於描述，在第9圖，第一電源電壓VGH、第二電源電壓VGL、第一方向控制訊號BICTLB、第二方向控制訊號BICTL、前SR置輸出SSR[n-1]、後SR輸出SSR[n+1]、第一重設訊號INT1、和第二重設訊號INT2傳輸至其的線路用相應的命名表示而不再使用另外的參照標號。

【0163】

參照第9圖，輸出電容COUT1包含用作為上部電極之電極51和用作為下部電極之閘極電極52。電極51具有之區域較閘極電極52和電極51之重疊區域要大。電極51透過接觸孔CH7相連於電極42，且電極42透過接觸孔相連於電晶體S8之第一終端和電晶體S7之汲極端。閘極電極52是電晶體S8之閘極電極，且透過接觸孔CH6相連於電極41。電極41相連於電晶體S3之第二終端和電晶體S4之汲極端。

【0164】

第10圖為顯示根據本發明之揭露之示例性實施例之沿著第9圖之線A4-A4’截取之層結構之橫截面圖。

【0165】

如第10圖所示，緩衝層BL形成於玻璃基板GL之上，且閘極絕緣層GI1形成於緩衝層BL之上。用作為下部電極之閘極電極52形成在閘極絕緣層GI1之上，且閘極絕緣層GI2形成於閘極絕緣層GI1和閘極電極52之上。用作為上部電極之電極51形成於閘極絕緣層GI2之上。

【0166】

層間絕緣層ILD形成於電極51和閘極絕緣層GI2之上，且電極41透過接觸孔CH6相連於閘極電極52。電極42形成於層間絕緣層ILD之上並透過接觸孔CH7和電極51相連。保護層PI可由有機薄膜形成，且形成於層間絕緣層ILD和電極41和42之上。像素之透明電極或發光元件之陰極電極形成於保護層PI之上。在第10圖，構件ER可為陰極電極或是像素之像素電極。

【0167】

如第10圖所示，輸出電容COUT1可形成於電極51和閘極電極52重疊之區域。電極51可具有較電極51和閘極電極52重疊之區域大之區域。顯示於第10圖之輸出電容COUT1是能夠降低寄生電容之結構之範例。

【0168】

輸出電容COUT2包含用作為上部電極之電極54和用作為下部電極之閘極電極53。電極54具有之區域較閘極電極53和電極54之重疊區域大。電極54透過接觸孔CH8相連於電極44，且該電極44透過接觸孔相連於電晶體S13之汲極端。閘極電極54是電晶體S14之閘極電極，且透過接觸孔相連於電極43。電極43相連於電晶體S9之第二終端和電晶體S10之汲極端。

【0169】

第11圖顯示根據本發明之揭露之示例性實施例沿著第9圖之線A5-A5’截取之層結構的截面圖。

【0170】

如第11圖所示，緩衝層BL形成於玻璃基板GL之上，且閘極絕緣層GI1形成於緩衝層BL之上。用作為下部電極之閘極電極53形成於閘極絕緣層GI1之上，且閘極絕緣層GI2形成於閘極絕緣層GI1和閘極電極53之上。用作為上部電極之電極54形成於閘極絕緣層GI2之上。

【0171】

層間絕緣層ILD形成於電極54和閘極絕緣層GI2之上，且電極44透過接觸孔CH8和閘極電極54相連。保護層PI可以有機薄膜製成，且形成於電極44之上。像素之透明電極或發光元件之陰極電極形成於保護層PI之上。在第11圖，構件ER可為陰極電極或是像素之像素電極。

【0172】

如第11圖所示，輸出電容COUT2可形成於電極54和閘極電極53重疊之區域。電極54可具有之區域較電極54和閘極電極53重疊區域大。顯示於第10圖之輸出電容COUT2為能夠降低寄生電容之結構範例。

【0173】

相連在預定變量輸入電晶體之閘極之間之升壓電容透過變量輸入充分地升壓電晶體之閘極電壓。然而，在先前技術中，存在因為升壓電容的寄生電容所造成之升壓效果不充分的問題。

【0174】

根據示例性實施例，上部電極係以這樣的方法形成以覆蓋上部電極和下部電極重疊之區域，以將升壓電容器的寄生電容最小化。

【0175】

以下，顯示裝置1將參考根據本發明揭露之示例性實施例之第12圖來說明。

【0176】

如第12圖所示，該顯示裝置1包含控制器100、掃描驅動電路200、數據驅動器300、發光驅動電路400和顯示單元500。

【0177】

控制器100配置以接受輸入圖像訊號R、G、和B，以及用以控制顯示單元500之顯示的輸入控制訊號。輸入圖像訊號R、G、和B包含各個像素PX之亮度資訊，且亮度資訊包含用以表示灰度之預先數值之其中之一之數據，例如，1024(即，2¹⁰)、256(即，2⁸)或64(即、2⁶)。輸入控制訊號之範例包含垂直同步訊號Vsync、水平同步訊號Hsync、和主要時序訊號MCLK。

【0178】

控制器100配置以用於處理輸入圖像訊號R、G、和B以及基於輸入控制訊號產生圖像數據訊號DR、DG和DB、發光控制訊號CONT3，掃描控制訊號CONT2、或數據控制訊號CONT1，以此方法以適合用於數據驅動器300、掃描驅動電路200、發光驅動電路400、和顯示單元500之操作條件。

【0179】

控制器100可以藉由和垂直同步訊號Vsync同步，每列地驅動輸入圖像訊號R、G、和B以及和水平同步訊號Hsync同步，每行地驅動輸入圖像訊號R、G、和B，以排列圖像數據訊號DR、DG、和DB。控制器100可以傳輸掃描控制訊號CONT2至掃描驅動電路200、和數據控制訊號CONT1和圖像數據訊號DR、DG和DB至數據驅動器300。

【0180】

掃描驅動電路200可基於掃描控制訊號CONT2分別傳輸複數個掃描訊號至複數個掃描線Gi1-Gik和Gw1-Gwk (其中k為任何大於1之整數)。掃描控制訊號CONT2可包含以上所描述之訊號BICTL、BICTLB、CLK1、CLK2、INT1和INT2。掃描控制訊號CONT2也可包含掃描起始訊號。

【0181】

數據驅動器300可產生對應於圖像數據訊號DR、DG和DB之複數像之數據訊號，且可根據數據控制訊號CONT1傳輸圖像數據訊號DR、DG和DB至複數個數據線D1-Dm。

【0182】

發光驅動電路400可根據該發光控制訊號CONT3傳輸複數個發光訊號至複數個發光控制線EM1-EMk。發光控制訊號CONT3。發光控制訊號CONT3可包含在上所述之訊號BICTL、BICTLB、EM_INT1、EM_INT2、EMCLK1和EM_CLK2。發光控制訊號CONT3也可包含發光起始訊號。

【0183】

顯示單元500包含延伸於行方向之複數個數據線D1-Dm(其中m為任何大於1之整數)、延伸於列方向之複數個掃描線Gi1-Gik和Gw1-Gwk、延伸於列方向之複數個發光控制訊線EM1-EMk、以及複數個像素PX。數據線D1-Dm、掃描線Gi1-Gik和Gw1-Gwk、和發光控制線EM1-EMk連結於複數個像素PX。

【0184】

每個像素PX可以包含至少一紅、綠、和藍色濾色器R、G和B。對應於圖像數據訊號DR、DG、和DB之複數個數據電壓可透過數據線D1-Dm傳輸至像素PX。用於以列為單元選擇像素PX之複數個掃描訊號可透過掃描線Gi1-Gik和Gw1-Gwk傳輸至像素PX。以列為單位控制像素發光之複數個發光訊號透過發光控制線EM1-EMk傳輸至像素PX。

【0185】

第13圖顯示根據本發明之示例性實施例之複數個像素之其中之一之範例。

【0186】

根據參照第13圖，一個像素PX可連接於第n個掃描線Gin和Gwn，以及第n個發光控制線EMn，和第m個數據線Dm。

【0187】

像素PX可包含開關電晶體Ms、驅動電晶體Md、複數個電晶體M1-M4、電容C1、和有機發光二極體(OLED)。在第13圖，電晶體Ms、Md、和M1-M4被顯示為p通道類型之電晶體之PMOS(p通道金屬氧化物半導體)電晶體，但可以採用其他電晶體而非PMOS電晶體。

【0188】

開關電晶體Ms有連結於掃描線Gwn之閘極端、連結於數據線Dm之第一終端、以及連結於驅動電晶體Md之源極端之第二終端。當開關電晶體基於施加於掃描線Gwn之掃描訊號之低位準開啟時，開關電晶體Ms可傳輸由數據線Dm提供之數據電壓至驅動電晶體Md之源極端。

【0189】

驅動電晶體Md有當開關電晶體Ms被開啟時，數據電壓傳輸至其之源極端、連結至容C1之第一電極之閘極端、以及連結至電晶體M4之第一終端之汲極端。電容C1之第二電極相連於提供電壓ELVDD之電源線。

【0190】

電晶體M1有相連於掃描線Gwn之閘極端、相連於驅動電晶體Md之閘極電極之第一終端、以及相連於驅動電晶體Md之汲極電極之第二終端。當施加於掃描線Gwn之掃描訊號處在低位準時，電晶體M1 被開啟。當電晶體M1被開啟，驅動電晶體Md可操作為二極管連結之電晶體。

【0191】

電晶體M2可有相連於掃描線Gin之閘極端、相連於重設電壓VINT之第一終端、和相連於驅動電晶體Md之閘極端之第二終端。

【0192】

電晶體M3有相連於發光控制線En之閘極端、相連於供應電壓ELVDD之電源線之源極端、和相連於驅動電晶體Md之源極端之汲極端。

【0193】

電晶體M4有相連於發光控制線En之閘極端、相連於驅動電晶體Md之汲極電極之第一終端、和相連於有機發光二極體之陽極之第二終端。有機發光二極體之陰極相連於供應電壓ELVSS之電源線。有機發光二極體可根據當電晶體M3和M4被發光訊號開啟時，流經驅動電晶體Md之電流來發光。亦應當被理解的是，電壓ELVDD和ELVSS可設置為不同類型之電壓。在某些情況下，電壓ELVDD可比電壓ELVSS還大。在某些情況下，電壓ELVSS可為接地節點(例如，0V)。

【0194】

第14圖為顯示用以解釋根據本發明之揭露之示例性實施例之第13圖所示之像素PX之操作之驅動時序圖。

【0195】

如第14圖所示，在時間點P31之週期，具有低位準之掃描訊號被供應至掃描線Gin。電晶體M2因此而開啟，因此電壓VINT被供應至電晶體Md之閘極電極。因為電容之上電極相連於提供電壓ELVDD之電源供應線且電容之下電極相連於供應重設電壓VINT之線，電容C1藉由從電壓ELVDD減去重設電壓VINT所得之電壓充電。

【0196】

接著，在時間點P32之週期，具有低位準之掃描訊號被供應至掃描線Gwn。接著，開關電晶體Ms和電晶體M1被開啟。一旦電晶體M1被開啟，該驅動電晶體Md處在二極體連接狀態。因此，在電晶體Md之小訊號等效模型中，電晶體Md之閘極和源極之間的電壓變成電晶體Md的閾電壓。

【0197】

另外，數據電壓由數據線Dm透過開啟的開關電晶體M供應至驅動電晶體Md之源極。當來自數據線Dm之數據電壓為電壓Vdata且驅動電晶體Md之閾電壓為電壓Vth(負電壓)時，驅動電晶體Md之閘極電壓變成Vdata+Vth。接著，電容C1藉由ELVDD-(Vdata+Vth)所得之電壓充電。

【0198】

接著，在時間點P33之週期，具有低位準之發光訊號被供應至發光控制線EMn。接著，電晶體M3和M4被開啟，然後根據驅動電晶體Md的閘極和源極之間之電壓差( Vgs=(Vdata+Vth)-ELVDD)) 之驅動電流被傳輸至有機發光二極體。在此情況下，驅動電流可由下列方程式1得到。

【0199】

(方程式1)

【0200】

其中， I_OLED表示透過驅動電晶體Md流至發光二極體之電流，且β為與驅動電晶體Md相關之高寬比和氧化物電容成正比之常數。

【0201】

一般來說，偏差由於非均勻之製造過程而產生每個像素 PX 內，使得施加至有機發光二極體之電流量有所差異。因此，發光亮度有變異。然而，根據本發明之揭露之示例性實施例，如同由方程式1所理解的，即使在位於各個像素PX的驅動電晶體Md之閾電壓彼此不同，這些閾電壓的影響是相同的(即，驅動電晶體Md之閾電壓不影響供應至有機發光二極體之電流)。因此，其可能供應有機發光二極體穩定之電流。這可以解決位在不同地方之像素PX的亮度不平衡之問題。

【0202】

發光驅動電路400可包含複數個單元發光驅動電路ED_n(見第1圖)。除此之外，掃描驅動電路200可包含複數個單元掃描驅動電路SD_n。傳輸至掃描線Gi1-Gin之每個掃描訊號為相對應於SR輸出SSR[n]或前單元掃描驅動電路的輸出之訊號。傳輸至掃描線Gw1-Gwn之每個掃描訊號可為相對應於掃描輸出S[n]之訊號。

【0203】

因此，可藉由連結具有可降低升壓電晶體之寄生電容的構造之電容確保電壓之發光驅動電路和掃描驅動電路、和包含其之顯示裝置，已經在上述說明中描述。

【0204】

在第12圖、第13圖和第14圖中，雖然已描述包含發光驅動電路、掃描驅動電路、和像素之顯示裝置，但示例性實施例不限於此。舉例說明，該顯示裝置可包含發光驅動電路和掃描驅動電路之任一。另外，像素包含根據發光控制訊號執行開關操作之電晶體，但，在某些情況下，像素可不包含這樣的電晶體。更甚者，應當被理解的是，所描述的為電容和電晶體之理想行為；然而可發生所描述之行為之變形。舉例來說，在電容裡電壓位準的輕微放電不被顯示出來，而是，圖中顯示電容之理想穩定的電壓位準。更進一步，應當被理解的是電介質可以分隔電容之上部電極和下部電極。電介質可為絕緣體。因此，電容可藉由以絕緣層設置分開之兩個導電層來形成。

【0205】

對於領域內之習知技術者而言為顯而易見是，可對本發明之揭露進行各種修改及變形而不脫離所揭露之標的的精神或範圍。因此，本發明之揭露意圖涵蓋所附之申請專利範圍及其均等物範疇中之所揭露之標的之修改及變形。