CN104170062A - 用于在半导体衬底上构造接触部的方法和半导体装置 - Google Patents

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Abstract

本发明涉及一种用于在半导体衬底(50)上构造接触部的方法，所述方法具有以下步骤：将至少一种金属(66)施加在所述半导体衬底(50)的外侧的至少一个暴露的部分面(68)上和/或在所述半导体衬底(50)上施加的层的至少一个暴露的部分面(68)上，其中，所述部分面(68)由绝缘层(58)的至少一个边缘区域(70)包围，其中，至少部分地以所述至少一种金属(66)覆盖所述绝缘层(58)的所述至少一个边缘区域(70)；加热所述半导体衬底(50)，由此在所述至少一个部分面(68)上施加的至少一种金属(66)与所述至少一个部分面(68)的至少一种半导体材料反应成半导体金属材料作为所述至少一个接触部的最终材料或者再加工材料；并且在使用蚀刻材料的情况下，以比用于所述半导体金属材料的蚀刻率更高的用于所述至少一种金属(66)的蚀刻率实施蚀刻步骤。此外，本发明涉及一种半导体装置。

Description

用于在半导体衬底上构造接触部的方法和半导体装置
技术领域
本发明涉及一种用于在半导体衬底上构造接触部的方法。此外，本发明涉及一种半导体装置。
背景技术
图1a和1b示出根据现有技术的半导体装置的示意图。
例如可以借助在DE 102010030850 A1中描述的方法构造在图1a和1b中示意性给出的常规的半导体装置。该半导体装置包括碳化硅载体10，在所述碳化硅载体的上侧构造有栅极堆叠结构(Gate-Stapel-Struktur)12和多个传导的接触部14。
在图1b中，借助沿着图1a的线AA'的横截面给出栅极堆叠结构12的内部构造。在示出的实施例中，栅极堆叠结构12包括在碳化硅载体10的上侧上施加的栅极氧化物层16、至少部分覆盖所述栅极氧化物层16的栅极金属化层18和在所述层16和18上施加的绝缘层20。借助以不同浓度的注入(Implantation)22至26，所述接触部14中的每一个与栅极堆叠结构12电连接。此外，所述接触部14中的每一个设置在栅极堆叠结构12的开口28中。根据现有技术通过以下方式能够实现开口28中的接触部14的湿化学结构化或干化学结构化：在每一个开口28的边缘与(未给出的)光刻掩膜的边缘之间分别保持间距a0。间距a0通常至少超过20纳米，大多超过50纳米，通常超过100纳米。间距a0对于每一个接触部14的与碳化硅载体10的上侧平行地定向的延展b是相对大的。
发明内容
本发明实现具有权利要求1的特征的用于在半导体衬底上构造接触部的方法以及具有权利要求11的特征的半导体装置。
发明优点
通过根据本发明的方法的实施，可以在无自身的光刻层面的情况下制造准自调准的接触部。可选择地，也可以借助光刻层面以对调准的小的要求和对蚀刻偏差()的小的要求来结构化所述接触部。
所述方法尤其可以应用于有利的半导体装置的制造。因此，所述方法用于实现栅极堆叠结构和至少一个接触部之间的小于10纳米的相对小的间距。通过至少一个接触部和栅极堆叠结构之间的显著降低的间距的可构造性，可以实现具有更小的平行于设有至少一个接触部的衬底表面的延展的半导体装置。通过以所述方式获得的材料节省——例如衬底材料的节省，可以更便宜地制造有利的半导体装置。此外，半导体装置的更小的可构造性使得其运输、安装和使用变得容易。此外，至少一个栅极堆叠结构和至少一个接触部之间的更小的间距的实现也可以用于配有接触部的衬底表面的面上的更高的单元浓度。在所述情形中，本发明也可以用于降低晶体管的导通电阻。
在所述方法的一种有利的实施方式中，以距至少一个栅极堆叠结构一间距地构造接触部中的至少一个，所述间距小于10纳米。因此，在所述方法的实施中可以放弃调准偏差(Justagevorhalt)或者蚀刻偏差。
在所述方法的一种有利的扩展方案中，在至少一种金属的施加和半导体衬底的加热之间可以实施在蚀刻方向上的至少一个离子束蚀刻步骤，所述蚀刻方向倾斜于与半导体衬底的外侧垂直地定向的轴线。因此，在加热半导体衬底之前可以实现至少一种金属的粗略的结构化，由此可以防止，在加热期间至少一种金属在不期望的部位处与半导体衬底的材料或者与在其上施加的至少一种物质发生反应。
例如，可以施加镍、钛、铝、钽和/或钨作为至少一种金属。因此，所述有利的方法适于由不同的材料构造多个接触部。
特别地，在施加至少一种金属之前可以在半导体衬底的外侧的至少一个部分外侧上和/或在在半导体衬底上施加的层上构造绝缘层并且在待构造的至少一个接触部的至少一个部位处使半导体衬底的外侧的至少一个部分面和/或在半导体衬底上施加的层的至少一个部分面暴露。例如可以将至少一个二氧化硅层和/或氮化硅层构造为绝缘层。因此，可以将低成本的并且可简单加工的材料用于绝缘层。
同样可以使至少一个栅极堆叠结构和/或至少一个栅极堆叠子结构由绝缘层覆盖。通过这种方式，能够在加热半导体衬底期间可靠地保护所覆盖的部件以免与所述至少一种金属接触。此外，可以将覆盖栅极堆叠子结构的绝缘层作为所述栅极堆叠结构的子单元用于使栅极堆叠结构完整。借助绝缘层的所述多功能性，可以节省方法步骤和材料。
在加热期间例如可以将衬底加热到至少600℃的温度上。可以借助炉简单地并且快速地实施所述方法步骤。
在一种有利的实施方式中，在使用蚀刻材料的情况下以比用于所述半导体金属材料的蚀刻率更高的用于所述至少一种金属的蚀刻率实施各向同性的蚀刻步骤作为所述蚀刻步骤。因此，所述蚀刻步骤可以简单地并且在相对短的时间内实施。
例如，构造至少一个源极接触部作为至少一个接触部。这是有利的，因为尤其在MOSFET中期望每一个源极接触部与相邻的栅极堆叠结构之间的更小的间距。然而，在此所描述的方法的可实施性不限于源极接触部的制造。
在相应的半导体装置中也保证以上所描述的优点。
在一种有利的实施方式中，至少一个栅极堆叠结构与接触部中的至少一个之间的间距小于5纳米。这能够实现半导体装置的平行于配有接触部的衬底上侧的延展的显著的降低和/或能够实现面上的单元浓度的显著提高。
特别地，至少一个接触部可以以距至少一个栅极堆叠结构小于10纳米、尤其小于5纳米的间距地由其包围。因此，半导体装置可以具有多个接触部在栅极堆叠结构的开口中的特别有利的布局。
所述至少一个接触部可以是源极接触部。因此，也可以将有利的半导体装置构造为功率半导体(MOSFET)、尤其构造为碳化硅功率半导体。
在有利的半导体装置中，所述至少一个接触部可以由至少部分地覆盖栅极堆叠结构或者栅极堆叠子结构的绝缘层包围，所述绝缘层在其外表面上具有镍、钛、铝、钽和/或钨的残余痕迹。借助这种残余痕迹可以看出，半导体装置借助以上所描述的有利的方法制造。
附图说明
以下根据附图阐述本发明的其他特征和优点。附图示出：
图1a和1b：根据现有技术的半导体装置的示意图；
图2：用于显示所述方法的第一实施方式的流程图，所述方法用于在半导体衬底上构造接触部；
图3：用于阐述所述方法的第二实施方式的半导体衬底的示意性横截面，所述方法用于在半导体衬底上构造接触部；
图4：半导体装置的一种实施方式的示意性俯视图。
具体实施方式
图2示出用于显示所述方法的第一实施方式的流程图，所述方法用于在半导体衬底上构造接触部。
在可选择的方法步骤S0中，稍后可以在半导体衬底上构造与所构造的至少一个接触部共同起作用的结构。例如，可以在半导体衬底中引入至少一个注入。同样，可以在半导体衬底上沉积至少一种材料。特别地，可以在半导体衬底上构造至少一个栅极堆叠结构和/或至少一个栅极堆叠子结构。对此，可以实施栅极氧化或者沉积栅极金属化，例如多晶硅。
此外，在方法步骤S0中可以在半导体衬底的外侧的至少一个部分外侧上和/或在在半导体衬底上施加的层上构造绝缘层。例如可以将至少一个二氧化硅层和/或氮化硅层构造为绝缘层。绝缘层尤其可以包括高温氧化物，所述高温氧化物在600℃至1000℃之间的温度的情况下构造。此外，可以使用DCS和氮氧化物(N2O)作为初始材料来构造绝缘层。然而，替代在此所列举的示例，也可以使用其他的材料来构造绝缘层。
至少一个栅极堆叠结构和/或至少一个栅极堆叠子结构可以由绝缘层覆盖。如果至少一个栅极堆叠子结构由绝缘层覆盖，则至少也可以使用绝缘层的区域作为借此构造的栅极堆叠结构的子单元。通过绝缘层的多功能性，可以节省材料和/或方法步骤。
在方法步骤S0中，也可以在待构造的至少一个接触部的至少一个部位处使半导体衬底的外侧的至少一个部分面和/或在半导体衬底上施加的层的至少一个部分面从先前构造的绝缘层暴露。为了结构化绝缘层，可以实施常规的结构化步骤。
在方法步骤S1中，将至少一种金属施加在半导体衬底的外侧的至少一个暴露的部分面上和/或施加在层的至少一个暴露的部分面上，所述层施加在半导体衬底上。在施加至少一种金属时，至少部分地以至少一种金属覆盖绝缘层的至少一个边缘区域，所述至少一个边缘区域包围(先前暴露的)所述部分面。因此，可以相对大面积地实现至少一种金属的施加。例如，可以施加镍、钛、铝、钽和/或钨作为至少一种金属。为了施加至少一种金属，可以将所述至少一种金属溅射到尤其未遮罩的半导体衬底上。因此，可以简单并且快速地实施方法步骤S1。
在可选择的方法步骤S2中，可以粗略地结构化至少一种所施加的金属。例如，这可以通过光刻步骤和湿化学的蚀刻来实现。应当指出，用于实施所述方法的方法步骤S2不是必需的。当所有待保护以免与至少一种金属发生反应的结构在外侧上由绝缘层遮盖时，尤其可以放弃所述结构化步骤。如果实施方法步骤S2，则至少一种金属的粗略的结构化就足够。应当指出，不是必需使绝缘层的至少一个边缘区域从至少一种金属暴露。
在方法步骤S1或S2之后实施的方法步骤S3中，加热具有在至少一个部分面上并且在至少一个边缘区域上施加的至少一种金属的半导体衬底。通过加热，激发在至少一个部分面上施加的至少一种金属与所述至少一个部分面的至少一种半导体材料反应成半导体金属材料(作为至少一个接触部的最终材料或者再加工材料(Weiterverarbeitungsmaterial))。
在加热期间，可以将半导体衬底加热到至少600℃的温度上。例如，将半导体衬底加热至约1000℃的温度上，持续时间2分钟。可以在考虑至少一种所施加的金属的情况下和/或在考虑至少一个部分面的半导体材料的情况下相对自由地选择在加热期间所要保持的温度和所述方法步骤的持续时间。例如，可以通过快速热退火工艺步骤实现具有在至少一个部分面和至少一个边缘区域上施加的至少一种金属的半导体衬底的加热。
在加热期间例如至少一种金属和至少一种半导体材料可以反应成稍后的至少一个接触部的最终材料。作为替代方案，也可以产生再加工材料，至少一种金属和至少一种半导体材料相互反应成所述再加工材料，所述再加工材料在另一个(未描述的)方法步骤中与至少另一种物质反应成至少一个接触部的最终材料。通过加热，也可以构造在所述时刻或者稍后构造的至少一个接触部的欧姆特性。只要这是所期望的，则可以在加热期间调节对于欧姆特性的构造而言足够高的温度。以下还描述一种对此替代的做法。
在加热具有在至少一个部分面和至少一个边缘区域上施加的至少一种金属的半导体衬底期间，至少一种金属可以部分地与绝缘层发生反应。然而，绝缘层的绝缘材料的消耗通常是可忽略的小。如果绝缘层在至少一个接触部的构造之后也还要实施功能，则可以通过具有略微增大的厚度的绝缘层的构造(例如约40纳米)容易地补偿所述耗费。
在方法步骤S3之后，实施蚀刻步骤作为方法步骤S4。这在使用蚀刻材料的情况下以比用于所述半导体金属材料的蚀刻率更高的用于所述至少一种金属的蚀刻率实现。在方法步骤S4中实施的蚀刻步骤尤其可以是各向同性的蚀刻步骤。应当指出，可以使用多种蚀刻材料来实施方法步骤S4。在考虑至少一种金属和考虑半导体金属材料的情况下可以相对自由地选择蚀刻材料的选择。例如，在方法步骤S4中，可以借助磷酸和硝酸的混合物容易地去除作为所述至少一种金属使用的镍。在此，在绝缘层的外表面上可能残留至少一种金属的残余痕迹。所述残余痕迹尤其也可能是至少一种金属与绝缘层的绝缘材料的结合(Bindungen)。
可以借助已知的方法进一步加工借助以上所描述的方法步骤制造的半导体衬底。
可以以距至少一个栅极堆叠结构一平行于配有至少一个接触部的半导体表面地定向的间距地构造借助以上所描述的方法构造的至少一个接触部，所述间距小于10nm。特别地，所述间距可以小于5纳米。因此，借助以上所描述的方法可以实现至少一个所构造的接触部在至少一个栅极堆叠结构上的布局，所述布局保证在半导体表面上的有利的高的单元密度。
在一种特别有利的实施方式中，构造至少一个源极接触部作为至少一个接触部。所述源极接触部例如可以构造在碳化硅衬底上。因此，借助所述方法可以在没有用于结构化源极接触部的结构化步骤的情况下构造功率半导体(MOSFET)。因此，也可以称作配备有源极接触部的功率半导体的自调准的制造工艺。
然而，在此所描述的方法的可使用性不限于具有源极接触部的功率半导体。相反，可以借助在此所描述的方法制造大量电部件。
在所述方法的一种有利的扩展方案中，在方法步骤S3期间在第一炉工艺中将至少一种被沉积的金属加热到相对较低的在500℃至800℃之间的温度上。通过所述第一炉工艺，所述至少一种金属可以与半导体材料——例如碳化硅发生反应，而反应产物没有变得欧姆传导/良好传导。通过低的温度，可以降低所述至少一种金属和绝缘层的绝缘材料之间发生反应的可能性。随后，可以在方法步骤S4中去除剩余的至少一种金属。然后，可以将第二炉工艺实施为可选的方法步骤S5，以便借助更高的温度保证至少一个接触部的足够好的传导性。所述做法的优点是绝缘层的绝缘材料在方法步骤S3期间在保持低的接触电阻的情况下更少的降解。
图3示出用于阐述所述方法的第二实施方式的半导体衬底的示意性的横截面，所述方法用于在半导体衬底上构造接触部。
在图3中示意性地示出具有在所述半导体衬底上构造的栅极堆叠结构52的半导体衬底50。半导体衬底50例如可以是碳化硅衬底。然而，此外描述的方法的可实施性没有限于将碳化硅衬底用作半导体衬底50。
为了构造栅极堆叠结构52，在半导体衬底50上沉积栅极氧化物层54。栅极氧化物层54部分地由栅极金属化层例如由多晶硅56覆盖。在栅极层54和56上施加绝缘层58，例如氧化硅层和/或氧化硅层。然而，由层54至58构造栅极堆叠结构52仅仅可以理解为示例性的。
作为对栅极堆叠结构52的补充，还可以在半导体衬底50中引入注入60至64，借助所述注入可以构造在栅极堆叠结构52和借助此外所描述的方法构造的接触部之间的电连接。可以以大的设计自由度选择注入60至64的浓度和离子。
所述方法具有以上已经描述的方法步骤S1，其中，沉积至少一种金属——例如镍、钛、铝、钽和/或钨。通过这种方式，以至少一种金属66覆盖至少一个从层54至58(仍)暴露的或者已暴露的部分面68/开口。因此，可以如此大面积实现至少一种金属66的施加，使得至少部分地以所述至少一种金属66覆盖绝缘层58的至少一个边缘区域70，所述至少一个边缘区域包围所述至少一个部分面68。可选地，随后可以实施以上已经描述的方法步骤S2。
在所述方法的在此所描述的实施方式中，在方法步骤S1或S2之后(即在至少一种金属66的施加和半导体衬底50的稍后的加热之间)实施在蚀刻方向72上的离子束蚀刻步骤，所述蚀刻方向倾斜于轴线74/晶片垂直线(Wafersenkrechten)，所述轴线/晶片垂直线与具有构造在半导体衬底上的半导体结构52的半导体衬底50的外侧垂直地定向。蚀刻方向72可以与轴线74/晶片垂直线以一在5°至88°之间、优选在30°至85°之间、有利地在60°至80°之间的角倾斜地定向。图3中示出的方法步骤的可实施性不限于确定的角。这在沿着蚀刻方向72定向的离子束和轴线74/晶片垂直线之间的强烈倾斜的情况下也可以解释为离子束蚀刻。借助这种离子束蚀刻/离子束蚀刻步骤，可以通过简单的方式大面积地从栅极堆叠结构52去除至少一种金属66。
然而，在离子束蚀刻/离子束蚀刻步骤期间，仅仅从栅极堆叠结构52的离开半导体衬底50地定向的至少一个上侧76并且从栅极堆叠结构52的至少一个相邻于所述上侧76的侧壁区域78去除所述至少一种金属66。相反，在部分面68和绝缘层58的包围部分面68的边缘区域70方面，栅极堆叠结构52作为屏蔽起作用，因此不从/几乎不从部分面68以及绝缘层58的边缘区域70去除所述至少一种金属66。这可以理解如下：没有或者仅仅部分地从可称作栅极堆叠结构52中的开口的基础的至少一个部分面68并且从至少一个相邻的边缘区域70去除所述至少一种金属66。
借助根据图3阐述的方法步骤，在方法步骤S3/接触部合金化之前已经从至少一个上侧76并且从栅极堆叠结构52的至少一个相邻的侧壁区域78去除所述至少一种金属66。这引起，在随后实施的方法步骤S3和S4之后在绝缘层52上(几乎)没有残留所述至少一种金属的残余痕迹。通过这种方式能够保证键合金属化的改善的附着和借助所述方法制造的半导体装置的提高的可靠性。
关于随后可实施的方法步骤S3和S4，参考先前的实施。
图4示出半导体装置的一种实施方式的示意性俯视图。
在图4中示意性示出的半导体装置包括一个(未示出的)半导体衬底和设置在半导体衬底的外侧的至少一个部分面68上和/或中的和/或在半导体衬底上施加的层的至少一个部分面上和/或中的至少一个接触部80，所述至少一个接触部由半导体金属材料构造。此外，半导体装置在半导体衬底的外侧上和/或在在半导体衬底上施加的层上具有栅极堆叠结构52，其与所述至少一个接触部80相邻设置。关于半导体衬底、栅极堆叠结构52和至少一个接触部80的材料参考以上实施。
平行于具有在其上构造的至少一个接触部80的半导体表面地定向的、在至少一个栅极堆叠结构52与所述接触部80中的至少一个之间的间距a1小于10纳米。特别地，至少一个栅极堆叠结构52与接触部80中的至少一个之间的间距a1小于5纳米。根据有利的小的间距a1可以看出，半导体装置借助以上所描述的方法的一种实施方式来制造。关于由所述半导体装置保证的优点，参考以上的实施方式。
在所示出的实施方式中，所述至少一个接触部80以距至少一个栅极堆叠结构52一小于10纳米/5纳米的间距a1地由其包围。这也可以描述为，在至少一个栅极堆叠结构52中的开口中以距其一小于10纳米/5纳米的间距a1构造至少一个接触部80。
半导体装置借助以上所描述的方法的制造也可以从以下看出：所述至少一个接触部80由至少部分地覆盖栅极堆叠结构52或者栅极堆叠子结构的绝缘层58包围，所述绝缘层在其外表面上具有镍、钛、铝、钽和/或钨的残余痕迹。所述残余痕迹也可能归因于在此列举的金属与绝缘层58的绝缘材料的合成(Verbindung)。
在所示出的实施方式中，至少一个接触部80是源极接触部。然而，借助图4给出的半导体装置不限于源极接触部作为所述至少一个接触部80的装配。

Claims (15)

1.一种用于在半导体衬底(50)上构造接触部(80)的方法，所述方法具有以下步骤：
-将至少一种金属(66)施加在所述半导体衬底(50)的外侧的至少一个暴露的部分面(68)上和/或在所述半导体衬底(50)上施加的层的至少一个暴露的部分面(68)上，其中，所述部分面(68)由绝缘层(58)的至少一个边缘区域(70)包围，其中，至少部分地以所述至少一种金属(66)覆盖所述绝缘层(58)的所述至少一个边缘区域(70)(S1)；
-加热具有在所述至少一个部分面(68)上并且在所述至少一个边缘区域(70)上施加的至少一种金属(66)的半导体衬底(50)，由此在所述至少一个部分面(68)上施加的至少一种金属(66)与所述至少一个部分面(68)的至少一种半导体材料反应成半导体金属材料作为所述至少一个接触部(80)的最终材料或者再加工材料(S3)；并且
-在使用蚀刻材料的情况下，以比用于所述半导体金属材料的蚀刻率更高的用于所述至少一种金属(66)的蚀刻率实施蚀刻步骤(S4)。
2.根据权利要求1所述的方法，其中，以距至少一个栅极堆叠结构(52)一间距(a1)地构造所述接触部(80)中的至少一个，所述间距小于10纳米。
3.根据权利要求1或2所述的方法，其中，在所述至少一种金属(66)的施加和所述半导体衬底(50)的加热之间实施在蚀刻方向(72)上的至少一个离子束蚀刻步骤，所述蚀刻方向倾斜于与所述半导体衬底(50)的外侧垂直地定向的轴线(74)。
4.根据以上权利要求中任一项所述的方法，其中，施加镍、钛、铝、钽和/或钨作为所述至少一种金属(66)。
5.根据以上权利要求中任一项所述的方法，其中，在施加所述至少一种金属(66)之前在所述半导体衬底(50)的外侧的至少一个部分外侧上和/或在在所述半导体衬底(50)上施加的层上构造所述绝缘层(58)并且在待构造的至少一个接触部(80)的至少一个部位处使所述半导体衬底(50)的外侧的所述至少一个部分面(68)和/或在所述半导体衬底(50)上施加的层的至少一个部分面暴露。
6.根据权利要求5所述的方法，其中，将至少一个二氧化硅层和/或氮化硅层构造为所述绝缘层(58)。
7.根据权利要求5或6所述的方法，其中，至少一个栅极堆叠结构(52)和/或至少一个栅极堆叠子结构(54，56)由所述绝缘层(58)覆盖。
8.根据以上权利要求中任一项所述的方法，其中，在所述加热期间将所述半导体衬底(50)加热到至少600℃的温度上。
9.根据以上权利要求中任一项所述的方法，其中，在使用蚀刻材料的情况下以比用于所述半导体金属材料的蚀刻率更高的用于所述至少一种金属(66)的蚀刻率实施各向同性的蚀刻步骤作为所述蚀刻步骤。
10.根据以上权利要求中任一项所述的方法，其中，构造至少一个源极接触部作为所述至少一个接触部(80)。
11.一种半导体装置，所述半导体装置具有：
一个半导体衬底(50)；
设置在所述半导体衬底(50)的外侧的至少一个部分面(68)上和/或中的和/或在所述半导体衬底(50)上施加的层的至少一个部分面上和/或中的至少一个接触部(80)，所述至少一个接触部由半导体金属材料构造；和
设置在所述半导体衬底(50)的外侧上的和/或在所述半导体衬底(50)上施加的层上的栅极堆叠结构(52)，所述栅极堆叠结构与所述接触部(80)中的至少一个相邻；
其特征在于，
所述至少一个栅极堆叠结构(52)与所述接触部(80)中的至少一个之间的间距(a1)小于10纳米。
12.根据权利要求11所述的半导体装置，其中，所述至少一个栅极堆叠结构(52)与所述接触部(80)的至少一个之间的间距(a1)小于5纳米。
13.根据权利要求11或12所述的半导体装置，其中，所述至少一个接触部(80)以距所述至少一个栅极堆叠结构(52)一小于10纳米的间距地由其包围。
14.根据权利要求11至13中任一项所述的半导体装置，其中，所述至少一个接触部(80)是源极接触部。
15.根据权利要求11至14中任一项所述的半导体装置，其中，所述至少一个接触部(80)由至少部分地覆盖所述栅极堆叠结构(52)或者栅极堆叠子结构(54，56)的绝缘层(58)包围，所述绝缘层在其外表面上具有镍、钛、铝、钽和/或钨的残余痕迹。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP2206781B1 (en) 2004-06-28 2015-12-02 The University Of Western Australia Antisense oligonucleotides for inducing exon skipping and methods of use thereof

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0666588A2 (en) * 1994-02-07 1995-08-09 Applied Materials, Inc. Metal CVD process with post-deposition removal of alloy produced by CVD process
JP2005276978A (ja) * 2004-03-24 2005-10-06 Nissan Motor Co Ltd オーミック電極構造体の製造方法、オーミック電極構造体、半導体装置の製造方法および半導体装置
CN101330056A (zh) * 2007-06-19 2008-12-24 中芯国际集成电路制造(上海)有限公司 用于在存储器结构中形成自对准共源极的方法和装置
CN101467262A (zh) * 2006-04-04 2009-06-24 半南实验室公司 结势垒肖特基整流器及其制造方法
WO2010095544A1 (ja) * 2009-02-18 2010-08-26 三菱電機株式会社 半導体装置の製造方法および半導体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4965576B2 (ja) * 2007-02-14 2012-07-04 パナソニック株式会社 半導体装置及びその製造方法
US20090236676A1 (en) * 2008-03-20 2009-09-24 International Business Machines Corporation Structure and method to make high performance mosfet with fully silicided gate
DE102010030850B4 (de) 2010-07-02 2023-03-23 Robert Bosch Gmbh Verfahren zur Herstellung eines Siliziumkarbid(SiC)-Träger mit einem flächigen Kontakt
JP5777455B2 (ja) * 2011-09-08 2015-09-09 株式会社東芝 半導体装置および半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0666588A2 (en) * 1994-02-07 1995-08-09 Applied Materials, Inc. Metal CVD process with post-deposition removal of alloy produced by CVD process
JP2005276978A (ja) * 2004-03-24 2005-10-06 Nissan Motor Co Ltd オーミック電極構造体の製造方法、オーミック電極構造体、半導体装置の製造方法および半導体装置
CN101467262A (zh) * 2006-04-04 2009-06-24 半南实验室公司 结势垒肖特基整流器及其制造方法
CN101330056A (zh) * 2007-06-19 2008-12-24 中芯国际集成电路制造(上海)有限公司 用于在存储器结构中形成自对准共源极的方法和装置
WO2010095544A1 (ja) * 2009-02-18 2010-08-26 三菱電機株式会社 半導体装置の製造方法および半導体装置

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