CN104167416B - 半导体装置和电子设备 - Google Patents
半导体装置和电子设备 Download PDFInfo
- Publication number
- CN104167416B CN104167416B CN201410160192.2A CN201410160192A CN104167416B CN 104167416 B CN104167416 B CN 104167416B CN 201410160192 A CN201410160192 A CN 201410160192A CN 104167416 B CN104167416 B CN 104167416B
- Authority
- CN
- China
- Prior art keywords
- layer
- semiconductor
- transistor
- semiconductor layer
- trigger
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 239000004065 semiconductor Substances 0.000 title claims abstract description 197
- 239000000758 substrate Substances 0.000 claims description 33
- 230000004888 barrier function Effects 0.000 claims description 18
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 8
- 229920005591 polysilicon Polymers 0.000 claims description 8
- 238000009826 distribution Methods 0.000 claims description 6
- 241000208340 Araliaceae Species 0.000 claims 1
- 235000005035 Panax pseudoginseng ssp. pseudoginseng Nutrition 0.000 claims 1
- 235000003140 Panax quinquefolius Nutrition 0.000 claims 1
- 235000008434 ginseng Nutrition 0.000 claims 1
- 239000003990 capacitor Substances 0.000 description 22
- 238000004519 manufacturing process Methods 0.000 description 15
- 238000010276 construction Methods 0.000 description 14
- 230000000052 comparative effect Effects 0.000 description 12
- 238000010586 diagram Methods 0.000 description 10
- 239000000463 material Substances 0.000 description 10
- 230000005611 electricity Effects 0.000 description 8
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 230000000694 effects Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 5
- 238000000034 method Methods 0.000 description 5
- 229910044991 metal oxide Inorganic materials 0.000 description 4
- 150000004706 metal oxides Chemical class 0.000 description 4
- PXHVJJICTQNCMI-UHFFFAOYSA-N Nickel Chemical compound [Ni] PXHVJJICTQNCMI-UHFFFAOYSA-N 0.000 description 3
- ATJFFYVFTNAWJD-UHFFFAOYSA-N Tin Chemical group [Sn] ATJFFYVFTNAWJD-UHFFFAOYSA-N 0.000 description 3
- 230000008569 process Effects 0.000 description 3
- 238000012545 processing Methods 0.000 description 3
- 230000003068 static effect Effects 0.000 description 3
- 230000008859 change Effects 0.000 description 2
- 230000000295 complement effect Effects 0.000 description 2
- 238000013461 design Methods 0.000 description 2
- 238000002955 isolation Methods 0.000 description 2
- 238000012986 modification Methods 0.000 description 2
- 230000004048 modification Effects 0.000 description 2
- 239000000377 silicon dioxide Substances 0.000 description 2
- 238000012360 testing method Methods 0.000 description 2
- 230000008901 benefit Effects 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 239000013078 crystal Substances 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000000203 mixture Substances 0.000 description 1
- 229910052759 nickel Inorganic materials 0.000 description 1
- 150000004767 nitrides Chemical class 0.000 description 1
- 230000003071 parasitic effect Effects 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- 238000004088 simulation Methods 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 238000003466 welding Methods 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/0203—Particular design considerations for integrated circuits
- H01L27/0248—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection
- H01L27/0251—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices
- H01L27/0266—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements
- H01L27/027—Particular design considerations for integrated circuits for electrical or thermal protection, e.g. electrostatic discharge [ESD] protection for MOS devices using field effect transistors as protective elements specially adapted to provide an electrical current path other than the field effect induced current path
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Semiconductor Integrated Circuits (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
本发明提供了半导体装置和电子设备。所述半导体装置包括：晶体管，其被构造用来基于触发信号而使第一端子与第二端子之间电导通；以及触发器件，其被形成于形成有所述晶体管的晶体管区域中，并且被构造用来基于施加至所述第一端子的电压而生成所述触发信号。所述电子设备包括上述半导体装置和内部电路，所述内部电路被连接至所述第一端子和所述第二端子。本发明能够减小集成于半导体装置中的电路的布局面积。
Description
技术领域
本发明涉及均包括保护电路的半导体装置和电子设备，所述保护电路被构造用来保护内部电路免受因静电放电（ESD：electrostatic discharge）而造成的损害。
背景技术
典型的半导体装置包括用于保护内部电路免受因静电放电而造成的损害的保护电路。例如，日本未经审查的专利申请公开案No.2006-121007和No.2004-14929披露了均包括触发电路（在该触发电路中，设定了预定的时间常数）、反相器和N型MOS（Metal OxideSemiconductor：金属氧化物半导体）晶体管的保护电路。日本未经审查的专利申请公开案No.2006-121007中的触发电路是通过将电阻器元件和电容器元件彼此串联地连接在电源端子与地面端子之间而构成的，并且日本未经审查的专利申请公开案No.2004-14929中的触发电路是通过将P型MOS晶体管和电容器元件彼此串联地连接在电源端子与地面端子之间而构成的。在这些保护电路每一者中，触发电路通过使因施加至电源端子的静电而造成的电压信号的波形钝化（rounding）来生成触发信号。然后，反相器使该触发信号反转，并且N型MOS晶体管基于该经过反转的触发信号而从断开（OFF）状态改变为接通（ON）状态。因此，保护电路通过该N型MOS晶体管而把施加至电源端子的静电向地面释放。
此外，用于对静电具有高耐受性的晶体管的各种技术已经被公开。例如，日本未经审查的专利申请公开案No.H2-271673公开了如下的晶体管：通过在栅极与源极之间和在栅极与漏极之间设置未经过硅化的区域，该晶体管实现了对静电的耐受性的提高。
发明内容
目前所期望的是能够减小集成于半导体装置中的电路的布局面积，并且期望进一步的小型化。
目前还期望的是提供均包括能够减小其布局面积的保护电路的半导体装置和电子设备。
本发明的实施例提供了一种半导体装置，其包括晶体管和触发器件。所述晶体管被构造用来基于触发信号而使第一端子与第二端子之间电导通。所述触发器件被形成于形成有所述晶体管的晶体管区域中，并且被构造用来基于施加至所述第一端子的电压而生成所述触发信号。
本发明的实施例提供了一种电子设备，其包括：晶体管；触发器件；和内部电路。所述晶体管被构造用来基于触发信号而使第一端子与第二端子之间电导通。所述触发器件被形成于形成有所述晶体管的晶体管区域中，并且被构造用来基于施加至所述第一端子的电压而生成所述触发信号。所述内部电路被连接至所述第一端子和所述第二端子。
在本发明的各实施例的半导体装置和电子设备中，所述触发器件基于施加至所述第一端子的电压而生成所述触发信号，并且所述晶体管基于所述触发信号而被接通或关断。所述触发器件被形成于所述晶体管区域中。
在本发明的各实施例的半导体装置和电子设备中，因为所述触发器件被形成于所述晶体管区域中，因此使得能够减小布局面积。
需要理解的是，前面的一般说明和下面的详细说明都是示例性的，并且旨在提供对本发明要求保护的技术的进一步解释。
附图说明
这里所包括的附图提供了对本发明的进一步理解，这些附图被并入本说明书中且构成本说明书的一部分。这些附图图示了各实施例，并且与本说明书一起用来解释本发明的原理。
图1是图示了本发明的实施例的保护电路的构造示例的框图。
图2是图示了图1所示的触发器件的等效电路的电路图。
图3是图示了图1所示的晶体管和触发器件的布局的平面图和截面图。
图4是用于说明图1所示的晶体管的骤回（snapback）操作的说明图。
图5是用于说明图1所示的晶体管中的电流流动的说明图。
图6是示意性地图示了图1所示的保护电路的布局的说明图。
图7是图示了比较例的保护电路的构造示例的框图。
图8是示意性地图示了图7所示的保护电路的布局的说明图。
图9是图示了图7所示的晶体管的布局的平面图和截面图。
图10是图示了变形例的保护电路中的晶体管和触发器件的布局的平面图。
图11是图示了另一变形例的保护电路的构造示例的框图。
图12是图示了又一变形例的保护电路的构造示例的框图。
图13是图示了应用了实施例的保护电路的半导体装置的构造示例的框图。
图14是图示了应用了实施例的保护电路的电视的外观构造的立体图。
具体实施方式
下面，将参照附图来详细地说明本发明的一些实施例。需要注意的是，将按照下列顺序进行说明。
1.实施例
2.应用例
1.实施例
构造示例
图1图示了实施例的保护电路的构造示例。保护电路1被构造用来把施加至电源端子T1的静电向地面端子T2释放。保护电路1包括触发器件10、反相器12和晶体管13。
触发器件10被构造用来基于施加至电源端子T1的信号而生成触发信号St。如稍后将会说明的，触发器件10在形成有晶体管13的区域中被构造于半导体基板100P的表面上。触发器件10通过利用预定的时间常数τ使电源端子T1的电压信号的波形钝化，来生成触发信号St。时间常数τ例如可以基于诸如HBM（Human Body Model，人体模型）和CDM（ChargedDevice Model，带电器件模型）等ESD测试规格而被设定。HBM模拟从带电人体的静电放电，并且时间常数τ可以被设定为例如约1微秒[usec]。此外，CDM模拟从自身带电的器件的放电，并且时间常数τ可以被设定为例如约1纳秒[nsec]。在保护电路1中，在正常的电源接通时，电源电压通过时间常数τ而缓慢改变；因此，触发信号St差不多跟随电源端子T1的电压（电源电压）。在这种情况下，晶体管13以维持断开状态的方式进行操作。另一方面，在静电被施加至电源端子T1的情况下，电源端子T1的电压急剧地改变；因此，触发信号St不跟随电源端子T1的电压。在这种情况下，晶体管13瞬间地变成接通状态，从而把静电从电源向地面释放。
图2图示了触发器件10的等效电路。如稍后将会说明的，触发器件10是通过在半导体基板100P上层叠绝缘层141、电阻层142等而构成的，并且可以用分布参数电路（distributed parameter circuit）来表征，该分布参数电路由电阻层142的电阻成分和绝缘层141的电容成分构成。在该图中，用由多个电阻器元件91和多个电容器元件92构成的阶梯模型（ladder model）来表征分布参数电路。更具体地，多个电阻器元件91彼此串联连接，并且各电阻器元件91的分接头（tap）被连接至各电容器元件92的第一端。多个电容器元件92的第二端彼此连接。如稍后将会说明的，电容器元件92的第二端对应于半导体基板100P。电压VSS被施加到半导体基板100P。这样的构造允许触发器件10起到具有时间常数τ的低通滤波器的作用。
反相器12是使输入信号的逻辑反转、然后输出经过逻辑反转的信号的电路。反相器12的输入端被连接至触发器件10的输出端，并且反相器12的输出端被连接至晶体管13的栅极。反相器12是由奇数段（例如，3段）的反相电路构成的，并且各反相电路被构造用来在电压VDD与电压VSS之间执行逻辑操作。
晶体管13是N型MOS晶体管，并且晶体管13的漏极、栅极和源极分别被连接至电源端子T1、反相器12的输出端和地面端子T2。
图3图示了晶体管13和触发器件10的布局的示例，并且图3中的部分（A）和部分（B）分别图示了平面图和沿着线III-III在箭头方向上所取得的截面图。利用用于制造CMOS（Complementary Metal Oxide Semiconductor：互补金属氧化物半导体）的典型工艺，晶体管13和触发器件10被形成于P型半导体基板100P上。如图3中的部分（A）所示，元件隔离部99以环形被形成于半导体基板100P的表面中，并且晶体管13和触发器件10被形成于由元件隔离部99包围着的区域（晶体管区域RTR）中。在该示例中，晶体管13被划分为4个晶体管元件23A至23D，并且晶体管元件23A至23D被布局成使得由晶体管元件23A至23D中的相邻两个晶体管元件共用漏极或源极。此外，在该示例中，触发器件10被划分为4个触发元件11A至11D，并且由触发元件11A至11D的串联连接构成。如同此处所使用的，术语“晶体管元件23”在必要时被用作晶体管元件23A至23D中的任何一个。同样地，术语“触发元件11”在必要时被用作触发元件11A至11D中的任何一个。
晶体管13包括：半导体层102N、112N和122N；绝缘层131；以及导电层132。半导体层102N、112N和122N是被设置于半导体基板100P的表面中的N型半导体层。电压VSS从外部设备通过以环形形成的半导体层129P而被提供给半导体基板100P。半导体层102N和半导体层122N彼此以预定间隔形成，并且半导体层122N和半导体层112N彼此以预定间隔形成。半导体层102N对应于晶体管13的漏极，并且半导体层112N对应于晶体管13的源极。绝缘层131在半导体层112N与半导体层122N之间的区域中被形成于半导体基板100P上。绝缘层131可以由例如氧化硅（SiO2）构成。导电层132被形成于绝缘层131上。导电层132对应于晶体管13的栅极。导电层132可以由使用钴（Co）或镍（Ni）等经过硅化（silicided）的多晶硅构成。导电层132还起到被用来在制造工艺中彼此分离地形成半导体层112N和半导体层122N的掩膜层的作用。晶体管元件23A至23D的导电层132（栅极）彼此连接，并且通过配线而被连接至反相器12（未图示）的输出端。
触发元件11A至11D中的各者均包括绝缘层141、电阻层142和阻挡层143。绝缘层141在半导体层102N（漏极）与半导体层122N之间的区域中被形成于半导体基板100P上。与绝缘层131一样，绝缘层141可以由例如氧化硅构成。电阻层142被形成于绝缘层141上。电阻层142例如可以由未经过硅化的多晶硅构成。换句话说，与导电层132不同的是，电阻层142通过未被硅化而实现了高的电阻值。阻挡层143被形成于电阻层142上。阻挡层143可以由例如氮化物膜构成。阻挡层143具有当在制造工艺中将导电层132硅化时用于阻止电阻层142被硅化的功能。此外，阻挡层143还具有作为被用来彼此分离地形成半导体层102N和半导体层122N的掩膜层的功能。触发元件11A至11D的电阻层142通过接触部144和配线145而彼此串联连接，并且电阻层142的串联连接的第一端（最左边的触发元件11A的上端）被连接至电源端子T1（未图示），并且电阻层142的串联连接的第二端（最右边的触发元件11D的上端）被连接至反相器12（未图示）的输入端。
绝缘层130被形成于半导体基板100P、半导体层102N、半导体层112N、半导体层122N、导电层132和阻挡层143上，从而覆盖它们。例如，绝缘层130可以由诸如氧化硅等绝缘材料构成。在绝缘层130的与半导体层102N（漏极）对应的部分中形成有开口部，并且在该开口部中形成有用于将配线104连接到半导体层102N的接触部103。晶体管元件23A至23D的配线104（漏极配线）彼此连接起来，并且被连接至电源端子T1（未图示）。此外，在绝缘层130的与半导体层112N（源极）对应的部分中形成有开口部，并且在该开口部中形成有用于将配线114连接到半导体层112N的接触部113。晶体管元件23A至23D的配线114（源极配线）彼此连接起来，并且被连接至地面端子T2（未图示）。
作为制造工序，首先，在半导体基板100P中形成元件隔离部99。然后，通过同一工艺在半导体基板100P上同时形成绝缘层131和141，在此之后，通过同一工艺同时形成导电层132（栅极）和电阻层142。需要注意的是，这时候导电层132没有被硅化。然后，在半导体基板100P的表面中同时形成半导体层102N（漏极）、112N（源极）和122N，并且在半导体基板100P的表面中形成半导体层129P。接着，在电阻层142上形成阻挡层143，在此之后，通过硅化处理（siliciding process）有选择地使导电层132硅化。然后，形成绝缘层130，从而覆盖半导体基板100P、半导体层102N、半导体层112N、半导体层122N、导电层132和阻挡层143等。在此之后，在绝缘层130中形成接触孔，并且形成接触部103和113以及配线104和114等。
因此，在保护电路1中，半导体层122N被设置于半导体层102N（漏极）与半导体层112N（源极）之间。因此，如稍后将会说明的，晶体管13容易地引起骤回操作，并且使得能够增强对静电的耐受性。
而且，在保护电路1中，绝缘层141和电阻层142等在半导体层102N（漏极）与半导体层122N之间的区域中被层叠于半导体基板100P上，从而形成触发器件10（触发元件11A至11D）。因此，利用电阻层142的电阻成分和绝缘层141的电容成分，触发器件10的时间常数τ是可实现的，并且允许触发器件10被形成于晶体管13的区域中；因此，使得能够减小保护电路1的布局面积。
在本说明书中，电源端子T1对应于本发明的实施例中的“第一端子”的一具体示例，并且地面端子T2对应于本发明的实施例中的“第二端子”的一具体示例。绝缘层141对应于本发明的实施例中的“第一绝缘层”的一具体示例。半导体基板100P对应于本发明的实施例中的“第一半导体层”的一具体示例。半导体层102N对应于本发明的实施例中的“第二半导体层”的一具体示例。半导体层112N对应于本发明的实施例中的“第三半导体层”的一具体示例。半导体层122N对应于本发明的实施例中的“第四半导体层”的一具体示例。绝缘层131对应于本发明的实施例中的“第二绝缘层”的一具体示例。
操作和功能
接下来，下面将说明该实施例的保护电路1的操作和功能。
总体操作的概要
首先，下面将会参照图1来说明保护电路1的总体操作的概要。触发器件10通过利用时间常数τ使电源端子T1的电压信号的波形钝化，来生成触发信号St。反相器12使触发信号St的逻辑反转。晶体管13基于经过逻辑反转的触发信号St而接通或关断。因此，在保护电路1中，在正常的电源接通时，晶体管13以维持断开状态的方式进行操作；另一方面，在静电被施加至电源端子T1的情况下，晶体管13瞬间地变成接通状态，并且以把静电从电源向地面释放的方式进行操作。
关于对静电的耐受性
在保护电路1中，在静电被施加至电源端子T1的情况下，晶体管13的栅极电压瞬间变成高电平，从而使晶体管13变成接通状态，因此从电源向地面释放静电。在这时，晶体管13通过执行下面将会说明的所谓的骤回操作，容易地将静电从电源向地面释放。
图4示意性地图示了骤回操作。当晶体管13的栅极电压变成高电平并且该晶体管变成接通状态时，电流从半导体层102N（漏极）流向半导体层112N（源极）。在这时，由于静电施加至电源端子T1，所以在半导体层102N（漏极）中生成了比正常操作状态下的电压高很多的电压。在这样的情况下，电流从半导体层102N（漏极）流向半导体基板100P从而引起半导体基板100P的电位上升。然后，当半导体基板100P的电位达到一定电压时，如图4所示，半导体层102N、半导体基板100P和半导体层112N形成NPN寄生双极晶体管BJT，并且更多的电流从半导体层102N通过半导体基板100P而流向半导体层112N。换句话说，晶体管13利用骤回操作而允许比典型操作状态下的MOS晶体管的漏极电流更多的电流流动，并且使得能够有效地从电源向地面释放静电。因此，在保护电路1中，通过在晶体管13中执行骤回操作，使得能够增强对静电的耐受性。
此外，在晶体管13中，半导体层122N被设置于半导体层102N（漏极）与半导体层112N（源极）之间。换句话说，半导体层102N（漏极）和半导体层122N彼此分离地而被形成，并且具有比半导体层102N和122N的电阻率更高的电阻率的半导体基板100P被夹在半导体层102N与122N之间。因此，使得能够减小在骤回操作期间内在源极与漏极之间的电阻成分，使得电流能够更容易流动，并且使得能够更有效地从电源向地面释放静电。
而且，如下面将会说明的，可防止电流集中于半导体基板100P的被夹在半导体层102N与122N之间的部分中，并且使得能够增强对静电的耐受性。
图5示意性地图示了当晶体管13变成接通状态时的电流流动。如图5所示，已从配线104流到半导体层102N（漏极）的电流I在半导体层102N的表面附近流动。然后，当电流I流向靠近触发元件11的底部的半导体基板100P时，电流I分散地流动从而减小了电流密度。在此之后，电流I从半导体基板100P流向半导体层122N。在半导体层122N中，电流I在半导体层122N的表面附近流动。因此，在晶体管13中，电流I分散地流过半导体层102N（漏极）与半导体层122N之间的半导体基板100P，并且使得这个区域中的电流密度相应地减小；因此，使得能够增强对静电的耐受性。
关于面积
在保护电路1中，触发器件10（触发元件11A至11D）被形成于形成有晶体管13的区域中。因此，如下面将会说明的，使得能够减小保护电路1的面积。
图6图示了保护电路1的布局。保护电路1可以被设置成例如靠近电源端子T1用的焊盘（pad）（焊盘区域RPAD）。反相器区域RINV是其内设置有反相器12的区域。晶体管区域RTR是其内设置有晶体管13和触发器件10的区域。在保护电路1中，触发器件10与晶体管13一起被设置于晶体管区域RTR中；因此，与稍后将会说明的比较例的保护电路1R相比，允许减小保护电路1的面积。
关于制造工艺
此外，在保护电路1中，电阻层142是由与导电层132（栅极）的材料相同的材料（例如，多晶硅）形成的，并且阻挡层143被形成于电阻层142上从而阻止电阻层142被硅化；因此，使得制造工序被简化了。换句话说，在通过与导电层132的制造工艺不同的制造工艺来形成电阻层142的情况下，制造工艺的数量增多了；因此，制造工序就会是复杂的。另一方面，在保护电路1中，通过与导电层132（栅极）的制造工艺相同的制造工艺来形成电阻层142，在此之后，有选择地只将导电层132硅化。因此，使得能够通过简单的制造工序来形成具有高电阻率的电阻层142和具有低电阻率的导电层132。
比较例
接下来，通过与比较例的保护电路1R相比，下面将会说明本实施例的保护电路1的效果。该比较例与本实施例的不同之处在于用于生成触发信号St的电路构造。其他构造与本实施例中的构造（参照图1等）相同。
图7图示了比较例的保护电路1R的构造示例。图8图示了保护电路1R的布局。保护电路1R包括触发电路90R和晶体管13R。触发电路90R被构造用来基于电源端子T1中的电压信号而生成触发信号St，并且触发电路90R包括电阻器元件91R和电容器元件92R。电阻器元件91R的第一端被连接至电源端子T1，并且电阻器元件91R的第二端被连接至电容器元件92R的第一端和反相器12的输入端。电容器元件92R的第一端被连接至电阻器元件91R的第二端和反相器12的输入端，并且电容器元件92R的第二端被连接至地面端子T2。这种构造允许触发电路90R起到具有时间常数τ的低通滤波器的作用。换句话说，触发电路90R是集总常数电路（lumped constant circuit），并且触发电路90R的时间常数τ是由电阻器元件91R的电阻值和电容器元件92R的电容值所决定的。电阻器元件91R被设置于电阻器元件区域RRES中，并且电容器元件92R被设置于电容器元件区域RCAP中。
图9图示了晶体管13R的布局的示例，图9中的部分（A）和部分（B）分别图示了平面图和沿着线IX-IX在箭头方向上所取得的截面图。在这个示例中，晶体管13R同样被划分为晶体管元件23RA至23RD。晶体管13R包括半导体层102N（漏极）与半导体层112N（源极）之间的半导体层122N。阻挡层143R在半导体层102N（漏极）与半导体层122N之间的区域中被形成于半导体基板100P上。换句话说，在本实施例的保护电路1中，由绝缘层141、电阻层142和阻挡层143构成的触发元件11被形成于这一区域中，但是另一方面，在比较例的保护电路1R中，只有阻挡层143R被形成于这一区域中。阻挡层143R被构造用来在制造工艺中彼此分离地形成半导体层102N和半导体层122N。
在比较例的保护电路1R中，允许以与本实施例的保护电路1完全相同的方式增强对静电的耐受性。然而，在比较例的保护电路1R中，电阻器元件91R和电容器元件92R被构造成单独的个体，并且，如图8所示，电阻器元件91R和电容器元件92R分别被形成于与晶体管区域RTR不同的专用区域（分别是电阻器元件区域RRES和电容器元件区域RCAP）中。因此，整个保护电路1R的布局面积会增大。特别是，在使设计满足HBM ESD测试规格的情况下，必须将时间常数τ设定为大的值，并且电阻器元件91R的电阻值和电容器元件92R的电容值相应地变大（例如，分别是500千欧[kΩ]和5皮法[pF]）。在这种情况下，电阻器元件区域RRES的面积和电容器元件区域RCAP的面积会增大，从而导致整个保护电路1R的布局面积增大。
另一方面，在本实施例的保护电路1中，触发器件10（触发元件11A至11D）是通过在晶体管区域RTR中在半导体基板100P上层叠绝缘层141和电阻层142等而构成的。换句话说，在保护电路1中，触发器件10被构造成由电阻层142的电阻成分和绝缘层141的电容成分构成的分布参数电路的一个个体；因此，与比较例中的将电阻器元件91R和电容器元件92R构造成单独的个体的情况相比，紧凑的构造是可实现的。此外，在保护电路1中，触发器件10被形成于晶体管区域RTR中，并且专用于触发器件10的区域是不必要的。因此，允许整个保护电路1的布局面积（参照图6）小于比较例的整个保护电路1R的布局面积（参照图8）。换句话说，在比较例的保护电路1R中，为了增强对静电的耐受性，设置了阻挡层143R以用于彼此分离地形成半导体层102N和半导体层122N；然而，在本实施例的保护电路1中，触发器件10被形成于形成有阻挡层143的空间中以便有效地使用该空间。因此，在保护电路1中，允许减小布局面积。
效果
这样，在本实施例中，触发器件被形成于晶体管区域中；因此，允许减小保护电路的布局面积。
此外，在本实施例中，触发器件被构造成由电阻层的电阻成分和绝缘层的电容成分构成的分布参数电路的一个个体；因此，允许触发器件具有紧凑的构造，并且允许减小保护电路的布局面积。
而且，在本实施例中，电阻层是由与导电层（栅极）的材料相同的材料形成的，并且阻挡层被形成于该电阻层上从而阻止该电阻层被硅化；因此，允许制造工序被简化。
变形例1
在上述实施例中，晶体管13被划分为4个晶体管元件23A至23D；然而，晶体管元件的数量不限于4个，并且晶体管13可以被划分为例如3个以下或5个以上的晶体管元件23，或者晶体管13可以不被划分为多个晶体管元件。
此外，在上述实施例中，触发器件10是由4个触发元件11A至11D构成的；然而，触发元件的数量不限于4个，并且触发器件10可以由3个以下或5个以上的触发元件构成。
变形例2
在上述实施例中，设置了与晶体管元件23的数量相等的数量的触发元件11，并且触发元件11彼此串联连接；然而，本实施例不限于此，并且可以让比晶体管元件23的数量少的数量的触发元件11彼此串联连接。在图10所示的示例中，左侧的两个触发元件11A和11B彼此串联连接，并且触发元件11A和11B的串联连接的第一端（最左边的触发元件11A的上端）被连接至电源端子T1，且触发元件11A和11B的串联连接的第二端（从左侧算起的第二个触发元件11B的上端）被连接至反相器12的输入端。此外，在这个示例中，从左侧算起的第三个触发元件11C的上端被连接至从左侧算起的第二个触发元件11B的上端，并且从左侧算起的第三个触发元件11C的下端被连接至从左侧算起的第四个触发元件11D的下端，由此使用这两个触发元件11C和11D作为电容器元件。
变形例3
在上述实施例中，触发器件10生成触发信号St；然而，本实施例不限于此，并且，例如，通过将其他元件添加到触发器件10中而构造出的触发电路可以生成触发信号St。更具体地，例如，像图11所示的保护电路1C一样，可以使用触发器件10和被设置于反相器12的输入端与地面端子T2之间的电容器元件14来构造出触发电路90C。此外，例如，虽然未图示，但是可以通过进一步使电阻器元件串联连接至触发器件10来构造出触发电路。
变形例4
在上述实施例中，电压VSS被施加给晶体管13的背栅（back gate）；然而，本实施例并不限于此。可供选择的是，例如，像图12所示的保护电路1D一样，反相器12的输出电压可以被施加给晶体管13D的背栅。于是，使得在晶体管13D中的骤回操作期间内该背栅的电压进一步增大；因此，允许减小漏极与源极之间的电阻成分，并且允许电流更容易流动。需要注意的是，在这种情况下，较佳的是，设置有P型阱作为晶体管13的背栅，并且为了该P型阱与半导体基板100P之间的电隔离而在该P型阱与半导体基板100P之间设置有N阱，电压VDD被施加给该N阱。
2.应用例
接下来，下面将会说明上述实施例和上述各变形例中所描述的保护电路的应用例。
图13图示了应用了上述实施例等的任一种保护电路的半导体装置1的构造示例。半导体装置2包括内部电路30以及保护电路20A、20B和20C。电压VDD通过电源端子T1而被提供给内部电路30，并且电压VSS通过地面端子T2而被提供给内部电路30。然后，内部电路30基于通过输入端子Tin而被提供过来的输入电压Vin来执行处理，并且将该处理的结果作为输出电压Vout输出至输出端子Tout。保护电路20A被设置于电源端子T1与地面端子T2之间，保护电路20B被设置于输入端子Tin与地面端子T2之间，并且保护电路20C被设置于输出端子Tout与地面端子T2之间。保护电路20A至20C中的每一者由上述实施例等的任一种保护电路构成。换句话说，上述实施例等的保护电路不仅可以应用于电源端子T1，还可以应用于包括输入端子Tin和输出端子Tout的各种端子。
图14图示了应用了上述实施例等的任一种保护电路的电视的外观。该电视可以包括图像显示屏部510，图像显示屏部510包括前面板511和滤光玻璃512。该电视含有包括了上述实施例等的任一种保护电路的半导体装置。
上述实施例等的保护电路除了可以应用于上述这样的电视之外，还可以应用于包括数码相机、笔记本型个人电脑、诸如移动电话等便携式终端装置、便携式游戏机和摄像机在内的任何领域中的电子设备。换句话说，上述实施例等的保护电路可以应用于任意领域中的电子设备。
虽然参照实施例、变形例和应用于电子设备中的应用例说明了本发明的技术，但是该技术不限于这些，并且可以进行各种修改。
例如，在上述实施例等中，晶体管13是由N型MOS晶体管构成的；然而，晶体管13不限于此。可供选择的是，晶体管13可以由例如P型MOS晶体管构成。在这种情况下，代替反相器12的是，可以优选地设置有被构造成不用执行逻辑反转等就将输入的逻辑电平输出的缓冲电路。
而且，例如，在上述实施例等中，电阻层142是由与导电层132的材料相同的材料（例如，多晶硅）形成的；然而，电阻层142的材料不限于此。可供选择的是，电阻层142可以由与导电层132的材料不同的材料形成。即使在这种情况下，也允许减小保护电路的布局面积。
需要注意的是，本发明的技术还可以被构造成如下所述。
（1）一种半导体装置，它包括：
晶体管，其被构造用来基于触发信号而使第一端子与第二端子之间电导通；以及
触发器件，其被形成于形成有所述晶体管的晶体管区域中，并且被构造用来基于施加至所述第一端子的电压而生成所述触发信号。
（2）根据（1）所述的半导体装置，其中所述触发器件包括第一绝缘层和电阻层，所述第一绝缘层被设置于所述晶体管区域中的一部分的表面上，所述电阻层被设置于所述第一绝缘层上。
（3）根据（2）所述的半导体装置，其中所述触发器件包括被形成于所述电阻层上的阻挡层。
（4）根据（2）或（3）所述的半导体装置，其中所述晶体管包括：
第一导电类型的第一半导体层；
第二导电类型的第二半导体层，所述第二半导体层被连接至所述第一端子，并且所述第二半导体层被选择性地设置于所述第一半导体层内且靠近所述第一半导体层的表面；
所述第二导电类型的第三半导体层，所述第三半导体层被连接至所述第二端子，并且所述第三半导体层以与所述第二半导体层间隔开的方式、被选择性地设置于所述第一半导体层内且靠近所述第一半导体层的所述表面；
所述第二导电类型的第四半导体层，所述第四半导体层在所述第二半导体层与所述第三半导体层之间被设置于所述第一半导体层内且靠近所述第一半导体层的所述表面；
第二绝缘层，其被设置于所述第一半导体层的处于所述第三半导体层与所述第四半导体层之间的所述表面上；以及
导电层，其被设置于所述第二绝缘层上，与所述触发信号对应的信号被提供给所述导电层。
（5）根据（4）所述的半导体装置，其中所述触发器件被设置于所述第一半导体层的处于所述第二半导体层与所述第四半导体层之间的所述表面上。
（6）根据（5）所述的半导体装置，其中所述触发器件沿与所述第二半导体层、所述第三半导体层和所述第四半导体层的排列方向相交的方向延伸，且所述触发器件的第一端和第二端分别被引至所述第一端子和所述导电层。
（7）根据（6）所述的半导体装置，其还包括反相器，所述反相器包括输入端和输出端，所述输入端被引至所述触发器件的所述第二端，所述输出端被连接至所述导电层，
其中所述第一导电类型是P型，并且
所述第二导电类型是N型。
（8）根据（4）至（7）中的任一者所述的半导体装置，其中
所述电阻层是多晶硅层，并且
所述导电层是经过硅化的多晶硅层。
（9）根据（2）至（8）中的任一者所述的半导体装置，其中所述触发器件是分布参数器件，所述分布参数器件包括所述电阻层的电阻成分和所述第一绝缘层的电容成分。
（10）根据（1）至（9）中的任一者所述的半导体装置，其中
所述晶体管由预定数量的晶体管元件构成，并且
所述触发器件由所述预定数量的触发元件构成。
（11）一种电子设备，它包括：
晶体管，其被构造用来基于触发信号而使第一端子与第二端子之间电导通；
触发器件，其被形成于形成有所述晶体管的晶体管区域中，并且被构造用来基于施加至所述第一端子的电压而生成所述触发信号；以及
内部电路，其被连接至所述第一端子和所述第二端子。
本领域技术人员应当理解，依据设计要求和其他因素，可以在本发明随附的权利要求或其等同物的范围内进行各种修改、组合、次组合以及改变。
相关申请的交叉参考
本申请要求2013年5月17日提交的日本优先权专利申请JP2013-105288的优先权，且将该日本优先权专利申请的全部内容以引用的方式并入本文中。
Claims (11)
1.一种半导体装置，其包括：
基板；
晶体管，所述晶体管被构造成基于触发信号而使第一端子与第二端子之间电导通，且包括位于所述基板的表面中的源极和漏极以及设置于所述源极和所述漏极之间的半导体区；以及
触发器件，所述触发器件被形成于形成有所述晶体管的晶体管区域中，并且设置于所述基板的处于所述晶体管的所述漏极和所述半导体区之间的表面上，并且被构造用来基于施加至所述第一端子的电压而生成所述触发信号。
2.根据权利要求1所述的半导体装置，其中所述触发器件包括第一绝缘层和电阻层，所述第一绝缘层被设置于所述晶体管区域中的一部分的表面上，所述电阻层被设置于所述第一绝缘层上。
3.根据权利要求2所述的半导体装置，其中所述触发器件包括被形成于所述电阻层上的阻挡层。
4.根据权利要求2所述的半导体装置，其中所述晶体管包括：
第一导电类型的第一半导体层，所述基板包括所述第一半导体层；
第二导电类型的第二半导体层，所述第二半导体层被连接至所述第一端子，并且所述第二半导体层被选择性地设置于所述第一半导体层内且靠近所述第一半导体层的表面，所述晶体管的所述漏极包括所述第二半导体层；
所述第二导电类型的第三半导体层，所述第三半导体层被连接至所述第二端子，并且所述第三半导体层以与所述第二半导体层间隔开的方式、被选择性地设置于所述第一半导体层内且靠近所述第一半导体层的所述表面；
所述第二导电类型的第四半导体层，所述第四半导体层在所述第二半导体层与所述第三半导体层之间被设置于所述第一半导体层内且靠近所述第一半导体层的所述表面，所述晶体管的所述半导体区包括所述第四半导体层；
第二绝缘层，其被设置于所述第一半导体层的处于所述第三半导体层与所述第四半导体层之间的所述表面上；以及
导电层，其被设置于所述第二绝缘层上，与所述触发信号对应的信号被提供给所述导电层。
5.根据权利要求4所述的半导体装置，其中所述触发器件沿与所述第二半导体层、所述第三半导体层和所述第四半导体层的排列方向相交的方向延伸，且所述触发器件的第一端和第二端分别被引至所述第一端子和所述导电层。
6.根据权利要求5所述的半导体装置，其还包括反相器，所述反相器包括输入端和输出端，所述输入端被引至所述触发器件的所述第二端，所述输出端被连接至所述导电层，
其中所述第一导电类型是P型，并且
所述第二导电类型是N型。
7.根据权利要求4所述的半导体装置，其中
所述电阻层是多晶硅层，并且
所述导电层是经过硅化的多晶硅层。
8.根据权利要求2所述的半导体装置，其中所述触发器件是分布参数器件，所述分布参数器件包括所述电阻层的电阻成分和所述第一绝缘层的电容成分。
9.根据权利要求1至8中任一项所述的半导体装置，其中
所述晶体管由预定数量的晶体管元件构成，并且
所述触发器件由所述预定数量的触发元件构成。
10.根据权利要求1至8中任一项所述的半导体装置，其中
所述晶体管由预定数量的晶体管元件构成，并且
所述触发器件由比所述预定数量少的数量的触发元件构成。
11.一种电子设备，其包括：
权利要求1至10中任一项所述的半导体装置；以及
内部电路，所述内部电路被连接至所述第一端子和所述第二端子。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2013105288A JP2014229624A (ja) | 2013-05-17 | 2013-05-17 | 半導体装置および電子機器 |
| JP2013-105288 | 2013-05-17 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| CN104167416A CN104167416A (zh) | 2014-11-26 |
| CN104167416B true CN104167416B (zh) | 2019-05-10 |
Family
ID=51895132
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN201410160192.2A Expired - Fee Related CN104167416B (zh) | 2013-05-17 | 2014-04-21 | 半导体装置和电子设备 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US9711497B2 (zh) |
| JP (1) | JP2014229624A (zh) |
| CN (1) | CN104167416B (zh) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2017123374A (ja) * | 2016-01-05 | 2017-07-13 | ソニー株式会社 | 半導体集積回路及びその制御方法 |
| JP6678615B2 (ja) * | 2017-03-24 | 2020-04-08 | 株式会社東芝 | 半導体装置 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6147538A (en) * | 1997-02-05 | 2000-11-14 | Texas Instruments Incorporated | CMOS triggered NMOS ESD protection circuit |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5572394A (en) * | 1995-04-06 | 1996-11-05 | Industrial Technology Research Institute | CMOS on-chip four-LVTSCR ESD protection scheme |
| EP0792020B1 (en) * | 1996-02-23 | 2003-05-02 | Carlo Gavazzi Services AG | Electromagnetic-noise protection circuit |
| US6411480B1 (en) * | 1999-03-01 | 2002-06-25 | International Business Machines Corporation | Substrate pumped ESD network with trench structure |
| US6531745B1 (en) * | 1999-12-30 | 2003-03-11 | Intel Corporation | Electro static discharge protection n-well ballast resistor device |
| US6455902B1 (en) * | 2000-12-06 | 2002-09-24 | International Business Machines Corporation | BiCMOS ESD circuit with subcollector/trench-isolated body mosfet for mixed signal analog/digital RF applications |
| TWI264106B (en) * | 2002-04-30 | 2006-10-11 | Winbond Electronics Corp | Static charge protection circuit of adopting gate-coupled MOSFET (metal-oxide-semiconductor field effect transistor) |
| JP4043855B2 (ja) | 2002-06-10 | 2008-02-06 | 株式会社日立製作所 | 半導体集積回路装置 |
| JP4942007B2 (ja) | 2004-10-25 | 2012-05-30 | ルネサスエレクトロニクス株式会社 | 半導体集積回路 |
| US8120146B2 (en) * | 2006-02-10 | 2012-02-21 | Nxp B.V. | Protected semiconductor device and method of manufacturing thereof |
| US8304835B2 (en) * | 2009-03-27 | 2012-11-06 | National Semiconductor Corporation | Configuration and fabrication of semiconductor structure using empty and filled wells |
| JP2011066165A (ja) * | 2009-09-16 | 2011-03-31 | Sharp Corp | 半導体装置及びその製造方法 |
| US8987073B2 (en) * | 2012-07-11 | 2015-03-24 | International Business Machines Corporation | Self-protected metal-oxide-semiconductor field-effect transistor |
| US9293451B2 (en) * | 2012-11-20 | 2016-03-22 | Freescale Semiconductor, Inc. | Integrated circuit electrical protection device |
-
2013
- 2013-05-17 JP JP2013105288A patent/JP2014229624A/ja active Pending
-
2014
- 2014-04-21 CN CN201410160192.2A patent/CN104167416B/zh not_active Expired - Fee Related
- 2014-05-07 US US14/271,805 patent/US9711497B2/en active Active
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6147538A (en) * | 1997-02-05 | 2000-11-14 | Texas Instruments Incorporated | CMOS triggered NMOS ESD protection circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2014229624A (ja) | 2014-12-08 |
| US20140339644A1 (en) | 2014-11-20 |
| CN104167416A (zh) | 2014-11-26 |
| US9711497B2 (en) | 2017-07-18 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP6714825B2 (ja) | 静電気保護回路、半導体集積回路装置、及び、電子機器 | |
| US7705404B2 (en) | Electrostatic discharge protection device and layout thereof | |
| JP3773506B2 (ja) | 半導体集積回路装置 | |
| CN108702148A (zh) | 面积高效且稳健的静电放电电路 | |
| JP2005064374A (ja) | 半導体集積回路装置 | |
| CN104836217A (zh) | 静电保护电路 | |
| US7012307B2 (en) | Output buffer with good ESD protection | |
| US8810982B2 (en) | Semiconductor integrated circuit and protection circuit | |
| US9401602B2 (en) | Semiconductor integrated circuit device | |
| CN107528304A (zh) | 瞬态电压保护电路、装置和方法 | |
| JP2004014929A (ja) | 半導体集積回路装置 | |
| TWI220312B (en) | Electrostatic discharge protection circuit | |
| US8819610B2 (en) | Method and layout of an integrated circuit | |
| TW200525672A (en) | Electrostatic discharge protection circuit | |
| CN106200172A (zh) | 一种阵列基板及显示装置 | |
| CN104167416B (zh) | 半导体装置和电子设备 | |
| CN103247697B (zh) | 去耦电容器及具有该去耦电容器的集成电路 | |
| KR101128897B1 (ko) | 반도체 장치 | |
| CN107919353B (zh) | 用于使用分布式触发电路保护免于静电放电的设备 | |
| KR101569669B1 (ko) | 반도체 다이 코어 영역 내 ｒ－ｃ 클램핑 회로의 분산된 빌딩 블록들 | |
| CN107424989A (zh) | 半导体装置 | |
| CN107466426A (zh) | 一种基于mos场效应晶体管的滤波电路及芯片 | |
| JP2012049444A (ja) | 保護回路および半導体装置 | |
| TWI402965B (zh) | 實施以金屬絕緣體金屬為基礎之去耦合電容器的缺陷率免疫技術 | |
| TWI574371B (zh) | Semiconductor device |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| C06 | Publication | ||
| PB01 | Publication | ||
| C10 | Entry into substantive examination | ||
| SE01 | Entry into force of request for substantive examination | ||
| C41 | Transfer of patent application or patent right or utility model | ||
| TA01 | Transfer of patent application right |
Effective date of registration: 20161009 Address after: Kanagawa Applicant after: SONY SEMICONDUCTOR SOLUTIONS Corp. Address before: Tokyo, Japan Applicant before: Sony Corp. |
|
| GR01 | Patent grant | ||
| GR01 | Patent grant | ||
| CF01 | Termination of patent right due to non-payment of annual fee | ||
| CF01 | Termination of patent right due to non-payment of annual fee |
Granted publication date: 20190510 |