CN104160513A - 芯片上具有磁性的小尺寸和全集成的功率转换器 - Google Patents

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Abstract

一种集成电路具有在第一IC层上提供的半导体管芯和在第二IC层上制造的电感器。电感器可以具有绕组和磁芯,其被定向成与平行于半导体管芯的表面的方向传导磁通。该半导体管芯可以具有装配在管芯的第一层中并电感层下提供的有源电路元件。该集成电路可以包括在与第一层相对的管芯一侧上提供的磁通导体。该集成电路还可以包括多个芯片连接器(诸如,焊球),以将集成电路装入芯片级封装(CSP)配置中的较大结构(例如,PCB),以减少设备所需要的PCB面积,从而使它们更加紧凑和较轻重量。必要时,PCB连接到半导体管芯上的有源元件可通过电感层进行。

Description

芯片上具有磁性的小尺寸和全集成的功率转换器
优先权请求
本申请享有于2011年9月6日提交的临时申请s.n.61/531,459的优先权,该申请的公开内容并入本文。
技术领域
本申请的主题涉及一种在集成电路上实现的磁性电路,用于提供源自磁性电路的功能,例如,电阻-电感-电容器(通常,“RLC”)电路的应用。
背景技术
传统的开关电源转换器需要大型和昂贵的分立电感。对于许多便携式应用(诸如,手机),尺寸和成本是关键。对于单电池系统,通常有许多电压域,以便电源对于每个电压域进行优化。这种系统需要从源电池的电压到另一个电压域的高效率电源转换,以优化功耗并从而延长电池寿命。可使用线性稳压器,而不需要电感器,但它们是非常低效的,特别对于大型降低比率。使用用于降压和增压转换的开关转换器用于高效功率传输是理想的,但是,开关功率转换器所需的的分立电感又大又重,对于便携式应用并不理想。另外,对于便携式应用,期望该转换器具有良好的负载瞬态响应并从而快速切换频率。分立电感对于这些应用是不利的,因为他们在高频率易损失。期望电感器体积小、重量轻并具有良好的频率利用效率。
空芯电感器在某种程度上由于高电阻和低电感而具有限制。例如,功率可以被辐射回可影响电磁干扰(EMI)的电厂或地平面。设计者必须集中大量努力以利用高频信号和开关,以减轻EMI的影响。EMI与频率成正比。由于所产生的大电流,印刷电路板(PCB)设计师必须关注EMI影响。辐射功率也是一个问题,因为它可以与未连接到PCB的其它电路产生干扰。
此外,当在集成电路管芯(“IC”)中制造时,空气芯电感器的小电感和高电阻是效率不高,由于包装的热限制,这导致用户限制可使用功率。芯片上的功耗限制了可被提供给片上电感器的功率。这些影响可限制其中可使用空气芯IC电感器的应用。
向电感器增加磁芯以增加绕组电感和功率转换效率,导致较低的电感峰值电流、降低功耗以及对其他组件的减少干扰。它可以导致在驱动信号之间使用较低的切换频率。另外,磁通更受磁芯的限制,该磁芯限制与磁芯电感器共同位于的电路元件的EMI破坏。提高单位面积的电感也导致高的能量密度和设备小型化。
基于磁芯的电感器已仅有限成功地用于集成电路晶片。通过在之上或之下增加单一磁性层而使用一般平面螺旋线圈。对于这些实现,通过空中芯螺旋电感的增强是非常有限的,至多100%。为了实现所需电感,它占有相当大的芯片面积。与电源开关电路的大小不匹配使得整合在经济上不可行。当在集成电路芯片上布局,基于磁芯的电感器往往会占据郊区面积,其干扰制造较小芯片的设计尝试。当设计者试图找到配置以允许该集成电路安装在更大组件(例如,印刷电路板(PCB))上时,该布局问题变得加剧。没有已知的电感器配置充分满足这些设计需求。
附图说明
图1是根据本发明实施例的集成电路的示意图。
图2示出了根据本发明实施例的集成电路的示例性的电介质层。
图3是根据本发明的一个实施例应用具有集成电路的示例性电路。
图4是根据本发明实施例的集成电路的剖视图。
图5-9示出了根据本发明各种实施例的电感器和磁芯的配置。
图10是根据本发明另一实施例的集成电路的剖视图。
具体实施方式
本发明的实施例可提供具有在第一IC上提供的半导体管芯(die)和在第二IC层上制造的电感器的一种集成电路。电感器可以具有绕组和磁芯,其被定向成与平行于半导体管芯的表面的方向传导磁通。该半导体管芯可以具有装配在管芯的第一层中并电感层下提供的有源电路元件。该集成电路可以包括在与第一层相对的管芯一侧上提供的磁通导体。该集成电路还可以包括多个芯片连接器(诸如,焊球),以将集成电路装入芯片级封装(CSP)配置中的较大结构(例如,PCB),以减少设备所需要的PCB面积,从而使它们更加紧凑和较轻重量。必要时,PCB连接到半导体管芯上的有源元件可通过电感层进行。
该磁芯可以是周围设置绕组的实心棒。可替换地,所述磁芯可以由多个磁性棒的形成,该磁性棒由电介质隔离层隔离于围绕磁性棒集合提供的绕组。在进一步的实施例中,磁芯可以被提供为一对磁芯,绕组提供在第一子绕组中的第一磁芯周围并然后延伸并缠绕第二磁芯。
由于相同表面上的一对磁芯占用较大面积,单棒磁芯具有最大的面积效率,但由于单棒磁芯的泄露磁通,EMI是令人关注的。在制造电感器的管芯表面的磁性层上可以帮助关闭磁通回路,而不需要额外的表面面积。该附加磁性层不需要被图案化,因此它可以简单地是铁氧体加载的环氧树脂层或磁导性大于沉积或覆盖的其它膜。
在另一个实施例中,一种集成电路可以具有在第一IC层上提供的半导体管芯(die)和在第二IC层上制造的电感器。电感器可以具有绕组和磁芯,其被定向成平行于半导体管芯表面的方向传导磁通。该半导体管芯可以具有在管芯层中制造的有源电路元件,该管芯设置在与安装电感层的一侧的相对侧。该集成电路还可以包括多个芯片连接器(诸如,焊球),以将集成电路装入芯片级封装(CSP)配置中的较大结构(例如,PCB),以减少设备所需要的PCB面积,从而使它们更加紧凑和较轻重量。
图1示出了根据本发明实施例的集成电路100。集成电路100可包括具有电感器层112的半导体管芯110,相邻于其上制造有源设备的(显示为层114)半导体管芯的面形成所述电感器层112。集成电路100可经由诸如多个焊球130.1-130.n的互连(通常称为互连130)被安装在PCB120。互连130可以覆盖保护密封剂140,该保护密封剂140可以提高管芯110和PCB120之间的热传导。集成电路100可包括在远离有源层114的管芯的第二表面110上提供的磁通导体150。磁通导体150可提供为溅射到管芯110的第二表面上的磁性材料膜。
电感器层112的电感器和有源设备层114的组件每个将被配置,用于集成电路的具体应用。该半导体管芯110可具有尺寸大小可以容纳电感器层112和有源设备层114的尺寸。互连结构130.1-130.n可提供在由半导体管芯110的周长定义的空间区域内。因此,当管芯110安装在PCB120上时,互连130不需要扩大管芯110的“足迹”。
图1是集成电路100的组件的示意图。管芯110、互连130和各个层112、114之间的关系并不按比例示出。
图2示出了从PCB层观察的示例性电感器层112的视图。电感器层112可包括每个具有绕组152、162的一对电感150和160,该绕组152、162提供在围绕各自磁芯155、165的螺旋中。每个绕组如示出具有焊球130.1、130.3和硅通道(TSV),所述焊球130.1、130.3提供电感绕组152、162的第一电连接,以及所述硅通道表示各个绕组152、162和有源层成分的电连接。
该电感器层112被示为包括连接到其它焊球130.2和130.4-130.n的迹线172-178,用于连接到有源层的电路部件(未示出)。这些迹线可以穿透电感器层112,而不与任一绕组150或磁芯152电接合。迹线可以携带有源层的成分的电压(例如,VDD或接地)或信息信号。
图2的示例示出电感器层112中的一对电感器。当然,随着设计需求需要,电感器层可以具有更少的电感器(1个)或多个电感器。
图2的示例示出了电感器已经具有线性磁心152、162。这只是一个可用的配置。在随后的讨论中提供其他配置,包括多段核心,环形磁芯和具有空隙的磁芯。
而且,图2的示例示出实心球连接130.1、130.3,以提供电感器的其他接触-以连接电感器与PCB。再者,这仅是示例。取决于电路需求,电感器可只连接到有源层的成分,而非PCB。可替换地,按设计需要制定地,一个电感器可仅连接到有源层,以及另一电感器可仅连接到PCB。
图3示出适于应用本发明的电感器的示例性电路300。所示电路是Buck转换器,但当然,不同的电路系统可应用与本发明。图3的电路包括开关晶体管MP和MN,电容COUT和CC,电感器L,电阻RC、RL、R1和R2,各个放大器、比较器CMP和控制器CTRL。当根据本发明实施例,电路300制造为集成电路时,电感器L可制造在电感器层112(图1)中,以及剩余组件可制造在有源层114(同样,图1)中。
图4示出图1和2的集成电路的横截面。图4仅是示例性表示;组件并没按比例绘制。如所示,集成电路400可包括具有有源元件414的层的半导体管芯410以及分类电感器层420和管芯410的电介质层416。
电感器层420可以包括具有多个螺旋形转弯的电感线圈430,每个由在电感器层420的两个平行子层上形成的一对迹线432、434形成,以及一对绕组立柱(post)436、438向上延伸通过子层以连接到迹线432、434。当在集成电路中制造电感器层420时,绕组430可以包括图2所示的多组柱头436、438和以多圈螺旋形配置的迹线432、434。电感器可包括在由电感器螺旋线形成的中央区域中设置的磁芯440。也可以在电感器层420中提供介电材料442,以电隔离绕组430的所有匝与磁芯440。
电感器可以封装在介电绝缘材料452-458的各个层中,以防止电感器绕组430和任何其他电路元件之间的电接触。
由于图2示出一对电感器,图4示出第二绕组480和第二磁芯490的结构482-488。图4也示出绕组480和由焊球460和下凸点金属化层462形成的外部互连之间的连接。再次,只有设计要求需要绕组480和集成电路(诸如,PCB)外部组件之间的电气连接,该互连结构是适当的。
图4进一步示出了在绕组430以及由柱头472、金属迹线474和通孔476形成的有源元件层414之间形成的连接470。柱头472可连接到绕组430的迹线434并可延伸穿过介电层452朝向管芯410。迹线474可提供电感线圈430和通孔476之间的电通路。通孔476可通过电介质层416延伸到有源元件层414的适当位置。因此,连接470可提供电感器和有源元件层414中组件之间的电连接。
图4示出在远离有源组件414的管芯410的第二表面提供的磁通导体层495。磁通导体495可以由和磁芯440、490的相同材料制成。
磁芯440和线圈430的取向使得电感器根据常规的集成电路制造技术制造。采用半导体掩膜和光刻,绕组430、480,电介质442、454-458和磁芯440、490可以内置在多层材料沉积上。在一个示例中,形成绕组430、480的后表面的绕组迹线434、484可在电介质452顶面上的第一制造阶段构建,所述电介质452隔离电感器与管芯410和任何面向管芯的互连迹线474-474。此后,电介质层454可施加到以填充迹线434、484之间的间隙区域并覆盖它们。在另一个阶段,代表磁芯440、490的材料可以在第一电介质层452上敷设。此外,代表绕组柱头436、438、486、488的材料可以从后表面迹线434、484的适当连接点建立,以建立各绕组430、480的横向侧面。介电材料的附加层456可施加以封装磁芯440、490和电介质中的绕组柱头436、438、486、488。进一步的金属材料可被沉积在磁芯440、490的电介质覆盖的前侧,以建立前迹线432、484用于完成绕组430、480。其后,电介质的最终层458可沉积在绕组430、480上,可容纳所需的任何互连结构460、462。
在实施例中,介电材料可以是高介电击穿的材料,诸如聚酰亚胺、二氧化硅、氮化硅等。磁性核层440、490和磁通导体层495可以由高磁导率材料形成,诸如基于CoTaZr(钴锆钽)、NiFe(镍铁素体)和FeCo(铁钴)的合金。绕组和金属互连结构可以由合适的导电金属(诸如,金或铜)形成。
图5示出根据本发明另一实施例具有磁芯的片上电感器的结构。在这种结构中,磁芯510被提供在分段、线性配置中。磁芯510可以形成为多个芯棒510.1-510.n,具有平行于磁通方向的延伸方向,所述磁通由流过绕组520的电流感应。空隙515可发生在磁性棒510.1-510.n之间,并且可以由电介质填充。空隙可以和实际一样窄(例如,1-10微米),以最小化总磁芯横截面面积,并隔离每个磁性棒与相邻。空隙515可以改变磁芯510的形状各向异性,并提供增强的透气性。由于磁通量,空隙515也可以限制产生和传输磁芯510中的涡电流。
该绕组520可以螺旋式围绕整个核心结构,包括所有棒510.1-510.n和空隙。它可以具有输入和输出端子522、524以连接绕组到其它电路结构。
该电感器可以被安装在半导体衬底内,以使得由磁芯携带的磁通量的电导率以平行于衬底表面的方向延伸。
图6示出了根据本发明实施例的片上电感器的另一个配置。在本实施例中,电感器600包括多多见磁芯芯610和绕组620。磁芯610被提供为两个直线段610A和610B,每个由磁性材料制成。
该绕组620可以在输入和输出端子622、624之间延伸。绕组620可以螺旋式围绕第一磁芯元件610A,然后延伸至并螺旋围绕所述第二磁芯元件610B。绕组620的定向可以在第一和第二磁芯元件610A、610B之间被逆转,以减少电感器600的磁通泄漏。在这种方式中,驱动电流可引起具有彼此相反方向的两个磁芯元件中的磁通。这种配置有助于提供磁通返回路径,并减少磁通量泄漏到周围部件和EMI辐射。电感器620可以被安装在半导体基板内,使得由磁芯携带的磁通量的电导以平行于衬底表面的方向延伸。
在制造过程中,磁芯材料的硬轴可以在操作过程中被控制,以调整电感器产生的磁通的方向。对准硬轴和磁通方向有望降低电感器操作期间可能发生的开关损耗。
图6的实施例可应用于在半导体管芯后表面不利用彩通导体的IC应用中。
图7示出根据本发明另一实施例的具有磁芯的片上电感器700。电感器700可包括磁芯710和绕组720。绕组720可被提供为在输入端和输出端722、724之间延伸的一对副绕组720A、720B。磁芯710可以形成为在每个子绕组720A、720B的中心之间延伸的封闭环。磁通量可以通过环形磁芯循环运动。在制造过程中,各向异性方向可以被控制,使得所述易磁化轴沿Y方向,以及难磁化轴沿X方向。由绕组产生的磁通可与沿难磁化轴(X方向)的核心容易地移动。
该磁通沿易磁化轴(Y方向)的移动可以是有损耗的。因此,磁通可倾向于通过磁芯顶部逸出,而不是顺着Y轴的磁芯磁芯710的形状。在这个意义上,该实施例可表现出比图6的实施例中更多的损失。
该电感器可以被安装在半导体衬底内,使得由磁芯携带的磁通量的电导以平行于衬底表面的方向延伸。
在第一实施例中,磁芯710可以是固体磁芯。在另一个实施例中,所述磁芯可以具有在由子绕组720A、720B形成的体积内提供的空隙716。空隙716可使用有绝缘材料或介电材料填充,这些材料可改变各向异性并提高导磁率。
图7的实施例可用于在半导体管芯的后表面不利用磁通导体的IC应用中。
图8示出了根据本发明实施例的电感器800的另一结构。本实施例类似于图7的实施例,但磁芯形状被设置为大致六边形的形状,而不是图7所示的矩形形状。磁芯配置可以进行修改,以包括任何数量的闭环形状,包括圆形结构,八角形结构等。图7的实施例可用于在半导体管芯的后表面不利用磁通导体的IC应用中。
图9示出了根据本发明实施例的电感器900的另一结构。电感器900可以包括磁芯910和绕组920。在本实施例中,磁芯可以被提供为多元件磁芯,其中绕组920螺旋围绕中心磁芯元件910B,以及边缘磁芯元件910A、910C可以提供在绕组外部。各磁芯单元910A、910B、910C可提供为实芯元件(未示出),或者可以提供具有空隙912。电感器可以被安装在半导体基板内,使得由磁芯携带的磁通的传导以平行于衬底表面的方向延伸。
在操作过程中,响应于驱动电流,磁通可在中心磁芯元件910B中开发。边缘磁芯元件910A、910C可发展为磁通,这有助于减少磁芯以外的磁通泄露。
图9的实施例可用于在半导体管芯的后表面不利用磁通导体的IC应用中。
图10示出根据本发明另一实施例的具有集成电感器层的集成电路的布局。在实施例中,在面向远离电感器层的半导体管芯的面上提供有源元件。图10仅是示意图;组件不是按比例绘制的。
如图所示,集成电路1000可以包括在管芯1010的第一面上具有有源元件1012的层的半导体管芯1010和在管芯1010的第二面上提供的电介质层1014。电感器组件1020可以被设置在管芯1010的第二面,并且可以包括具有多个螺旋导通1030、1080的电感线圈。随着电路需求,该集成电路可以包括多个硅通孔(TSV),以促进电感和有源元件层1012的部件之间的电连接。
使用电感器组件1020,线圈1030可以包括由迹线形成的多匝和在层之间向上延伸以连接迹线1032、1034的绕组柱头1036、1038,所述迹线1032、1034形成在所述电感器组件1020的两个平行层上。电感器还可以包括在绕组和电介材料1042的中心处的磁芯1040,所述介电材料1042电气隔离绕组1030的所有匝和磁芯1040。图10还示出了第二绕组1080和第二磁芯1090的结构1082-1088。
该电感器组件1020可封装在介电绝缘材料1052-1058的各层中,以防止电感绕组1030和任何其他电路元件之间的电接触。
图10还示出在绕组1080和通过焊料球1060和凸点下金属化层1062形成的外部互连之间的连接。只有设计要求需要电感器1020和集成电路(诸如,PCB)外部组件之间的电气连接,该互连结构是适当的。
图10进一步示出在绕组1030和由柱头1072和金属迹线1074形成的有源元件层1012之间形成的连接1070,所述柱头1072延伸经过电介质层1052朝向管芯1010,以及所述金属迹线1074提供电感绕组1030带硅通孔(TSV)1076之间的路径。TSV1076可以通过所述半导体管芯1010延伸到有源元件层1012的适当位置。金属可占据TSV1070以提供绕组1030有源元件层1012的组件之间的电连接。
磁芯1040和绕组1030的取向使得电感器根据常规的集成电路制造技术来制造。采用半导体掩膜和光刻,绕组1030、1080,电介质1042、1054-1058和磁芯1040、1090可以内置在多层材料沉积上。在一个示例中,形成绕组1030、1080的后表面的绕组迹线1034、1084可在电介质1052顶面上的第一制造阶段构建,所述电介质1052隔离电感器与管芯1010和任何面向管芯的互连迹线1074-1074。此后,电介质层1054可发生在随后制造阶段以填充迹线1034、1084之间的间隙区域并覆盖它们。在另一个阶段,代表磁芯1040、1090的材料可以在第一电介质层1052上敷设。此外,代表绕组柱头1036、1038、1086、1088的材料可以从后表面迹线1034、1084的适当连接点建立,以建立各绕组1030、1080的横向侧面。介电材料的附加层1056可施加以封装磁芯1040、1090和电介质中的绕组柱头1036、1038、1086、1088。进一步的金属材料可被沉积在磁芯1040、1090的电介质覆盖的前侧,以建立前迹线1032、1084用于完成绕组1030、1080。其后,电介质的最终层1058可沉积在绕组1030、1080上,可容纳所需的任何互连结构1050、1052。
在实施例中,介电材料可以是高介电击穿的材料,诸如,聚酰亚胺、二氧化硅、氮化硅等。磁芯层1040、1090和磁通导体层1095可以由高磁导率材料形成,诸如基于CoTaZr(钴锆钽)、NiFe(镍铁素体)和FeCo(钴铁素体)的合金。最后,该绕组和金属互连结构可由合适的导电金属(诸如,金或铜)形成。
本文具体示出并描述本发明的多个实施例。然而,应当理解的是,本发明的修改和变体由上述教导覆盖并在所附权利要求的范围内,而不脱离本发明的精神和范围。

Claims (30)

1.一种集成电路,包括:
具有在其第一表面制造的有源组件的半导体管芯;
设置在所述半导体管芯的第一表面上的电感器层,包括具有磁芯的电感器,电感器的绕组定向于以平行于半导体管芯的第一表面的方向传导磁通;以及
相对第一表面,设置在半导体管芯的第二表面上的磁通导体。
2.如权利要求1所述的集成电路,其中,所述集成电路具有用于芯片级封装的封装配置。
3.如权利要求1所述的集成电路,其中,所述集成电路具有封装配置大小,以匹配有源电路元件和电感器的区域之间的较大区域。
4.如权利要求1所述的集成电路,还包括覆盖有源电路元件和电感器的密封剂。
5.如权利要求1所述的集成电路,还包括连接器,耦合所述电感器的端子和半导体管芯的第一表面上的有源电路元件。
6.如权利要求1所述的集成电路,还包括:从集成电路封装延伸的连接器,所述连接器耦合到所述电感器的端子。
7.如权利要求6所述的集成电路,还包括从集成电路封装延伸的第二连接器,所述连接器耦合到所述导体,所述导体经过电感器层并连接所述半导体管芯的第一表面上的有源电路。
8.如权利要求1所述的集成电路,其中,所述磁芯是固体芯。
9.如权利要求1的集成电路,其中,所述磁芯是具有介电材料的的多段磁芯,所述介电材料提供在相邻段之间的空隙中。
10.如权利要求1所述的集成电路,其中,所述电感器层包括至少两个电感器。
11.如权利要求1所述的集成电路,其中,所述电感器进一步包括第二磁芯,所述第二磁芯通常与第一磁芯对准,以及电感器绕组被设置为围绕每个磁芯上的单独螺旋线,响应于通过绕组的公共信号,每个螺旋产生与其他螺旋相反方向的磁通。
12.一种集成电路,包括:
具有在其第一表面制造的有源组件的半导体管芯;
设置在所述半导体管芯的第一表面上的电感器层,所述电感器层包括围绕磁芯提供的电感器绕组,电感器的绕组定向于以平行于半导体管芯的第一表面的方向传导磁通,其中所述电感器电连接到至少一个有源电路组件;以及
相对第一表面,设置在半导体管芯的第二表面上的磁通导体。
13.如权利要求12所述的集成电路,其中,所述集成电路具有用于芯片级封装的封装配置。
14.如权利要求12所述的集成电路,其中,所述磁芯和磁通导体是由共同材料制成。
15.如权利要求12所述的集成电路,还包括:从集成电路的封装延伸的连接器,所述连接器耦合到电感器的端子。
16.如权利要求15所述的集成电路,还包括从集成电路封装延伸的第二连接器,所述连接器耦合到所述导体,所述导体经过电感器层并连接所述半导体管芯的第一表面上的有源电路。
17.如权利要求12所述的集成电路,其中,所述磁芯是固体芯。
18.如权利要求12所述的集成电路,其中,所述磁芯是具有介电材料的的多段磁芯,所述介电材料提供在相邻段之间的空隙中。
19.如权利要求12所述的集成电路,其中所述电感器层包括至少两个电感器。
20.如权利要求12的方法,其中,所述电感器进一步包括第二磁芯,所述第二磁芯通常与第一磁芯对准,以及电感器绕组被设置为围绕每个磁芯上的单独螺旋线,响应于通过绕组的公共信号,每个螺旋产生与其他螺旋相反方向的磁通。
21.一种集成电路,包括:
具有在其第一表面制造的有源组件和具有至少一个硅通孔(TSV)的半导体管芯;和
相对于第一表面,设置在所述半导体管芯的第二表面上的电感器层,所述电感器层包括围绕磁芯提供的电感绕组,电感器的绕组定向于以平行于半导体管芯的第一表面的方向传导磁通,其中所述电感器电连接到电路径中的至少一个有源电路组件,所述电路径沿着TSV延伸。
22.如权利要求21所述的集成电路,其中,所述集成电路具有用于芯片级封装的封装配置。
23.如权利要求21所述的集成电路,还包括:从集成电路的封装延伸的连接器,所述连接器耦合到电感器的端子。
24.如权利要求21所述的集成电路,其中,所述磁芯是固体芯。
25.根据权利要求21的集成电路,所述磁芯是具有介电材料的的多段磁芯,所述介电材料提供在相邻段之间的空隙中。
26.如权利要求21所述的集成电路,其中,所述磁芯是多段磁芯,其中绕组的第一部分螺旋围绕在第一磁通产生方向中的第一段,以及绕组的第二部分螺旋围绕在第二磁通产生方向中的第二段,所述第二磁通产生方向相对于第一磁通产生方向。
27.如权利要求21所述的集成电路,其中,所述磁芯是多段磁芯,其中绕组的第一部分螺旋围绕在第一磁通产生方向中的第一段,以及绕组的第二部分螺旋围绕在第二磁通产生方向中的第二段,所述第二磁通产生方向相对于第一磁通产生方向。
28.如权利要求21所述的集成电路,其中所述磁芯是多段磁芯,其中绕组螺旋围绕第一段以产生磁通是第一路径,相邻于第一段提供第二和第三段,以提供返回磁通路径。
29.如权利要求21所述的集成电路,其中所述磁芯是提供闭环光通量的多段磁芯,其中,电感线圈被设置在与磁芯材料的易轴对准的磁芯段上。
30.如权利要求21所述的集成电路,其中所述电感器层包括至少两个电感器。
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