CN104160500A - 包括输出驱动电路的半导体器件、封装半导体器件及关联方法 - Google Patents

包括输出驱动电路的半导体器件、封装半导体器件及关联方法 Download PDF

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Abstract

描述了用于在包括输出引脚(310)和参考引脚(320)的封装中使用的半导体器件。该半导体器件包括可接合到所述输出引脚(310)的多个输出焊盘(111、112)、可接合到参考引脚(320)的多个参考焊盘(121、122),以及输出驱动电路(400)。输出驱动电路(400)具有用于接收控制信号并且被布置成相对于依靠控制信号的参考焊盘(121、122)驱动多个输出焊盘(111、112)的控制端子(400C)。输出驱动电路(400)包括多个驱动部分(401、402)和选择电路(600)。每个驱动部分被布置成相对于依靠相应部分控制信号的单一参考焊盘(121、122)驱动输出焊盘(111、112)。多个参考焊盘(121、122)以一种一对一的关系被连接到多个驱动部分(401、402)。多个输出焊盘(111、112)以一种一对一的关系被连接到多个驱动部分(401、402)。选择电路被布置成依靠至少一个选择信号和控制信号给多个驱动部分(401、402)提供相应部分控制信号。还描述了一种封装半导体器件、一种测试的方法以及一种调节的方法。

Description

包括输出驱动电路的半导体器件、封装半导体器件及关联方法
技术领域
本发明涉及包括输出驱动电路的半导体器件、封装半导体器件以及用于测试和调节这样的封装半导体器件的方法。
背景技术
在封装中,半导体器件通常作为封装半导体器件被提供。封装半导体器件通常有多个引脚,从而允许典型地通过焊接将封装半导体器件连接到其它装置。封装半导体器件的引脚通过诸如接合线或接合隆起的接合被连接到半导体器件的焊盘。携带小信号的引脚通常通过单一接合被连接到单一焊盘,因为这样的单一接合可能容易地携带这样小信号的电流。然而,当涉及大信号的时候,诸如在具有能够提供大电流的功率晶体管的功率驱动电路中,就需要多个接合以携带关联的大电流:然后单一引脚通常通过多个接合被连接到多个焊盘。然后,所述多个焊盘从功率晶体管平行地驱动,据此,每个焊盘和对应的接合携带了大电流的一部分。例如,对于1A的功率晶体管,可以使用每个携带500mA的两个接合,或可以使用每个携带100mA的10个接合。
为了在最初以及在使用寿命中允许封装半导体器件正常作用,可需要所有接合被正确连接到封装的引脚和半导体器件的焊盘上。如果例如对于上述的具有两个接合的1A功率晶体管,接合线之一没有被正确连接,那么另一个接合线必须传导1A的满电流,据此,在一段时间的操作之后,另一个接合线可能失效,因为该另一个接合线承载过大。虽然大多数不正确连接的接合可通过紧跟在其制作期间执行接合之后测试封装半导体器件而被检测到,但是一小部分不正确连接的接合可能通过该测试。具有这种不正确连接的接合的封装半导体器件可能不够可靠,因为它可能例如在封装半导体器件被长时间使用之后导致装置故障。
因此,期望提供改进的封装半导体器件。可期望提供一种测试封装半导体器件中的所有接合是否被正确连接的改进方法。
发明内容
如所附权利要求中所描述的,本发明提供了一种包括输出驱动电路的半导体器件、封装半导体器件、测试这样的封装半导体器件的方法和调节该封装半导体器件的方法。
本发明的具体实施例在从属权利要求中被阐明。
参考下文中描述的实施例,本发明的这些或其它方面将会显而易见并且被阐述。
附图说明
参考附图,仅仅通过举例的方式,本发明的进一步细节、方面和实施例将被描述。为了简便以及清晰图示了附图中的元素,并且附图中的元素不一定按比例绘制。
图1示意性地示出了现有技术封装半导体器件的例子;
图2示意性地示出了根据实施例的封装半导体器件的例子;
图3示意性地示出了根据另一个实施例的封装半导体器件的例子;
图4和图5示意性地示出了测试封装半导体器件的方法的实施例的例子;
图6示意性地示出了根据再一个实施例的封装半导体器件的例子。
具体实施方式
图1示意性地示出了包括半导体器件2P和封装3P的现有技术封装半导体器件1P的例子。封装3P包括多个引脚300。所述多个引脚包括输出引脚310和参考引脚320。半导体器件1P包括多个焊盘100。所述多个焊盘100包括多个输出焊盘111、112以及多个参考焊盘121、122。焊盘100通过接合线200被接合到引脚300。所述多个输出焊盘111、112的所有输出焊盘111、112通过相应多个接合线211、212被连接到封装3P的输出引脚310。所述多个参考焊盘的所有参考焊盘121、122通过相应多个另外的接合线221、222被接合到封装2P的参考引脚320。
半导体器件2P还具有输出驱动40,在该例子中,是功率晶体管,其具有参考端子40R、输出端子40T以及控制端子40C。控制端子40C设置有控制信号缓冲50。参考端子40R被连接到所有参考焊盘121、122。输出端子40T被连接到所有输出焊盘111、112。因此,驱动电路40被布置成在控制端子40C接收控制信号“开启”以及依靠该控制信号相对于所述多个参考焊盘121、122驱动所述多个输出焊盘111、112。例如,如果控制信号“开启”对应于逻辑“1”,则输出驱动电路40允许1A的电流流向输出焊盘111、112,反之,如果控制信号“开启”对应于逻辑“0”,输出驱动电路40阻止电流流动。
示例性封装半导体器件1P可能具有低欧姆功率晶体管,因为驱动电路40被设计成传递1A的电流以及具有作为标称值的1欧姆的驱动电阻。这样的示例性封装半导体器件1P可以使用两根接合线211、212以用于将输出焊盘111、112连接到输出引脚310,以及可以使用其它两根接合线221、222以用于将参考焊盘121、122连接到参考引脚320。每根接合线211、212以及每根另外的接合线221、222可以有0.2欧姆的电阻。因此,平行排列的两根正确接合的接合线211、212可以在输出焊盘111、112和输出引脚310之间有0.1欧姆的电阻。这同样适应于两根正确接合的接合线221、222。如果两根接合线211、212以及两根另外的接合线211、212被正确连接,那么参考引脚320和输出引脚310之间的总的输出电阻因此可以是0.1+1+0.1=1.2欧姆。然而,例如当接合线211不被正确连接的时候,只有一根单一接合线212通过0.2欧姆的电阻将半导体器件连接到输出引脚310,因此,参考引脚320和输出引脚310之间的总的输出电阻可以是0.2+1+0.1=1.3欧姆,因此,和上述的1.2欧姆有0.1欧姆的差别,这说明测试总电阻可被用来检测一根(或多根)接合线或另外的接合线是否被正确连接。然而,组件的扩展可具有相似的或甚至更大的尺寸。例如,驱动电阻可以在0.7至1.3欧姆之间变化,这不再允许检测所有不正确连接。
图2示意性地示出了根据实施例的封装半导体器件1的例子。封装半导体器件1包括半导体器件2和封装3。封装3包括多个引脚300。所述多个引脚包括输出引脚310和参考引脚320。半导体器件1包括多个焊盘100。所述多个焊盘100包括多个输出焊盘111、112以及多个参考焊盘121、122。焊盘100通过接合线200被接合到引脚300。所述多个输出焊盘111、112的所有输出焊盘111、112通过相应多个接合线211、212被接合到封装3的输出引脚310。所述多个参考焊盘的所有参考焊盘121、122通过相应多个另外的接合线221、222被接合到封装2的参考引脚320。
半导体器件2还具有输出驱动电路400,输出驱动电路400具有多个驱动部分401、402、用于接收控制信号的控制端子400C以及选择电路600。每个驱动部分401、402具有用于接收部分控制信号的控制端子401C、402C。每个驱动部分401、402具有驱动控制端子401C、402C以用于接收部分控制信号。每个驱动部分401、402具有部分参考端子401R、402R以及部分输出端子401T、402T。因此,半导体器件2具有多个部分参考端子401R、402R以及与所述多个驱动部分的相应驱动部分401、402关联的多个部分输出端子401T、402T。
每个部分参考端子401R、402R被连接到源自所述多个参考焊盘的相应单一参考焊盘121、122。即,部分参考端子401R被连接到参考焊盘121而不是参考焊盘122,而部分参考端子402R被连接到参考焊盘122而不是参考焊盘121。这同样适用于被连接到源自所述多个输出焊盘的相应单一输出焊盘111、112的每个部分输出端子401T、402T。
选择电路600具有用于接收表示为“sel”的至少一个选择信号的至少一个选择输入端子400S。选择电路600还具有经由控制信号缓冲器50被连接到控制端子400C以用于从控制端子400C接收控制信号的选择控制端子600C。选择电路600还具有多个选择输出端子601C、602。所述多个选择输出端子的每个选择输出端子被连接到所述多个驱动部分的相应驱动部分401、402的相应部分控制端子401C、402并且被布置成依靠至少一个选择信号和控制信号给所述多个驱动部分的每个部分控制端子401C、402C提供相应部分控制信号。
所述多个参考焊盘121、122以一对一的关系被连接到所述多个驱动部分401、402。因此,所述多个参考焊盘121、122被连接到由所述多个驱动部分的所有部分参考端子形成的所述多个部分参考端子401R、402R。
所述多个输出焊盘111、112以一对一的关系被连接到所述多个驱动部分401、402。因此,所述多个输出焊盘111、112被连接到由所述多个驱动部分的所有部分输出端子形成的所述多个部分输出端子401T、402T。
因此,每个驱动部分401、402被布置成依靠相应驱动部分401、402的相应部分控制信号相对于一个关联参考焊盘121或122驱动一个输出焊盘111或112。因此,驱动部分401被布置成依靠在部分控制端子401C提供的部分控制信号相对于参考焊盘121驱动输出焊盘111,而驱动部分402被布置成依靠在部分控制端子402C提供的部分控制信号相对于参考焊盘122驱动输出焊盘112。
因此,输出驱动电路400可以被布置成在控制端子上接收控制信号并能够依靠通过将适当的至少一个选择信号应用到输出驱动电路的控制信号相对于所述多个参考焊盘121、122驱动所述多个输出焊盘111、112。
所述至少一个选择信号可以包括用于选择性地启用或禁用对应驱动部分的多个部分启用信号。例如,所述至少一个选择信号“sel”可以包括用于启用驱动部分401的“向上启动”信号和用于启用驱动部分402的“向下启用”信号。提供给所述多个驱动部分的每个部分控制端子401C、402C的部分控制信号依靠选择信号和控制信号被选择电路600驱动。本领域所属技术人员将了解可以使用至少一个选择信号的替代实施例的替代实施例,例如,模拟信号。而且,所述至少一个选择信号可以例如是实时信号或从诸如选择电路可访问的寄存器的存储器元件是可检索的。在替代或其它实施例中,所述至少一个选择信号可以在缓冲电路中被缓冲(未单独示出)以及选择电路可以是可操作的以从缓冲器中获得所述至少一个选择信号。选择电路可以包括缓冲器电路以用于保持所述至少一个选择信号作为由所述至少一个选择输入端子400C最后接收的选择信号。因此,所述至少一个选择信号的最后值可以被保持而无须持续应用至少一个选择信号。因此,这种缓冲器电路可以例如允许存储与在驱动电路的正常操作模式下启用所述多个驱动部分的所有驱动部分相对应的选择信号的值。缓冲电路可以包括存储器元件,诸如一个寄存器或多个寄存器。
在实施例中,选择电路600在多个模式是可操作的,所述模式依靠所述至少一个选择信号是可选择的。所述多个模式可以包括与一次一个地启用所述多个驱动部分的驱动部分相对应的测试模式。驱动电路400可因此在测试模式下一次用一个驱动部分进行操作。因此,可测试各个驱动部分以及到那的电气连接,诸如输出引脚310的串联排列、接合线211到输出引脚310的连接、接合线211、接合线到输出焊盘111的连接、输出焊盘111、输出焊盘111到对应的驱动部分401的输出端子401T的连接、驱动部分401的串联电阻、参考端子401C到参考焊盘121的连接、参考焊盘121、另外的接合线221到参考焊盘121的连接、另外的接合线221、另外的接合线221到参考引脚320和参考引脚320的连接。所述多个模式可能还包括正常操作模式,该正常操作模式同时对应于启用所有驱动部分。因此,驱动电路400可被操作以驱动通过与源自所述多个驱动部分的所有驱动部分的驱动信号的总和相对应的总驱动信号在输出引脚310和参考引脚320之间连接的外部连接装置。例如,有了多个N个驱动部分,每个包括作为开关可操作的功率晶体管,每个驱动部分可与总驱动电流的第1/N个的驱动电流相关联。
在替代实施例中,所述多个驱动部分包括两个驱动部分、三个驱动部分或四个驱动部分。因此,输出引脚310可分别经由两个、三个或四个接合211、212被连接到相应输出焊盘111、112,其中输出焊盘被连接到相应驱动部分401、402。类似地,参考引脚可分别经由两个、三个或四个接合212、222被连接到相应参考焊盘121、122,其中参考焊盘被连接到相应驱动部分401、402。因为所述多个驱动部分是两个、三个或四个,所以所有装置区域需要提供输出焊盘和参考焊盘,以便它们可通过接合线被接合并且将源自驱动部分401、402的半导体器件2上的路线提供给输出焊盘111、112,并且与大多数驱动部分相比,参考焊盘121、122可更有优势。对于参考图1所描述的装置,如果技术人员想通过使用大量的接合来改进装置的稳健性以防止不正确或无效接合,那么例如可以考虑这样的更大的数量,据此,接合之一的无效仅会导致其它接合的驱动信号的低增长。例如,当每个引脚使用10个接合的时候,如果一个接合无效,则九个正确接合上的每个接合的负载仅会增加10%。因此,与这样的封装半导体器件相比,所使用的所有装置区域可被减少,同时改进了可靠性。而且,因为所述多个驱动部分401、402是两个、三个或四个,所以不正确接合的风险可被合理降低,并且制作封装半导体器件的收益可更大,而更大数量可能导致更小收益。
在实施例中,每个驱动部分被布置成分别相对于具有在10mA至2A范围内安培数的单一参考焊盘121、122驱动单一输出焊盘111、112。在实施例中,每个驱动部分被布置成分别相对于具有100mA至1A范围内的安培数的单一参考焊盘121、122驱动单一输出焊盘111、112。对于这些安培范围,接合的可靠性可能尤其重要,因为该接合需要承受相对大的电流。然而,应注意,本发明也可在其它安培范围内被应用。
根据实施例,每个驱动部分401包括连接在驱动部分401的部分参考端子401R和部分输出端子401T之间的功率晶体管,并且部分控制端子401C被布置成控制功率晶体管。在实施例中,功率晶体管是MOSFET。因此,该部分控制端子可对应于MOSFET的栅极。部分参考端子401R和部分输出端子401T可对应于MOSFET的源极和漏极,这种对应取决于功率晶体管是P-型或N-型晶体管。因此,选择电路600可实质上被直接连接到驱动部分401的MOSFET的栅极。在另一个实施例中,功率晶体管是双极结晶体管(BJT)。因此,部分控制端子可对应于BJT的基极。部分参考端子401R和部分输出端子401T可对应于BJT的发射器和集电极,这种对应取决于BJT是PNP-型或NPN-型晶体管。因此,选择电路600可实质上被直接连接到驱动部分401的BJT的基极。
图3示意性地示出了根据另一个实施例的图2的封装半导体器件1的例子。图4示出了选择电路600的示例性实施例。在该示例性实施例中,所述至少一个选择输入端子400S包括多个选择输入401S、402S。所述至少一个选择信号“sel”包括多个部分启用信号以用于选择地启用或禁用对应驱动部分。在该例子中,所述多个部分启用信号包括“向上启用”信号,其中该信号被提供给选择输入端子401S以用于启用驱动部分401,以及“向下启用”信号,其中该信号被提供给选择输入端子402S以用于启用驱动部分402。在该例子中,所述多个部分启用信号的每个作为独立信号被提供。选择电路600的示例性实施例包括两个逻辑“与”单元601、602。每个逻辑“与”单元601、602被布置成在选择启用信号和控制信号之间执行逻辑“与”行为。逻辑“与”单元601在“向上启用”信号和控制信号之间执行了“与”以为驱动部分401获得其部分控制信号。如果“向上启用”信号和控制信号都是“1”,那么驱动部分401经由其部分控制信号被启用并且被控制以传递电流;如果“向上启用”信号是“1”而控制信号是“0”,那么驱动部分401被启用并且被控制以不传递电流;如果“向上启用”信号是“0”,不考虑控制信号,那么驱动部分401被有效禁用并且被控制以不传递电流。因此,选择电路600可被操作以提供测试模式,其中
驱动部分401和402被一次一个地启用,以及提供正常操作模式,其中驱动部分401和402根据下表中的“向上启用”信号和“向下启用”信号被启用。
表1
逻辑“与”单元601、602可以分别在其相应输入处包括缓冲器电路以缓冲所述至少一个选择信号。技术人员将了解选择电路的替代实施例可例如使用替代逻辑电路被使用。
因此,选择电路600可被布置成在测试模式下只选择驱动部分之一,即只启用一个驱动部分而禁用测试的所有其它部分(正如将参考图4和图5在下面所解释的),或在正常操作模式下选择所有驱动部分。因此,在测试模式,只有源自所述多个驱动部分的一个驱动部分传递电流,而在正常操作模式下,源自所述多个驱动部分的所有驱动部分并行地传递电流。当每个输出焊盘111、112被正确地接合到输出引脚310的时候,在正常操作期间,这些电流在输出引脚310汇总以从驱动电路400中传递总驱动电流。
图4和图5示意性地示出了测试封装半导体器件的方法的实施例的例子。非限制性例子参考图3所示的具有两个驱动部分401、402的封装半导体器件1被描述,其中在该例子中,每个驱动部分包括功率晶体管。图5示出了该方法的框图,其中根据实施例的测试模式被使用。该方法以初始化块11开始。在初始化块11中,控制信号“开启”被设置为‘0’并且被传递到控制端子400C。因此,驱动电路400被布置成控制驱动电路400变为不活动。而且,计数器i被初始化为开始值i=1。在下一个选择框12中,所述至少一个选择信号“sel”被调节以启用第i个驱动部分而禁用所有其它驱动部分。因此,在该例子中,所述至少一个选择信号“sel”包括两个选择信号“向上启用”和“向下启用”,并且“向上启用”被设置为启用值‘1’以启用驱动部分401以及“向下启用”被设置为禁用值‘0’以禁用驱动部分402。随后,两个选择信号被传递到相应选择输入401S、402S。然后,在激活框13中,控制信号“开启”被设置为‘1’以在测试模式下根据所述至少一个选择信号的设置来激活驱动电路。因此,正如指示了图4中的闭合开关401的符号示意性地指示的,驱动部分401被激活并相对于参考焊盘121驱动输出焊盘111,然而,正如指示了开启开关402的符号示意性地指示的,驱动部分402保持不活动。因此,驱动部分401的功率晶体管在其参考端子401R和其输出端子401T之间形成了导电路径,而驱动部分402的功率晶体管在其参考端子401R和其输出端子401T之间不导电。然后,在测试框14中,当驱动电路被设置为‘1’的控制信号激活并且所述至少一个选择信号“sel”被设置以启用第i个驱动部分而禁用所有其它驱动部分的时候,参考引脚320和输出引脚310之间的导电性被测试。对于上述示例性实施例,这些导电性在表1中被称为驱动部分401的导电性211-401-221以及驱动部分402的导电性212-402-222。该测试可还被称为测试第i个驱动部分的导电性。正如图4示意性地指示的,导电性可例如通过将电阻计700与参考引脚320和输出引脚310之间的计导线710以及720进行连接来测量参考引脚320和输出引脚310之间的电阻而被测试的。例如,当驱动部分401被激活并且相对于参考焊盘121驱动输出焊盘111的时候,如果接合线211正确地将输出引脚310连接到输出焊盘111以及另外的接合线211正确地将参考引脚320连接到参考焊盘121,则测量的电阻将具有实质上表示了接合线211的电阻、驱动部分401的电阻和另外的接合线211的电阻的电阻总和的值。因此,电阻总和通常共计达几个欧姆。然而,如果接合线211没有正确地将输出引脚310连接到输出焊盘111,参考引脚320和输出引脚310之间的导电连接将不会形成并且电阻实质上将是无穷大。同样,如果另外的接合线221没有正确地将参考引脚320连接到参考焊盘121,则电阻实质上将是无穷大。因此,当第i个驱动部分401被启用和激活并且其它驱动部分被禁用的时候,可从测量输出引脚310和输出焊盘111之间的导电性得出接合线211和另外的接合线221是否被正确地连接的结论。导电性可作为电阻被测量。导电性或电阻可作为数值被测量。该数值可针对预定阈值被测试以得出输出引脚310和参考引脚320是否经由接合线211和另外的接合线221被电连接。替代地,导电性可被测量以仅仅区别导电性是否实质上为零或实质上有限。同样,电阻可被测量以仅仅区别电阻是否实质上有限或实质上无穷。‘实质上无穷的’电阻可能例如对应于超出测量的计量范围的电阻。在测试第i个驱动部分401的导电性之后,判定框15可判定该测试是否在完成框17中被完成,或该测试是否继续以在循环递增框16中测试下一个驱动部分,递增计数器i并且将控制信号“开启”设置返回到‘0’,并且然后从选择框12继续该方法以测试下一个驱动部分402的导电性。在一个实施例中,判定框15可以继续循环递增框16,直到所述多个驱动部分的所有驱动部分已经被测试。在另一个实施例中,只要已经得出被测试的驱动部分401的接合线211和另外的接合线212被正确地连接的结论,判定框15可继续循环递增框16,而只要一得出至少一根接合线和与驱动部分相关联的另外的接合线没有被正确连接的结论,则判定框可立即进行到完成框17。完成框17可能最后得出所有接合线和所有另外的接合线是否被正确连接的结论以及封装半导体器件1可被认为是通过了测试,或者至少一根接合线和另外的接合线是否没有被正确连接以及封装半导体器件1可被认为是没有通过测试并且被拒绝。
因此,该实施例提供了一种测试包括根据上述实施例中的任何一个的半导体器件2以及具有输出引脚310和参考引脚320的封装3的封装半导体器件1的方法,该方法包括:
a)重复执行行为序列:
a.1)调节所述至少一个选择信号并给选择电路600的至少一个选择输入端子400S提供12至少一个选择信号以选择所述多个驱动部分401、402的单一驱动部分401或402,
a.2)调节所述控制信号“开启”并给输出驱动电路400的控制端子400C提供13所述控制信号“开启”以激活所述单一驱动部分,以及
a.3)测试14所述输出引脚310和所述参考引脚320之间的导电性,所述测试包括获得所述导电性的测量以及将所述测量和预定阈值水平进行比较以获得比较值;以及
b)得出17所述输出引脚310是否被连接到所述半导体器件1的所述多个输出焊盘的所有输出焊盘111、112,以及所述参考引脚320是否被连接到所述半导体器件1的所述多个参考焊盘的所有参考焊盘121、122的结论。
所述行为序列a.1)-a.3)的重复执行可被执行,直到输出引脚310和参考引脚320之间的导电性已经为所述多个驱动部分的所有驱动部分所测试。替代地,所述行为序列a.1)-a.3)的重复执行可被执行,直到对于一个驱动部分,输出引脚310和参考引脚320之间的导电性已经被发现对应于焊盘和引脚之间的不正确接合。
测试封装半导体器件还可包括测量在正常操作模式下的输出引脚310和参考引脚320之间的电阻以及从正常操作模式下测量的电阻和计算的电阻的比较中获得进一步的比较结果,其中在测试每个驱动部分的导电性期间从计算平行排列所有电阻值的电阻值中获得所述计算的电阻。该进一步的比较结果可与另外的阈值进行比较以确定在正常模式下测量的电阻是否匹配计算的电阻,以及从结果中判断输出引脚310是否被连接到半导体器件1的所述多个输出焊盘的所有输出焊盘111、112以及参考引脚320是否被连接到半导体器件1的所述多个参考焊盘的所有参考焊盘121、122。
技术人员将了解不同的方法可在权利要求的范围内被设计。例如,循环递增框16可使用替代实施例被实施,其中例如,控制信号“开启”没有被切换,但是当驱动电路切换以启用下一个驱动部分的时候,保持为‘1’。
为了与参考图1给出的例子进行比较,根据实施例描述例子。示例性封装半导体器件1可具有两个低欧姆功率晶体管作为驱动部分401、402。驱动部分401、402被设计成共同传递1A的电流,即每个独立驱动部分被设计成传递500mA电流。每个驱动部分可具有2欧姆的标称值的驱动电阻。这种示例性封装半导体器件P可使用两根接合线221、212以将参考焊盘121、122连接到参考引脚320。每根接合线211、212和每根另外的接合线221、222可具有0.2欧姆的电阻。因此,正确接合的接合线211可在输出焊盘111和输出引脚310之间具有0.2欧姆的电阻。同样,正确接合的另外的接合线221可在参考焊盘121和参考引脚320之间具有0.2欧姆的电阻。如果接合线211和另外的接合线221都被正确地连接以及只有驱动部分501被启用和控制传递电流,那么参考引脚320和输出引脚310之间的总输出电阻可以是0.2+2+0.2=2.4欧姆。然而,例如当接合线211不被正确接合的时候,在输出引脚310和半导体器件之间将不会有连接,并且总输出电阻将是无穷大。因此,检测接合是否可能不正确或可能不再需要依靠精确的电阻数值的比较,但这样的测试或可在例如,在驱动部分电阻中,例如相当大的范围内被可靠地执行。因此,具有或多个不正确连接的连接的封装半导体器件通过测试的风险或可被明显降低。
另一方面根据实施例,提供了一种调节封装半导体器件1的方法,该方法包括调节以及将所述至少一个选择信号“sel”提供给选择电路600n的所述至少一个选择输入端子400S以选择所述多个驱动部分的所有驱动部分401、402。因此,封装半导体器件1可被调节以在正常操作下使用。
另一个实施例提供了一种测试和调节封装半导体器件1的方法,该方法包括使用如上所述测试方法测试封装半导体器件,以及使用如上所述调节方法调节封装半导体器件。因此,通过测试的封装半导体器件1可被提供以及被调节以在正常操作下使用。与参考图1描述的现有技术半导体器件相比,该封装半导体器件1可具有提升的可靠性。
上述实施例描述了封装半导体器件,其中接合线被用于将半导体器件的焊盘接合到封装的引脚。因此,该实施例提供了封装半导体器件,输出引脚使用多个接合线被连接到所有输出焊盘,每根接合线将输出焊盘之一连接到输出引脚,以及参考引脚使用多个另外的接合线被连接到所有参考焊盘,每根另外的接合线将参考焊盘之一连接到参考引脚。
在替代实施例中,接合隆起可被用于将半导体器件的焊盘接合到封装的引脚,例如半导体器件被倒装芯片式安装到封装。因此,替代实施例可以提供封装半导体器件,输出引脚使用多个接合隆起被连接到所有输出焊盘,并且参考引脚使用多个其它接合隆起被连接到所有参考焊盘。通常,使用接合隆起可以具有使测试是否正确形成接合可更复杂的缺点,因为接合隆起通常不可见,因此只能使用,例如X-射线显微镜检查而使用正常的显微镜检查不能可见地进行独立检查。上述测试方法可能排除了对这样的可见的或X-射线检查的需要,因为各个晶体管部分的选择操作可能允许电测试接合隆起。
图6示意性地示出了根据这样的替代实施例的例子的封装半导体器件1的例子。正如图2所示的实施例,封装半导体器件1包括半导体器件2和封装3。所述封装3包括输出引脚310和参考引脚320。所述半导体器件1P包括多个输出焊盘111、112以及多个参考焊盘121、122。图6所示的封装半导体器件1不同于图2所示的封装半导体器件1,因为接合不是通过将半导体器件2的焊盘连接到封装的引脚的焊接接合线实现的,而是通过使用替代的已知接合技术,使用在被称为倒装芯片安装技术中的接合隆起实现的。因此,所述多个输出焊盘111、112的所有输出焊盘111、112通过各自多个接合隆起211B、212B被接合到封装3的输出引脚310,以及所述多个参考焊盘的所有参考焊盘121、122通过各自多个另外的接合隆起221B、222B被接合到封装2的参考引脚320。应了解关于接合线所描述的实施例和例子可同样通过接合隆起体现。在另一个实施例中,所述多个输出焊盘111、112的所有输出焊盘111、112可通过相应多个接合隆起211B、212B被接合到封装3的输出引脚310,以及所述多个参考焊盘的所有参考焊盘121、122通过相应多个另外的接合线221、222被接合到封装2的参考引脚320。在另一个实施例中,所述多个输出焊盘111、112的所有输出焊盘111、112可通过相应多个接合线121、122被连接到封装3的输出引脚310,以及所述多个参考焊盘的所有参考焊盘121、122通过相应多个另外的接合隆起221B、222B被接合到封装2的参考引脚320。
在前面的说明中,参考本发明实施例的特定例子已经对本发明进行了描述。然而,很明显各种修改和变化可在不脱离权利要求中所陈述的本发明的宽精神及范围的情况下被做出。例如,连接可以是任何类型的连接,该连接适合,例如通过中间装置从相应节点、单元或装置传输信号或将信号传输到相应节点、单元或装置传输信号。因此,除非暗示或说明,连接可以例如是直接连接或间接连接。
本发明所描述的每个信号可被设计为正逻辑或负逻辑,其中负逻辑可以由信号名称栏或紧随名称的星号(*)指示。在负逻辑信号的情况下,在所述逻辑真状态对应于逻辑电平0的地方,所述信号是低活性。在正逻辑信号的情况下,在所述逻辑真状态对应于逻辑电平1的地方,所述信号是高活性。注意,本发明说所描述的任何信号可以被设计为负逻辑信号或正逻辑信号。因此,在替代实施例中,那些被描述为正逻辑信号的信号可被实施为负逻辑信号,以及那些被描述为负逻辑信号的信号可被实施为正逻辑信号。
本发明所讨论的导体可被说明或描述为单一导体、多个导体、单向导体、或双向导体。然而,不同实施例可能改变导体的实现。例如,可以使用单独单向导体而不是双向导体,反之亦然。此外,多个导体可被替换为连续地或以时间多路复用方式传输多个信号的单一导体。同样地,携带多个信号的单一导体可被分离成各种不同的携带这些信号的子集的导体。因此,存在传输信号的许多选项。
由于实施本发明的装置大部分是由本领域所属技术人员所熟知的电子元件以及电路组成,电路的细节不会在比上述所说明的认为有必要的程度大的任何程度上进行解释。对本发明基本概念的理解以及认识是为了不混淆或偏离本发明所教之内容。例如,本领域所属技术人员可能了解除了在本发明的图中详细显示和描述的,半导体器件2可能包括在半导体器件和/或例如不是在附图中明确显示的以及文本中描述的其它焊盘中或其上集成的其它组件。类似地,封装半导体器件1可能包括在相同封装中或外部连接到封装其它组件。
而且,在功能上形成分离装置的装置可在单一物理装置上被集成。同样,被描述为分离装置的单元可被集成到单一单元。此外,被描述为较大单元的一部分的单元可被提供为分离装置。例如,被布置成保持至少选择信号的缓冲电路可以是从选择电路分离或在选择电路中集成的组件。这同样地适用于控制信号缓冲50。
然而,其它修改、变化和替代也是可能的。说明书和附图相应地被认为是从说明性的而不是严格意义上来讲的。
例如,所述至少一个选择信号可以不同的方式被调节和提供。在实施例中,所述至少一个选择信号可被位于封装半导体器件外部的装置测试器调节,并且例如使用在制作设施中的生产线的装置测试器经由测试引脚被提供给封装半导体器件。在另一个实施例中,所述至少一个选择信号可被片上控制器调节。
在权利要求中,放置在括号之间的任何参考符号不得被解释为限制权利要求。单词“包括”不排除除了权利要求中列出的那些之外的其它元件或步骤的存在。此外,如在此使用的词语“一”或“一个”被定义为一个或不止一个。而且,即使当同一权利要求包括介绍性短语“一个或多个”或“至少一个”以及诸如“一”或“一个”的不定冠词时,在权利要求中诸如“至少一个”以及“一个或多个”的介绍性短语的使用也不应该被解释成暗示通过不定冠词“一”或“一个”引入的其它权利要求元素将包括这样介绍的权利要求元素的任何特定权利要求限制成仅包含这样的元素的发明。对于定冠词的使用也是如此。除非另有说明,使用诸如“第一”以及“第二”的术语来任意地区分这样的术语描述的元素。因此,这些术语不一定旨在指示这样的元素的时间或其它优先次序。在相互不同的权利要求中记载某些措施的事实并不指示这些措施的组合不能被用于获取优势。

Claims (15)

1.一种用于在包括输出引脚(310)和参考引脚(320)的封装(3)中使用的半导体器件(2),所述半导体器件包括可接合到所述输出引脚(310)的多个输出焊盘(111、112)、可接合到所述参考引脚(320)的多个参考焊盘(121、122),以及输出驱动电路(400),所述输出驱动电路(400)具有用于接收控制信号并且被布置成相对于依靠所述控制信号的所述多个参考焊盘(121、122)驱动所述多个输出焊盘(111、112)的控制端子(400C),
所述输出驱动电路(400)包括多个驱动部分(401、402)和选择电路(600),
每个驱动部分(401、402)具有用于接收部分控制信号的驱动控制端子(401C、402C)、部分参考端子(401R、402R)和部分输出端子(401T、402T),所述部分参考端子(401R)被连接到源自所述多个参考焊盘(121、122)的单一参考焊盘(121),所述部分输出端子(401T)被连接到源自所述多个输出焊盘(111、112)的单一输出焊盘(111),所述驱动部分被布置成相对于依靠所述部分控制信号的所述单一参考焊盘(121、122)驱动所述单一输出焊盘(111、112),
所述多个参考焊盘(121、122)以一对一的关系被连接到所述多个驱动部分(401、402),
所述多个输出焊盘(111、112)以一对一的关系被连接到所述多个驱动部分(401、402),
所述选择电路具有用于接收至少一个选择信号的至少一个选择输入端子(401S、402S)、被连接到所述控制端子(400C)以用于接收所述控制信号的选择控制端子(600C)、多个选择输出端子(601C、602),所述多个选择输出端子的每个选择输出端子被连接到所述多个驱动部分(401、402)的相应驱动部分的相应选择控制端子(401C、402C)并且被布置成依靠所述至少一个选择信号和所述控制信号给所述多个驱动部分(401、402)的每个所述选择控制端子(401C、402C)提供相应部分控制信号。
2.根据权利要求1所述的半导体器件,所述选择电路(600)在多个模式是可操作的,所述模式依靠所述至少一个选择信号是可选择的,所述多个模式包括测试模式和正常操作模式,所述测试模式对应于每次一个地启用所述多个驱动部分的驱动部分(401、402),所述正常操作模式对应于同时启用所有驱动部分(401、402)。
3.根据权利要求1所述的半导体器件,所述多个驱动部分由两个驱动部分(401、402)组成。
4.根据权利要求1所述的半导体器件,所述多个驱动部分由三个驱动部分组成。
5.根据权利要求1所述的半导体器件,所述多个驱动部分由四个驱动部分组成。
6.根据任何一项前述权利要求所述的半导体器件,每个驱动部分被布置成相对于所述单一参考焊盘(121;122)用在10mA至2A范围内的安培数驱动所述单一输出焊盘(111;112)。
7.根据权利要求5所述的半导体器件,每个驱动部分被布置成相对于所述单一参考焊盘(121;122)用在100A至1A范围内的安培数驱动所述单一输出焊盘(111;112)。
8.根据任何一项前述权利要求所述的半导体器件,每个驱动部分包括功率晶体管,所述功率晶体管被连接在所述驱动部分(401)的所述部分参考端子(401R)和所述部分输出端子(401T)和被布置成控制所述功率晶体管的所述部分控制端子(401C)之间。
9.根据任何一项前述权利要求所述的半导体器件,所述选择电路包括用于将所述至少一个选择信号保持为最后被所述至少一个选择输入端子(401S、402S)接收的缓冲电路。
10.一种封装半导体器件(1),包括根据任何一项前述权利要求所述的半导体器件(2)和具有输出引脚(310)和参考引脚(320)的封装(3),所述输出引脚(310)被连接到所述半导体器件(2)的所述多个输出盘的所有输出盘(111、211),以及所述参考引脚(320)被连接到所述半导体器件(2)的所述多个参考焊盘的所有参考焊盘(121、122)。
11.根据权利要求10所述的封装半导体器件,所述输出引脚使用多个接合线(211、212)被连接到所有输出焊盘,每根接合线(211、212)将所述输出焊盘(111、112)之一连接到所述输出引脚(310),并且所述参考引脚(320)使用多个另外的接合线(221、222)被连接到所有参考焊盘(121、122),每根另外的接合线(221、222)将所述参考焊盘(121、122)之一连接到所述参考引脚(320)。
12.根据权利要求10所述的封装半导体器件,所述输出引脚(310)使用多个接合隆起(211B、212B)被连接到所有输出焊盘(111、112)并且所述参考引脚(320)使用多个另外的隆起(221B、222B)被连接到所有参考焊盘(121、122)。
13.一种测试封装半导体(1)的方法,所述封装半导体(1)包括根据权利要求1-9中的任何一项所述的半导体器件(2)以及具有输出引脚(310)和参考引脚(320)的封装(3),所述方法包括:
执行以下行为的序列:
调节所述至少一个选择信号并给所述选择电路的所述至少一个选择输入端子提供(12)所述至少一个选择信号以选择所述多个驱动部分的单一驱动部分,
调节并给所述输出驱动电路的所述控制端子(400C)提供(13)所述控制信号以激活所述单一驱动部分,以及
测试(14)所述输出引脚和参考引脚之间的导电性,所述测试包括获得所述导电性的测量以及将所述测量和预定阈值电平进行比较以获得比较结果;以及
得出(17)所述输出引脚是否被连接到所述半导体器件的所述多个输出焊盘的所有输出焊盘、以及所述参考引脚是否被连接到所述半导体器件的所述多个参考焊盘的所有参考焊盘的结论。
14.一种调节根据权利要求10-12中的任何一项所述的封装半导体器件的方法,所述方法包括调节所述至少一个选择信号并给所述选择电路的所述至少一个选择输入端子提供所述至少一个选择信号以选择所述多个驱动部分的所有驱动部分。
15.一种测试并调节封装半导体器件的方法,所述方法包括使用根据权利要求13所述的方法测试所述封装半导体器件,并且使用根据权利要求14所述的方法调节所述封装半导体器件。
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* Cited by examiner, † Cited by third party
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KR102077608B1 (ko) * 2013-09-26 2020-02-17 에스케이하이닉스 주식회사 반도체 칩 및 이를 갖는 스택 패키지
CN104914326B (zh) * 2015-04-30 2018-11-09 许继集团有限公司 一种电能质量在线监测方法和装置
CN110632490B (zh) * 2019-09-03 2020-11-03 清华大学 一种igbt模块状态监测装置及方法

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5124660A (en) * 1990-12-20 1992-06-23 Hewlett-Packard Company Identification of pin-open faults by capacitive coupling through the integrated circuit package
US6812726B1 (en) * 2002-11-27 2004-11-02 Inapac Technology, Inc. Entering test mode and accessing of a packaged semiconductor device
TW522532B (en) 2000-11-07 2003-03-01 Siliconware Precision Industries Co Ltd Schemes for detecting bonding status of bonding wire of semiconductor package
US7075175B2 (en) * 2004-04-22 2006-07-11 Qualcomm Incorporated Systems and methods for testing packaged dies
US7518231B2 (en) * 2005-08-15 2009-04-14 Infineon Technologies Ag Differential chip performance within a multi-chip package
DE102006049324A1 (de) * 2006-10-19 2008-04-30 Austriamicrosystems Ag Halbleiterkörper und Verfahren zum Testen eines Halbleiterkörpers
KR101274208B1 (ko) * 2007-08-07 2013-06-17 삼성전자주식회사 접촉 불량 검출회로를 구비하는 반도체 장치

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