CN104115574A - 包括带状线电路的印刷电路板及其制造方法 - Google Patents

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Abstract

印刷电路板包括第一层堆栈和耦合到第一层堆栈的第二层堆栈。第一层堆栈包括第一绝缘层、第一导电层以及定义从其中延伸穿过的空穴的切口区域。第一绝缘层包括第一表面和相对的第二表面。第一导电层被布置在第一绝缘层的第一表面上。所述第二层堆栈包括第二绝缘层。第二绝缘层包括第一表面和相对的第二表面。一个或多个导电迹线被布置在第二绝缘层的第一表面上。印刷电路板还包括至少部分地布置在切口区域内的器件。器件电耦合到布置在第二绝缘层的第一表面上的一个或多个导电迹线中的一个或多个。

Description

包括带状线电路的印刷电路板及其制造方法
技术领域
本发明涉及带状线电路。更具体而言，本发明涉及包括带状线电路的印刷电路板及其制造方法。
背景技术
通常使用的用于电路和/或系统互连的技术包括微带和带状线传输线。在简单表示中，如图1所示，微带传输线包括布置在低损耗电介质11上的具有受控制的宽度WC的导电迹线13，低损耗电介质11又布置在接地面层12上。在微带中，有一个接地面，而在带状线中，有两个。
微带和带状线传输线可以使用印刷电路板技术来制造。印刷电路板(PCB)，有时被称为印刷线路板(PWB)或蚀刻布线板，广泛地用于将单独的电气组件组装到操作电路中。PCB通常提供在系统组件之间互连电信号的可靠而经济的手段。PCB有各种不同的类型，并可以以各种方式分类。
PCB通常用于以机械方式支撑电子组件并使用在PCB上传导信号的导电轨迹或信号迹线来电连接电子组件。典型的PCB包括在其上形成电导体的图案的一层或多层绝缘材料。除PCB上的导电迹线的图案之外，可以形成金属填充的通孔，或通道的图案化的阵列，以允许各种导电特征之间的层-层互连。
根据电路图案表面的数量，PCB可以被分类为单面PCB、双面PCB以及多层PCB。例如，通常在双面PCB上制造微带传输线。PCB可以包括执行单一功能或多个功能的电路。
典型的PCB可以包括各种电子组件。电子组件构成电子线路的一部分，并可以以各种方式分类。电子组件可以被分类为有源或无源。一般而言，有源组件是任何类型的具有电子流或其他带电粒子流的电控制能力的电路组件。有源组件的一些示例是晶体管、集成电路(IC)、可控硅整流器(SCR)，以及用于交流电电流三极管(TRIAC)。不能通过另一电信号来控制电流的组件通常被分类为无源组件。无源组件的示例包括电容器、电阻器、感应器、变压器，以及二极管。电子组件安装在其上面的PCB有时被称为印刷电路组合件(PCA)或印刷电路板组合件(PCBA)。
在诸如高频电路(例如，微波电路)之类的一些电路中，可能需要跨PCB维护受控制的阻抗，以便获得，例如，就振幅和相位响应而言的一致的电气性能。各种PCB迹线几何形状都可能带有受控制的阻抗设计。可以为受控制的特征阻抗设计其中平面导线在接地面上方被分离的双面的PCB设计，如图1的截面图所示。此几何形状被称为表面微带，或简单地称为微带。在微带中，平面导线通常是通过从诸如铜之类的导体层以化学方法蚀刻掉材料(例如，金属)的不需要的区域来形成。
微带传输线格式的平面导体的阻抗是通过诸如周围的材料的介电特性，导线的宽度以及其与接地面层的间隔等等之类的因素来确定。在表面微带配置中，信号导线暴露于空气中，如此影响导体的阻抗的有效介电常数是PCB电介质衬底的相对介电常数εr以及电路上方的空气的相对介电常数的组合。通常，有效介电常数将是在1(空气的εr)和大约4(FR-4衬底的εr)之间的某个值。
如图1所示的微带传输线的特征阻抗Z0的近似表达式，由公式1(下面)给出，并用欧姆(Ω)表示。在公式1中，计量单位是密耳，即，1密耳＝0.001英寸。
图1示出了微带传输线10，其中包括PCB电介质衬底11的上部的信号迹线13以及衬底11的底面的接地(或电源)平面12。通过使用公式1，对于被PCB电介质衬底11与接地面12分离距离TD的宽度WC和厚度TC的信号迹线13，微带线10的特征阻抗Z0可以表达为
Z 0 ( Ω ) ≈ 87 ϵ r + 1.41 ln [ 5.98 T D ( 0.8 W C + T C ) ] ,    (公式1)
其中，εr是PCB衬底11的介电常数。公式1一般在0.1<WC/TD<2.0并且1<εr<15时有效。
微带传输线操作可能会被线导体和附近对象之间的杂散电磁耦合损害。在微带中，线导体耦合到下面接地面，这会通过吸收某些电磁场线来降低EMI(电磁干扰)。在线导体上方延伸到外部对象的电磁场的散乱可能会向线的阻抗和速度因数引入不规则性，对电路性能产生负面效果。为减轻电场散乱的效果，可能会施加附加约束，例如，要求接地面的宽度是这样的，它延伸到超出信号迹线的每一边至少达信号迹线的宽度。
带状线传输线结构，如图2的截面图所示，一般以被介电材料21夹着的并布置在两个接地或电源平面(通常被称为参考平面)之间的平面导电迹线23为特征。电场46是在导线23和上接地层和下接地层24和22之间生成的，而磁场58是在导线23周围生成的。在带状线布线中，在微带结构中被省略的第二接地(或电源)平面，屏蔽导体使其免受附近对象的影响，并可以将电磁场限制到两个参考平面之间的区域。
在带状线布线中，所有电磁场线都耦合到上参考平面和下参考平面，避免了线导体和附近对象之间杂散耦合的可能性。除极小辐射损失之外，带状线电路的上接地面和下接地面可以形成更有效率的接地回路，具有比在微带配置中小的表面电阻。
如图1所示的对称的(平衡的)带状线的特征阻抗Z0sym的表达式，由公式2给出。通过使用公式2，对于由布置在参考平面22和24之间的具有厚度TD的PCB电介质21夹着的具有宽度WC和厚度TC的信号迹线23，对称的带状线20的特征阻抗Z0sym可以被表达为
Z 0 sym ( &Omega; ) &ap; 60 &epsiv; r ln [ 4 T D 0.67 &pi; ( 0.8 W C + T C ) ] ,    (公式2)
其中，εr是PCB电介质21的介电常数。公式2一般对下
列尺寸比有效：WC/(TD-TC)<0.35并且TC/B<0.25。
微带和带状线技术是电路中的最常使用的布线配置，并可以被用来提供具有最好特征的传输线导体，这些传输线导体可以被用来互连分离的电路元件并执行各种阻抗变换功能。与微带相比，带状线传输线提供一些电气性能优点，但是，带状线比微带制造起来更复杂。在高频电路中，例如，微波电路，可以通过使用带状线技术来实现成本和/或空间节省。
发明内容
存在对于利用改善的制造和组装技术来制造带状线电路的方法的持续的需求。存在以较低的成本在印刷电路板上进行带状线配置的持续的需求。有对带状线制造操作和/或印刷电路板检查、测试，和/或返工缩短时间、降低复杂性和/或成本的方法的需求。有对制造允许访问组装到带状线配置的组件的印刷电路板的方法的需求。
根据一个方面，提供印刷电路板。印刷电路板包括第一层堆栈和耦合到第一层堆栈的第二层堆栈。第一层堆栈包括第一绝缘层、第一导电层以及定义从其中延伸穿过的空穴的切口区域。第一绝缘层包括第一表面和相对的第二表面。第一导电层被布置在第一绝缘层的第一表面上。第二层堆栈包括第二绝缘层。第二绝缘层包括第一表面和相对的第二表面。第二层堆栈还可以包括布置在第二绝缘层的第二表面上的第二导电层。一个或多个导电迹线被布置在第二绝缘层的第一表面上。印刷电路板还包括至少部分地布置在切口区域内的器件。器件电耦合到布置在第二绝缘层的第一表面上的一个或多个导电迹线中的至少一个。第二层堆栈还可以包括布置在第二绝缘层的第二表面上的第二导电层。
根据一个方面，提供多层印刷电路板。多层印刷电路板包括第一层堆栈和耦合到第一层堆栈的第二层堆栈。第一层堆栈包括第一绝缘层、第二绝缘层，以及布置在第一绝缘层和第二绝缘层之间的第一导电层。第二层堆栈包括第三绝缘层和第二导电层。第一层堆栈和/或第二层堆栈包括定义从其中延伸穿过的空穴的切口区域。多层印刷电路板还包括第一信号层和第二信号层。第一信号层被与第一层堆栈的第一绝缘层或第二层堆栈的第三绝缘层相关联地布置。第二信号层被与第一层堆栈的第二绝缘层相关联地布置。多层印刷电路板还包括至少部分地布置在切口区域内的器件。器件电耦合到第一信号层和/或第二信号层。
在上述方面的任何一个方面，切口区域可以被配置成在其中容纳器件的至少一部分。在上述方面的任何一个方面，器件包括布置在第一导电层的第二表面下面的器件的顶表面。在上述方面的任何一个方面，印刷电路板或多层印刷电路板还可以包括导电材料片，其中包括被配置成覆盖切口区域的第一部分。导电材料片还可以包括布置在第一导电层的第一表面的至少一部分上的第二部分。
在上述方面的任何一个方面，与切口区域相邻地布置的第一绝缘层的第一表面的区域可以是暴露区。印刷电路板或多层印刷电路板还可以包括其中包括第一部分和第二部分的导电材料片，其中，第一部分被配置成覆盖切口区域，第二部分被布置在第一绝缘层的第一表面的暴露区。
根据再一个方面，提供制造印刷电路板的方法。该方法包括提供第一层堆栈和提供第二层堆栈的初始步骤。第一层堆栈包括第一绝缘层。第一绝缘层包括第一表面和布置在第一表面上的一个或多个导电迹线。第二层堆栈包括第二绝缘层和第一导电层。第二绝缘层包括第一表面和相对的第二表面。第一导电层被布置在第二绝缘层的第一表面上。第二层堆栈还包括定义从其中延伸穿过的空穴的切口区域。切口区域被配置成在其中容纳器件的至少一部分以便耦合到第一绝缘层的第一表面和/或电耦合到一个或多个导电迹线中的一个或多个。第一层堆栈还可以包括布置在第一绝缘层的第二表面上的第二导电层。该方法还可以包括将第一绝缘层的第一表面耦合到第二绝缘层的第二表面的步骤。耦合步骤可以包括将第一层堆栈和第二层堆栈相对于彼此面向以便第一绝缘层的第一表面与第二绝缘层的第二表面相对的步骤。耦合步骤还可以包括将第一层堆栈和第二层堆栈相对于彼此定位以便当第一绝缘层的第一表面被放置为与第二绝缘层的第二表面接触时切口区域被定位成在其中容纳器件的至少一部分。耦合步骤还可以包括将第三层堆栈的第二导电层键合到第一层堆栈的第一绝缘层的步骤。
该方法还可以包括在第一层堆栈上安装器件的步骤。安装步骤可以包括将器件的至少一部分置于切口区域内的步骤。安装步骤还可以包括将器件电耦合到一个或多个导电迹线中的一个或多个的步骤。该方法还可以包括将第三层堆栈耦合到第一层堆栈的步骤。第三层堆栈可以包括信号层和第三绝缘层，所述第三绝缘层包括第一表面和相对的第二表面。信号层可以与第三绝缘层的第一表面相关联地被布置。第三层堆栈还可以包括具有第一表面和相对的第三表面的第二导电层，所述第二导电层的第一表面布置在所述第三绝缘层的第二表面上。
根据再一个方面，提供制造印刷电路板的方法。该方法包括提供包括第一导电层和第一绝缘层的第一层堆栈和提供包括第二绝缘层的第二层堆栈的初始步骤。第一绝缘层包括第一表面和相对的第二表面。第一导电层被布置在第一绝缘层的第一表面上。第二绝缘层包括布置在其第一表面上的一个或多个导电迹线。该方法还包括在第二绝缘层的第一表面上安装器件以便该器件电耦合到一个或多个导电迹线中的至少一个，以及给第一层堆栈提供定义从第一绝缘层的第二表面延伸到第一导电层的第一表面的空穴的切口区域的步骤。切口区域被配置成在其中容纳器件的至少一部分。该方法还包括将第二绝缘层的第一表面放置为与第一绝缘层的第二表面接触以便器件的至少一部分被布置在切口区域的至少一部分内的步骤。
根据再一个方面，提供制造印刷电路板的方法。该方法包括提供具有第一表面和相对的第二表面的第一绝缘层，在第一绝缘层的第一表面上提供第一导电层，以及提供定义从第一绝缘层的第二表面延伸到第一导电层的第一表面的空穴的切口区域的初始步骤。在第一绝缘层的第一表面上提供第一导电层的步骤可以包括图案化，例如，光刻蚀，第一导电层以在与切口区域相邻地布置的第一绝缘层的第一表面上提供暴露区。该方法还包括提供具有第一表面和相对的第二表面的第二绝缘层，在第二绝缘层的第二表面上提供第二导电层，在第二绝缘层的第一表面上提供一个或多个导电迹线，在第二绝缘层的第一表面上安装一个器件以便该器件电耦合到一个或多个导电迹线中的至少一个，以及将第一绝缘层的第二表面放置为与第二绝缘层的第一表面接触以便器件的至少一部分被布置在切口区域的至少一部分内的步骤。
在上述方面的任何一个方面，制造印刷电路板的方法还可以包括下列步骤：判断在所述器件的上方是否保留由所述切口区域定义的一定容积的空穴；如果判断在所述器件上方保留由所述切口区域定义的一定容积的空穴，那么，判断在所述器件上方由所述切口区域定义的所述一定容积的空穴是否将至少部分地用介电材料而不是真空或气体(或混合气体，诸如空气)填充；以及，如果判断在器件上方由切口区域定义的所述容积的空穴将至少部分地用介电材料而不是真空或气体或混合气体填充，那么，至少部分地用介电材料而不是真空或气体或混合气体填充所述容积的空穴。
在上述方面的任何一个方面，制造印刷电路板的方法还可以包括下列步骤：提供包括第一部分的导电材料片，所述第一部分被配置成当导电材料片的第二部分被布置在所述第一导电层的第一表面上时，覆盖所述切口区域，以及，将所述导电材料片的第二部分耦合到所述第一导电层的第一表面的至少一部分。
在上述方面中的任何一个方面，制造印刷电路板的方法还可以包括提供具有第一表面和相对的第二表面的第三绝缘层，将第三绝缘层的第二表面放置为与第一导电层的第一表面和第二导电层的第一表面中的一个接触，以及在第三绝缘层的第一表面上提供一个或多个导电迹线的步骤。
在上述方面中的任何一个方面，制造印刷电路板的方法还可以包括提供具有第一表面和相对的第二表面的第三绝缘层，将第三绝缘层的第二表面放置为与第二导电层的第一表面接触，以及在第三绝缘层的第一表面上提供一个或多个导电迹线的步骤。
根据再一个方面，提供制造印刷电路板的方法。该方法包括提供第一层堆栈和第二层堆栈的初始步骤。第一层堆栈包括第一导电层。第一层堆栈还包括布置在第一导电层的相对的两侧的第一绝缘层和第三绝缘层。第二层堆栈包括具有第一表面和相对的第二表面的第二绝缘层。第二层堆栈还包括布置在第二绝缘层的第二表面上的第二导电层。该方法还包括在第二绝第一绝缘层和第三绝缘层缘层的第一表面上提供器件以便该器件电耦合到布置在第二绝缘层的第一表面上的一个或多个导电迹线中的至少一个，以及给第一层堆栈提供定义从第一绝缘层的外表面延伸到第三绝缘层的外表面的空穴的切口区域的步骤。切口区域被配置成在其中容纳器件的至少一部分。该方法还可以包括将第二绝缘层的第一表面放置为与第一绝缘层的外表面接触以便器件的至少一部分被布置在切口区域的至少一部分内的步骤。
该方法还可以包括在第三绝缘层的外表面的一个或多个区域提供一个或多个导电迹线的图案的步骤。一个或多个区域与切口区域分离。该方法还可以包括在第三绝缘层的外表面上提供一个或多个器件以便一个或多个器件中的至少一个电耦合到布置在第三绝缘层的外表面上的一个或多个导电迹线中的至少一个的步骤。
在上述方面的任何一个方面，切口区域可以被配置成在其中容纳器件的至少一部分。在上述方面的任何一个方面，器件的高度可以小于第一绝缘层的厚度。在上述方面的任何一个方面，器件可以包括顶表面和底表面。在上述方面的任何一个方面，器件的顶表面可以被布置在第一导电层的第二表面下面。在上述方面的任何一个方面，器件的高度可以大于第一层堆栈的高度。
在上述方面的任何一个方面，印刷电路板还可以包括被配置成覆盖切口区域的导电材料片。导电材料片可以包括被配置成覆盖切口区域的第一部分和布置在第一导电层的第一表面的至少一部分上的第二部分。
在上述方面的任何一个方面，与切口区域相邻地布置的第一绝缘层的第一表面的区域可以是暴露区。在上述方面的任何一个方面，导电材料片还包括被配置成覆盖切口区域的第一部分和布置在第一绝缘层的第一表面的暴露区上的第二部分。
在上述方面的任何一个方面，印刷电路板还可以包括与切口区域相邻地布置的一个或多个间隙区域。一个或多个间隙区域可以被配置成使器件与第一导电层物理隔离和/或使器件与第一导电层电隔离。
在上述方面中的任何一个方面，印刷电路板还可以包括与器件的顶表面相关联地布置的散热器。
在上述方面中的任何一个，由切口区域定义的空穴可以包括在器件的顶表面和包含第一导电层的第一表面的平面之间定义的第一容积的空穴空间。印刷电路板还可以包括布置在第一容积的空穴空间的至少一部分中的介电材料。
在上述方面的任何一个方面，印刷电路板还可以包括被配置成覆盖切口区域的导电材料片。
在上述方面中的任何一个方面，印刷电路板还可以包括耦合到第一层堆栈的第三层堆栈，第三层堆栈包括具有第一表面的第三绝缘层。印刷电路板还可以包括与第三绝缘层的第一表面相关联地布置的信号层。印刷电路板还可以包括定义从第三绝缘层的第一表面延伸到第二绝缘层的第一表面的空穴的切口区域。
附图说明
当参考各个附图来阅读对各实施例的描述时，当前所公开的包括带状线电路的印刷电路板的目地和特征和制造印刷电路板的方法对所属领域的技术人员变得显而易见，其中：
图1是根据常规技术的具有微带传输线的印刷电路板(PCB)的放大的截面图；
图2是根据常规技术的具有对称的带状线传输线的PCB的放大的截面图；
图3是根据本发明的实施例的PCB的一部分的放大的透视截面图，带有分离的层堆栈，包括在第一层堆栈中定义的切口区域；
图4是根据本发明的实施例的图3的PCB的放大的透视截面图，示出了与以第一水平配置布置在切口区域内的器件组装在一起；
图5是根据本发明的实施例的包括非对称的带状线传输线的PCB的放大的截面图；
图6是根据本发明的第一层堆栈的实施例的放大的透视截面图，包括图3所示出的PCB的切口区域，示出穿过PCB以沿着切口区域的相对的两侧布置的间隙区域的配置来定义切口区域；
图7是根据本发明的第一层堆栈的实施例的放大的透视截面图，包括图3所示出的PCB的切口区域，示出穿过PCB以沿着切口区域的外周边周围布置的间隙区域的配置来定义切口区域；
图8是根据本发明的实施例的包括图6的第一层堆栈和图3的第二层堆栈的PCB的一部分的放大的透视截面图，示出为与以第一水平配置布置在切口区域内的器件组装在一起；
图9是根据本发明的实施例的包括图7的第一层堆栈和图3的第二层堆栈的PCB的一部分的放大的透视截面图，示出为与以第一水平配置布置在切口区域内的器件组装在一起；
图10A是根据本发明的实施例的带有分离的层堆栈的PCB的一部分的放大的透视截面图，包括示出为带有定义的切口和间隙区域的图7的第一层堆栈，以及示出为带有布置在其上的导线的一部分的图3的第二层堆栈；
图10B是根据本发明的实施示出为带有例的图10A的PCB的放大的透视截面图，示出为带有通过第一层堆栈的切口区域放置到第二层堆栈中的器件；
图10C是根据本发明的实施例的图10B的PCB的放大的透视截面图，示出为与以第二水平配置布置在切口区域内的器件组装在一起；
图11是根据本发明的实施例的示出为带有散热器层的一部分的图10C的PCB的放大的透视截面图；
图12是根据本发明的带有分离的层堆栈的PCB的一部分的放大的透视截面图，包括带有穿过其中定义的切口区域的第一层堆栈的另一实施例，以及图3的第二层堆栈；
图13是根据本发明的实施例的带有分离的层堆栈的PCB的一部分的放大的透视截面图，包括在第一层堆栈中定义的第一切口区域和在第二层堆栈中定义的第二切口区域；
图14是根据本发明的带有分离的层堆栈的PCB的一部分的放大的透视截面图，包括图13的第一层堆栈和包括穿过其中定义的切口区域的第二层堆栈的另一实施例；
图15是根据本发明的另一实施例的PCB的一部分的示意，放大的透视图；
图16A是沿着图15的截面线16A-16A截取的放大的截面图；
图16B是根据本发明的图15和16A中所示出的PCB的替换实施例的放大的截面图；
图17是根据本发明的再一个实施例的PCB的一部分的放大的截面图；
图18是示出了根据本发明的实施例的用于制造PCB的方法的流程图；
图19是示出了根据本发明的实施例的用于制造PCB的方法的流程图；
图20是示出了根据本发明的另一实施例的用于制造PCB的方法的流程图；
图21是示出了根据本发明的另一实施例的用于制造PCB的方法的流程图；
图22是示出了根据本发明的再一个实施例的用于制造PCB的方法的流程图；
图23是示出了根据本发明的再一个实施例的用于制造PCB的方法的流程图；
图24是示出了根据本发明的再一个实施例的用于制造PCB的方法的流程图；
图25是示出了根据本发明的又再一个实施例的用于制造PCB的方法的流程图；以及
图26是示出了根据本发明的又再一个实施例的用于制造PCB的方法的流程图。
具体实施方式
在下文中，将参考各个附图来描述当前所公开的包括带状线电路的印刷电路板以及制造它们的方法的各实施例。相同的附图标记在对附图的描述可以引用类似的或相同的元件。如附图所示并本描述中所使用的，并如传统那样，当引用对象上的相对定位时，术语“近端”是指器件的接近于用户的部分或其组件，术语“远端”是指器件的远离用户的部分或其组件。
本说明书可以使用短语“在一个实施例中”、“在各实施例中”、“在某些实施例中”或“在其他实施例中”，它们可以每一个都引用根据本发明的相同或不同的实施例中的一项或多项。对于本描述，“A/B”形式的短语表示A或B。对于本描述，“A和/或B”形式的短语表示“(A)、(B)或(A和B)”。
如在本描述中所使用的，“印刷电路板”(或“PCB”)或“电路板”通常是指其中，提供对电气器件和/或组件的机械支撑，到这些电气器件和/或组件的和这些电气器件和/或组件之间的电连接，其组合等等的系统。出于本文的用意，术语“印刷电路板”与术语“印刷线路板”可互换，二者之一都可通过缩写词PCB来表示。此处所描述的PCB可以包括电气组件。一般而言，在本发明中，术语“印刷电路板”与术语“印刷电路组合件”和“印刷电路板组合件”可互换。此处所描述的PCB和电路板不仅限于填充了电气组件的板，而且还包括各种类型的未填充电路的迹线衬底。
此处所描述的PCB实施例包括由多层合适的导电和/或非导电材料构成的一个或多个层堆栈。合适的材料的示例可以包括，但不限于，电介质，例如，聚四氟乙烯FR-4(阻燃4)、CEM-1或CEM-3、低损耗电介质PCB材料，例如，Rogers 4350、或ARLON，导电材料，诸如，但不仅限于金属，例如，铜箔、纤维状材料，例如，碳、石墨、石墨层、玻璃、石英、聚乙烯或液晶聚合物纤维，预浸渍材料，例如，FR-2(酚棉纸)、FR-3(棉纸和环氧树脂)、FR-4(玻璃织物和环氧树脂)、FR-5(玻璃织物和环氧树脂)、FR-6(冰铜玻璃和聚酯)、G-10(玻璃织物和环氧树脂)、CEM-1(棉纸和环氧树脂)、CEM-2(棉纸和环氧树脂)、CEM-3(玻璃织物和环氧树脂)、CEM-4(玻璃织物和环氧树脂)或CEM-5(玻璃织物和聚酯)、或其他合适的导电或非导电材料，例如，被金属化以提供具有低热膨胀系数的最终的导电材料的具有低热膨胀系数的纤维状材料。
如在本描述中所使用的，“导电”通常是指能够具有导电性的材料，包括但不仅限于，材料高度导电的，例如，金属，或半导电的，例如，半导电材料和合成物的材料。如在本描述中所使用的，“接地面”不仅是指在操作中被耦合到地电势的导电平面，而且还指可以耦合到其他电路电势的导电平面。一般而言，接地面是具有低电阻抗的材料的相对大的平面。在各实现中，它可以实际是接地面或电源平面(通常被称为参考平面)。
当前所公开的PCB的各实施例包括至少一层堆栈，该一层堆栈包括导电层(例如，接地面或电源平面)、电绝缘层(此处还称为“绝缘层”)，以及定义从其中延伸穿过的空穴的一个或多个切口区域。在当前所公开的PCB的各实施例中，各种导电迹线(例如，带状线迹线、微带迹线、嵌入式微带迹线，和/或其组合)可与一个或多个电源平面结合使用以形成传输线路。
根据各实施例的当前所公开的PCB可以是多层PCB，它们使用各种传输线路，包括，但不仅限于，PCB的内层上的带状线配置，例如，提供功率分布、数字信号处理，及其他功能，和/或PCB的外层上的微带配置。
当前所公开的PCB的各实施例包括在至少一层堆栈中定义的一个或多个切口区域，并可以提供带状线屏蔽能力以及类似于微带的可访问性，以在电路板上或离开电路板添加组件和/或执行其他操作，例如，测试。包括在一个或多个层堆栈中定义的一个或多个切口区域的当前所公开的PCB可以提供添加或去除组件电容以均衡线路的能力。
虽然下面的描述叙述了在包括在一个或多个层堆栈中定义的一个或多个切口区域的PCB各实施例中使用对称的(平衡的)带状线路结构，但是，本发明的原理也可以适用于非对称的或偏移(不平衡的)带状线布线。在图5的截面图中示出了包括非对称的带状线传输线的PCB实施例。在图17中示出了包括非对称的带状线配置的多层PCB实施例。
图3示出了根据本发明的实施例的带有分离的第一层堆栈和第二层堆栈的PCB100的一部分。PCB100包括第一层堆栈102和第二层堆栈104。第一层堆栈102包括从其中定义的切口区域130。虽然为便于说明，在图3中只示出了一个切口区域130，但是，可以理解，PCB100可以包括在第一层堆栈102中和/或第二层堆栈104中定义的任意数量的切口区域。如图3所示，第一层堆栈102具有高度“H1”。高度“H1”可以是任何合适的高度。第一层堆栈102通常包括第一导电层110和在其上支撑第一导电层110的第一绝缘层120。在某些实施例中，第一导电层110可以是电源平面或接地面。
第二层堆栈104包括第二绝缘层140。第一绝缘层120和第二绝缘层140可以包括被配置成阻碍或基本上阻碍电的流动并提供对于一个或多个导电层、电气和/或电子组件、器件、连接器等等的物理支撑的任何合适的材料。在某些实施例中，第一绝缘层120和/或第二绝缘层140可以包括一层或多层电介质层叠。
如图3所示，第一导电层110通常包括第一表面111和相对的第二表面112。第一导电层110可以包括分别布置在第一和第二表面111和112之间的单层或多层。第二导电层150通常包括第一表面151和相对的第二表面152。第二导电层150可以包括分别布置在第一和第二表面151和152之间的单层或多层。
第一绝缘层120通常包括第一表面121和相对的第二表面122。第一绝缘层120可以包括分别布置在第一和第二表面121和122之间的单层或多层。第一绝缘层120可以具有任何合适的厚度“TD1”。器件170的高度“H2”可以小于第一绝缘层120的厚度“TD1”。
在某些实施例中，第一导电层110可以直接沉积在第一绝缘层120的第一表面121上，或与其耦合。可另选地，可以在第一导电层110的第二表面112和第一绝缘层120的第一表面121之间布置一层或多层(未示出)。在未示出的替换实施例中，热响应材料片可以布置在第一绝缘层120的第一表面121和第一导电层110的第二表面112之间，例如，以在它们之间形成层叠的键合。在某些实施例中，第一导电层110和第一绝缘层120排列在基本上平行的平面中。
在某些实施例中，如图3所示，第二导电层150和电路176布置在第二绝缘层140的相对的两侧。在某些实施例中，第二导电层150可以是电源平面或接地面。电路176通常包括器件170和布置在第二绝缘层140上的一个或多个导电迹线160。电路176可以包括电路元件，例如，晶体管、二极管、电容器，以及电阻器的集合，以及互连这些各种电路元件的信号线及其他导体。导电迹线160具有受控制的宽度“WC”和厚度“TC”，并可以由任何合适的导电材料，例如，铜、金、银或具有合适的导电率值的其他导电金属构成。电路176的导电迹线可以以其上表面的第一宽度“WC1”和下表面的第二宽度“WC2”为特征，如图5所示。
器件170可以电耦合到一个或多个导电迹线160。器件170可以包括任何电气器件、电气组件、电子器件、电子组件、半导体元件等等。器件170可以包括任何电连接器，诸如，但不仅限于，SMA、SMB、SMC、SSMB和SSMC中的表面安装连接器。在某些实施例中，多个电气组件可以被组装到其本身可以被用作组件的器件170中。器件170可以包括有源器件和/或无源器件。在某些实施例中，器件170可以是电容器。
器件170通常包括顶表面171和底表面173。器件170包括分别在顶表面和底表面171和173之间定义的高度“H2”。高度H2”可以是任何合适的高度。在某些实施例中，器件170的高度“H2”小于第一层堆栈102的高度“H1”。器件170可以呈现各种形状和大小。为便于说明和理解，器件170被示为具有矩形形状的单个元件。
第一导电层110和第二导电层150可以由任何合适的导电材料，例如，铜、金、银或具有合适的导电率值的其他导电金属构成。在某些实施例中，第一导电层110和/或第二导电层150可以是导电箔。可以被用来形成第一导电层110和/或第二导电层150的导电材料可以利用其他材料，例如，其他导电材料，诸如金或银，电镀，以改善它们的特性，例如，以提高导电率。
第二绝缘层140通常包括第一表面141和相对的第二表面142。第二绝缘层140可以包括分别布置在第一和第二表面141和142之间单层或多层。第二绝缘层140可以具有任何合适的厚度“TD2”。在某些实施例中，第一绝缘层120由带有不同于第二绝缘层140的介电常数的介电常数的材料构成。
在某些实施例中，第一层堆栈102的第一绝缘层120的厚度“TD1”可以基本上等于第二层堆栈104的第二绝缘层140的厚度“TD2”。可另选地，第一绝缘层120的厚度“TD1”可以小于，或大于第二绝缘层140的厚度“TD2”。
正如图3所最佳示出的，第一层堆栈102包括切口区域130，该切口区域130定义从第一绝缘层120的第二表面122延伸到第一导电层110的第一表面111的空穴。切口区域130的高度通常等于第一层堆栈102的高度“H1”。根据各实施例的切口区域130被配置成在其中容纳器件170的至少一部分。切口区域130可以呈现各种形状和大小。
在某些实施例中，由切口区域130所定义的空穴可以包括第一容积“V1”的空穴空间和第二容积“V2”的空穴空间。第一容积“V1”的空穴空间是在器件130的顶表面171和包含第一导电层110的第一表面111的平面(图4中的箭头形的虚线所描绘的)之间定义的。空穴空间的第二容积“V2”等于要被布置在切口区域130内的器件130的容积，或其一部分。
在图4中，示出了PCB100的组装的配置，并包括其中包括穿过其中定义的切口区域130的第一层堆栈102，以及带有以第一水平配置布置在切口区域130内的器件170的第二层堆栈104。如在本描述中所使用的，相对于切口区域130，“第一水平配置”通常是指其中器件170的顶表面171被布置为低于第一导电层110的第二表面112的水平(例如，相对于第一导电层110)，以便器件170的边缘在物理上不接触第一导电层110的各种配置。在其他PCB实施例中，“第一水平配置”可以用于其他器件(图10B、10C和11所示出的器件1070，以及图13和14所示出的器件1370)的上下文中。
在某些实施例中，可以使用介电材料(图3所示出的)来完全地或部分地填充由布置在器件170的顶表面171上方(例如，从器件170的顶表面171向外延伸)的切口区域130所定义的一定容积的空穴空间。介电材料180可以是具有任何合适的介电常数的任何合适的材料。
根据本发明的切口区域(例如，图3所示出的一个切口区域130，或图13所示出的两个切口区域1303和1330)可以通过任何合适的过程形成，例如，激光切割、冲压、打孔和/或模切，或这些及其他过程的任何组合，例如，光刻蚀。在某些实施例中，一个或多个切口区域可以通过精冲，或精冲和成型操作的组合形成。
可以使用精冲来获得通过常规冲压和打孔方法不能获得的平整性和切割边缘特征。一般而言，精冲操作需要使用高压衬垫，并在三重动作液压机上执行，在液压机上面，可以分别地或同时控制冲压、导向隔板，以及模具移动。衬垫在切割过程中使部件平整，并防止部件在冲压过程中可塑变形。通过使用精冲，部件的切削面在整个工件厚度上方被平稳地剪切，在边缘上具有最小的模辊。能实现的部件尺寸容差可以在从大约+/-0.0003英寸到大约+/-0.002英寸之间变化，取决于材料厚度、材料特性(例如，抗张强度)，以及部件布局。通过使用精冲过程，在整个生产过程中，可取得极佳的尺寸控制、精度和可重复性。
在某些实施例中，切口区域130可以被表征为包括具有其长度和宽度至少临界地分别大于器件170的长度和宽度(例如，为便于PCB100的组装)的外周边。在某些实施例中，与切口区域130的外周边相邻地布置的第一绝缘层120(和/或第一导电层110)的一个或多个表面可以包括被配置成在其中容纳器件的一个或多个部分，和/或允许在器件或其一部分周围有空气循环，以扩大热耗散的一个或多个凹槽、槽口、穴、沟道或其他凹陷。另外地或者可另选地，可以向，例如，与切口区域130相邻地布置的第一层堆栈102，或其一部分提供本描述中稍后所描述的间隙区域的配置。
在某些实施例中，可以在第一绝缘层120的表面上形成、图案化或以其他方式沉积第一堆栈102的第一导电层110，以避免或以其他方式排除与切口区域130的外周边相邻地布置的一个或多个区域113。可另选地，可以通过去除第一导电层110的一个或多个部分，暴露第一绝缘层120的表面的一个或多个区域113。
如图3所示，可以提供导电材料片190，并可以包括第一部分194，所述第一部分194被配置成当导电材料片190的第二部分195被布置在第一导电层110的第一表面121上或第一绝缘层120的第一表面121上时，覆盖切口区域130。导电材料片190可以包括不同配置的各种类型的材料，包括，但不仅限于，导电带(例如，碳导电带或铜导电带)或导电粘接剂(例如，银导电粘接剂)。在某些实施例中，导电材料片190，或其一部分(例如，第二部分195)可以配备有合适的粘合材料，用于将导电材料片190，或其一部分永久地或可释放地粘接到第一导电层110的第一表面111和/或第一绝缘层120的第一表面121。
图5示出了根据本发明的实施例的包括非对称的带状线传输线的PCB500。PCB500包括第一层堆栈502和第二层堆栈504。第一层堆栈502包括第一导电层510和在其上支撑第一导电层510的第一绝缘层520。第二层堆栈504包括第二导电层550和第二绝缘层540。导电迹线560被布置在第一和第二导电层510和550之间的第一绝缘层和第二绝缘层520和540夹着。第一导电层510和第二导电层550分别类似于图3所示出的第一导电层110和第二导电层150，为了简洁起见，省略了对其的进一步的描述。
第一绝缘层520和第二绝缘层540分别类似于图3所示出的PCB100第一绝缘层120和第二绝缘层140，第一绝缘层520的厚度相对于第二绝缘层540的厚度除外。如图5所示，第一绝缘层520的厚度“TD3”小于第二绝缘层540的厚度“TD4”。导电迹线560可以布置在第二绝缘层540上。导电迹线560通常包括厚度“TC”、具有宽度“WC1”的上表面，以及具有宽度“WC2”的下表面。
图6示出了根据本发明的包括穿过其中定义的切口区域130的第一层堆栈602的实施例。第一层堆栈602通常包括图3所示出的第一层堆栈102的第一导电层110和第一绝缘层120。第一层堆栈602可以具有任何合适的高度“H1”。
第一层堆栈602类似于图3所示出的第一层堆栈102，沿着切口区域130的相对的两侧布置的间隙区域的配置除外，例如，以简化物理互连和组装操作(例如，组件布局和焊接)和/或以便于检查和测试。如图6和8所示，第一层堆栈602包括第一间隙区域632和第二间隙区域634。沿着切口区域130的相对的两侧布置的第一和第二间隙区域632和634可以被配置成允许去除器件170，例如，以便于替换部件和/或硬件升级，和/或为热耗散目的，允许空气循环。第一和第二间隙区域632和634的形状、大小和相对位置可以分别不同于图6和8中所描绘的配置。
图7示出了根据本发明的包括穿过其中定义的切口区域130的第一层堆栈702的实施例。第一层堆栈702通常包括图3所示出的第一层堆栈102的第一导电层110和第一绝缘层120。第一层堆栈702可以具有任何合适的高度“H1”。
第一层堆栈702类似于图3所示出的PCB100的第一层堆栈102，与切口区域130相关联地布置的间隙区域除外。如图7和9所示，第一层堆栈702包括布置在切口区域130的外周边周围的间隙区域736，例如，以优化组件的组装、检查、测试，以及接受的便利性和经济性，和/或增强器件170与第一导电层110的电绝缘。间隙区域736的形状和大小可以不同于图7和9中所描绘的配置。
图8示出了根据本发明的实施例的PCB800的一部分。在图8中，示出了包括穿过其中定义的切口区域130的图6的第一层堆栈602和图3的第二层堆栈104，与以第一水平配置布置在切口区域130内的器件170组装在一起。
图9示出了根据本发明的实施例的PCB900的一部分。在图9中，示出了包括穿过其中定义的切口区域130的图7的第一层堆栈702和图3的第二层堆栈104，与以第一水平配置布置在切口区域130内的器件170组装在一起。
图10A示出了根据本发明的实施例的带有分离的第一层堆栈和第二层堆栈的PCB1000的一部分。PCB1000通常包括图7的第一层堆栈702和图3的第二层堆栈104。第一层堆栈702具有任何合适的高度“H1”。第一层堆栈702包括穿过其中定义的切口区域130和包围切口区域130的间隙区域736。在第二层堆栈104的第二绝缘层140上布置(例如，形成、图案化或以其他方式沉积)一个或多个导电迹线160。第二层堆栈104具有任何合适的高度“H3”。
在图10B中示出，根据本发明的实施例，第一层堆栈702和第二层堆栈104与置于第一层堆栈702上方的用于放在切口区域130中并且在第二层堆栈104上的器件1070组装在一起。器件1070通常包括顶表面1071和底表面1073。器件1070包括分别在顶表面和底表面1071和1073之间定义的高度“H5”。高度“H5”可以是任何合适的高度。
图10B和10C所示出的器件1070类似于图3的器件170，器件1070的高度“H5”除外，该高度“H5”比图3的器件170的高度“H3”高出高度“H4”。器件1070可以呈现各种形状和大小。在某些实施例中，可以将器件1070安装，或以其他方式布置在第二层堆栈104的第二绝缘层140上，或与其相邻。器件1070可以电耦合到与第二绝缘层140相关联地布置的一个或多个导电迹线160。
在图10C中，示出为带有以第二水平配置布置的器件1070的图10B的PCB1000。如在本描述中所使用的，对于器件1070的“第二水平配置”通常是指不同的配置，其中，器件1070的第一部分被布置在切口区域(例如，图13和14所示出的切口区域1303)内，包括顶表面1071的第二部分被布置在第一导电层110的第一表面111和/或第二表面112的外面(例如，相对于第一导电层110)。在其他PCB实施例中，可以相对于其他器件使用“第二水平配置”(例如，图3，4，8，9，12，13，14和15所示出的器件170，图10B，10C和11所示出的器件1070，以及图13和14所示出的器件1370)。
如图10C所示，器件1070的顶表面1071在第一导电层110的第一表面111上方延伸高度“H4”，其中，间隙区域736被配置为使得器件1070的边缘在物理上不接触第一导电层110，例如，以使器件1070与第一导电层110电绝缘。
图11示出了根据本发明的实施例的包括图10C所示出的PCB1000的PCB1100。PCB1100包括散热器1185或以别的方式与其相关联。散热器1185可以包括能够从对象吸收热量的一个或多个传热层。散热器1185可以是流体冷却的散热器。散热器1185可以包括整体的感应元件，并可以被用作系统的一部分，以向一个或多个器件(例如，图11所示出的器件1070)提供受控制的温度。
如图11所示，散热器1185的至少一部分被与器件1070的顶表面1071相关联地布置。在某些实施例中，散热器1185，或其一部分可以布置在顶表面1071的一部分上，或相对地靠近器件1070的顶表面1071。
图12示出了根据本发明的实施例的带有分离的第一层堆栈和第二层堆栈的PCB1200的一部分。PCB1200包括图3所示出的第一层堆栈1202和第二层堆栈104。第一层堆栈1202具有高度“H6”，并通常包括第一导电层1210、第一绝缘层1220、预浸渍层1225以及定义的切口区域1203。第一层堆栈1202可以具有任何合适的高度“H6”。第一导电层1210类似于图3所示出的第一导电层110，为了简洁起见，省略了对其的进一步的描述。
第一绝缘层1220可以由任何合适的电介质或绝缘材料构成。第一绝缘层1220通常包括第一表面1221和相对的第二表面1222。第一绝缘层1220可以包括分别布置在第一和第二表面1221和1222之间的单层或多层。第一绝缘层1220可以具有任何合适的厚度“TD5”。在某些实施例中，第一层堆栈1202的第一绝缘层1220由带有不同于第二层堆栈104的第二绝缘层140的介电常数的介电常数的材料构成。在某些实施例中，第一层堆栈1202的高度“H6”可以基本上等于第二层堆栈104的高度“H3”。
预浸渍层1225具有厚度“TD6”，并通常包括第一表面1227和相对的第二表面1226。在某些实施例中，如图12所示，预浸渍层1225的第一表面1227耦合到第一层堆栈1202的第一绝缘层1220的第二表面1222。在未示出的替换实施例中，预浸渍层可以另外地或者可另选地，耦合到第二层堆栈104的第二绝缘层120的第一表面141。厚度“TD6”可以是任何合适的厚度。
预浸渍层1225可以由任何合适的材料构成。在某些实施例中，预浸渍层1225可以包括一层或多层FR-2、FR-3、FR-4、FR-5、FR-6、G-10、CEM-1、CEM-2、CEM-3、CEM-4、CEM-5和/或分别布置在第一和第二表面1227和1226之间的任何合适的环氧树脂成分、纤维增强复合材料和/或其他合适的材料。
图13示出了根据本发明的实施例的带有分离的第一层堆栈和第二层堆栈的PCB1300的一部分。PCB1300包括在第一层堆栈1302中定义的第一切口区域1303，以及在第二层堆栈1304中定义的第二切口区域1330。虽然为便于说明，在图13中只示出了两个切口区域1303和1330，但是，可以理解，PCB1300可以包括在第一层堆栈1302和/或第二层堆栈1304中定义的任意数量的切口区域。
第一层堆栈1302包括图3所示出的第一导电层110和第一绝缘层120。第一导电层110包括第一表面111和相对的第二表面112。第一绝缘层120包括第一表面121和相对的第二表面122。在某些实施例中，第一导电层110可以是电源平面或接地面。
如图13所示，电路1376被与第一层堆栈1302的第一绝缘层120的第二表面122相关联地布置。电路1376通常包括器件1370和布置(例如，形成、图案化，或以其他方式沉积)在第一绝缘层120的第二表面122上的一个或多个导电迹线1360。电路1376类似于图3所示出的电路176，为了简洁起见，省略了对其的进一步的描述。
第二层堆栈1304包括第二绝缘层1340。第二绝缘层1340通常包括第一表面1341和相对的第二表面1342。第二绝缘层1340可以包括分别布置在第一和第二表面1341和1342之间的单层或多层任何合适的电介质或绝缘材料。电路176被与第二绝缘层1340的第一表面1341相关联地布置。在某些实施例中，如图13所示，第二导电层1350被第二绝缘层1340的第二表面1342支撑。第二导电层1350通常包括第一表面1351和相对的第二表面1342。在未示出的替换实施例中，一层或多层任何合适的材料可以被布置在第二绝缘层1340的第二表面1342和第二导电层1350的第二表面1352之间，例如，以在它们之间形成键合。在某些实施例中，第二导电层1350可以是电源平面或接地面。
如图13所示，切口区域1303定义从第一绝缘层120的第二表面122延伸到第一层堆栈1302的第一导电层110的第一表面111的空穴。切口区域1303被配置成在其中容纳器件170的至少一部分。在某些实施例中，当第一绝缘层120的第二表面122耦合到第二绝缘层1340的第一表面1341时，器件170可以以第一水平配置布置在切口区域1303内，其中，器件170的顶表面171被布置在第一导电层110的第二表面112的水平以下，以便器件170的边缘在物理上不接触第一导电层110。在某些实施例中，当第一绝缘层120的第二表面122耦合到第二绝缘层1340的第一表面1341时，器件170的顶表面171被布置在第一绝缘层140的第二表面112以下。在某些实施例中，可以使用介电材料(例如，图3所示出的介电材料180)来完全地或部分地填充由布置在器件170的顶表面171上方，或从器件170的顶表面171向外延伸的切口区域1303所定义的一定容积的空穴空间(例如，图3所示出的空穴空间“V1”)。
在某些实施例中，如图13所示，切口区域1330定义从第二绝缘层1340的第二表面1342延伸到第二层堆栈1304的第二导电层1350的第二表面1351的空穴。切口区域1303被配置成在其中容纳器件1370的至少一部分。在某些实施例中，当第一绝缘层120的第二表面122耦合到第二绝缘层1340的第一表面1341时，器件1370可以以第一水平配置布置在切口区域1303内，器件1370的顶表面1371被布置在第二导电层1350的第一表面1351的水平以下，例如，器件1370的顶表面1371不会延伸到第二绝缘层1340的第二表面1342以外。
切口区域1303和1330可以通过任何合适的过程形成，例如，激光切割、冲压、打孔和/或模切，或这些及其他过程的任何组合，例如，光刻蚀。在某些实施例中，在第一层堆栈1302中定义的切口区域1303和/或在第二层堆栈1304中定义的切口区域1330可以通过精冲，或精冲和成型操作的组合形成。在精冲(或激光切割、冲压、打孔、模切等等)之后，来自第一层堆栈1302和/或第二层堆栈1304的一个或多个切口部分1380(例如，与切口区域1330相关联的切口部分1380)可以保留，以便可供作为填充由一个或多个切口区域，例如，切口区域1303和/或切口区域133所定义的任何容积的空穴空间，和/或用于最小化接地面(或电源平面)中的不连续性的替换材料使用。
在某些情况下，通过第一层堆栈1302和/或第二层堆栈1304定义的一个或多个切口区域在PCB组装过程中可以不被使用(或稍后，可以从PCB1300中去除组件)。在诸如这些的情况下，保留的切口部分1380可以被用作替换材料，例如，以封闭由切口区域定义的接地面(或电源平面)中的开口，由此最小化接地面(或电源平面)中的不连续性，例如，以避免降低电气性能。
在某些实施例中，可以向第一层堆栈1302提供与切口区域1303相邻地布置的一个或多个间隙区域(例如，图6所示出的第一间隙区域632和/或第二间隙区域634，或图7所示出的间隙区域736)。在某些实施例中，当第一层堆栈1302的第一绝缘层120的第二表面122耦合到第二层堆栈1304的第二绝缘层1340的第一表面1341时，器件170可以以第二水平配置布置，其中，器件170的第一部分被布置在切口区域1303内，包括器件170的顶表面171的第二部分被布置在(例如，相对于第一导电层110)第一导电层110的第一表面111和/或第二表面112外面。
另外地或者可另选地，可以向第二层堆栈1304提供与切口区域1303相邻地布置的一个或多个间隙区域(例如，图6所示出的第一间隙区域632和/或第二间隙区域634，或图7所示出的间隙区域736)。在某些实施例中，当第一层堆栈1302的第一绝缘层120的第二表面122耦合到第二层堆栈1304的第二绝缘层1340的第一表面1341时，器件1370可以以第二水平配置布置，其中，器件1370的第一部分被布置在切口区域1330内，包括器件1370的顶表面1371的第二部分被布置在(例如，相对于第二导电层1350)第二导电层1350的第一表面1351和/或第二表面112外面。
图14示出了根据本发明的实施例的带有分离的第一层堆栈和第二层堆栈的PCB1400的一部分。PCB1400包括图13所示出的第一层堆栈1302，包括穿过其中定义的第一切口区域1303和电路1376。PCB1400包括第二层堆栈1404，包括穿过其中定义的第二切口区域1430。虽然为便于说明，在图14中只示出了两个切口区域1303和1430，但是，可以理解，PCB1400可以包括在第一层堆栈1302和/或第二层堆栈1404中定义的任意数量的切口区域。
第二层堆栈1404包括第二绝缘层1440。第二绝缘层1440通常包括第一表面1441和相对的第二表面1442。第二绝缘层1440可以包括分别布置在第一和第二表面1441和1442之间的单层或多层任何合适的电介质或绝缘材料。在某些实施例中，第二层堆栈1404包括第二导电层1450，包括第一表面1451和相对的第二表面1452。在某些实施例中，如图14所示，第二导电层1450的第二表面1452被布置在第二绝缘层1440的第二表面1442上。在未示出的替换实施例中，一层或多层任何合适的材料可以被布置在第二绝缘层1440的第二表面1442和第二导电层1450的第二表面1452之间，例如，以在它们之间形成键合。在某些实施例中，第二导电层1450可以是电源平面或接地面。
第二层堆栈1404包括与第二绝缘层1440相关联地布置的预浸渍层1445。预浸渍层1445通常包括第一表面1447和相对的第二表面1446。在某些实施例中，如图14所示，预浸渍层1445的第二表面1446被布置在第一绝缘层1440的第一表面1441上。电路176可以与预浸渍层1445的第一表面1447、布置在第二绝缘层1440的第一表面1441上的图13的第二导电层1350、布置在第二绝缘层1440的相对的第二表面1442上的预浸渍层1445以及定义的切口区域1430相关联地布置。
如图13和14所示，第一层堆栈1302包括与第一绝缘层120相关联地布置的电路1376。电路1376通常包括器件1370和布置在第一绝缘层120的第二表面122上的一个或多个带状线1360。在第二层堆栈1404中定义的切口区域1430被配置成在其中容纳器件1370的至少一部分。
在某些实施例中，第二导电层1350可以是电源平面或接地面。第二绝缘层1440可以包括分别布置在第一和第二表面1441和1442之间的单层或多层任何合适的电介质或绝缘材料。第二绝缘层1440类似于图13的第二绝缘层1340，为了简洁起见，省略了对其的进一步的描述。
预浸渍层1445通常包括第一表面1447和相对的第二表面1446。在某些实施例中，如图14所示，预浸渍层1445的第二表面1446被布置在第二层堆栈1404的第二绝缘层1440的第一表面1441上。预浸渍层1445类似于图12所示出的预浸渍层1225，为了简洁起见，省略了对其的进一步的描述。在未示出的替换实施例中，第一层堆栈1302可以另外地或者可另选地，包括预浸渍层，例如，预浸渍层(未示出)可以布置在第一层堆栈1302的第一绝缘层120的第二表面122上。
PCB1400可以使用图3所示出的PCB实施例的介电材料180和/或一个或多个导电材料片190。在某些实施例中，可以使用介电材料180(图3)来至少部分地填充由切口区域1303所定义的空穴。在某些实施例中，介电材料180可以另外地或者可另选地被用来至少部分地填充图14所示出的由切口区域1430所定义的空穴。
在某些实施例中，第一导电材料片190(图3)可以另外地或者可另选地被布置在图14所示出的第一层堆栈1302的切口区域1303上方。另外地或者可另选地，第二导电材料片190可以被布置在图14所示出的第二层堆栈1404的切口区域1430上方。
可以理解，第一层堆栈1302的电路1376和第一导电层110之间的层的配置，以及第二层堆栈1404的电路176和第二导电层1350之间的层的配置只是层堆栈的说明性而非限制性示例，根据本发明的实施例的包括导电层(例如，接地面或电源平面)和定义的一个或多个切口区域(例如，图14所示出的两个切口区域1303和1430)的PCB层堆栈可以使用与图14的第一层堆栈和第二层堆栈所描绘的层堆栈的许多不同的配置，某些具有较少的或更多的层。
图15和16A示出了根据本发明的实施例的PCB1500的一部分。PCB1500包括第一层堆栈1603。第一层堆栈1603包括第一绝缘层1620和第一导电层1610。第一层堆栈1603可以包括穿过其中定义的一个或多个切口区域(例如，切口区域1530)。在某些实施例中，第一导电层1610可以是电源平面或接地面。第一绝缘层1620和第一导电层1610分别类似于图3所示出的第一堆栈层102的第一绝缘层120和第一导电层110，为了简洁起见，省略了对其的进一步的描述。
PCB1500包括第二层堆栈1604。第二层堆栈1604包括第二绝缘层1640和第二导电层1650。在某些实施例中，第二导电层1650可以是电源平面或接地面。第二绝缘层1640和第二导电层1650分别类似于图3所示出的第二堆栈层104的第二绝缘层140和第二导电层150，为了简洁起见，省略了对其的进一步的描述。在未示出的替换实施例中，第二层堆栈1604包括穿过其中定义的一个或多个切口区域。
在某些实施例中，如图16A所示，第一层堆栈1603包括与第一导电层1610相关联地布置的第三绝缘层1660。第三绝缘层1660可以包括单层或多层任何合适的电介质或绝缘材料。可以在第三绝缘层1660和第一导电层1610之间布置预浸渍和/或其他合适的材料(未示出)，例如，以在它们之间形成键合。在未示出的替换实施例中，可以与第二导电层1650相关联地布置第三绝缘层1660。
PCB1500包括第一信号层115。在某些实施例中，如图16A所示，第一信号层115被布置在第一和第二导电层1610和1650之间。第一信号层115可以包括导电迹线，例如，图15和16A所示出的三个导电迹线160、54和51的任何合适的配置。在某些实施例中，一个或多个导电迹线，例如，迹线160、54和/或51，可以由布置在第一信号层115上的一个或多个带状线迹线构成。
在某些实施例中，如图16A所示，第一信号层115被布置在第一绝缘层和第二绝缘层1620和1640之间，第一绝缘层和第二绝缘层1620和1640又分别被布置在第一和第二导电层1610和1650之间。第一绝缘层1620和/或第二绝缘层1640可以包括单层或多层任何合适的电介质或绝缘材料。在某些实施例中，预浸渍层(例如，图14所示出的预浸渍层1445)，和/或其他合适的材料，可以分别布置在第一绝缘层和第二绝缘层1620和1640之间，例如，以在它们之间形成键合。
在某些实施例中，如图16A所示第三绝缘层1660包括切口区域1530，并可以包括与切口区域1530相邻地布置的一个或多个间隙区域(例如，图15和16A所示出的间隙区域1536)。在某些实施例中，与切口区域1530的外周边相邻地布置的第一绝缘层1620、第一导电层1610，和/或第三绝缘层1660的一个或多个表面可以包括被配置成在其中容纳器件的一个或多个部分，和/或允许在器件或其一部分周围有空气循环，以扩大热耗散的一个或多个凹槽、槽口、穴、沟道或其他凹陷(未示出)。
PCB1500包括布置在第三绝缘层1660上的，或以其他方式与第三绝缘层1660相关联的第二信号层215。第二信号层215可以包括导电迹线，例如，图15所示出的六个导电迹线60、61、62、63、64和65的任何合适的配置。在某些实施例中，导电迹线60、61、62、63、64和/或65可以由布置在第二信号层215上的一个或多个微带迹线构成。一个或多个电气器件、电的和/或电子组件、和/或连接器可以与第二信号层215相关联地布置，和/或电耦合到布置在第二信号层215上的一个或多个导电迹线。PCB1500可以包括一个或多个通路孔，例如，三个通路孔70，71和72，它们被配置成将第二信号层215的一个或多个元件电耦合到第一信号层115的一个或多个元件。
在某些实施例中，如图15所示，PCB1500包括与第二信号层215相关联地布置的两个器件1580和1581。器件1580和1581可以电耦合到布置在第二信号层215上的一个或多个导电迹线，例如，两个导电迹线62和63。另外地或者可另选地，器件1580和1581可以通过包括三个导电迹线的路径彼此电耦合，其中，两个导电迹线64和65与第二信号层215相关联地布置，并分别通过两个通路孔71和72连接到与第一信号层115相关联地布置的导电迹线54。
PCB1500包括图3和图12到14所示出的PCB实施例的电路176和器件170。在图15和16A所示出的实施例中，电路176与第一信号层115相关联地布置，并电耦合到布置在第一信号层115上的一个或多个导电迹线160。器件1580可以通过布置在第一信号层115上的导电迹线60电耦合到器件170，第一信号层115通过通路孔70连接到一个或多个导电迹线160。
如图16A所示，第一层堆栈1603包括布置在第三绝缘层1660和第一绝缘层1620之间的第一导电层1610，以及定义空穴的切口区域1530。PCB1500可以包括布置在切口区域1530的外周边周围(例如，与切口区域1530相邻地)的间隙区域1536。也如图15最佳地示出的，器件170布置在切口区域1530内。切口区域1530通常从第一信号层115延伸到在第二信号层215中定义的开口200。在未示出的替换实施例中，PCB1500可以包括，例如，与切口区域1530相邻地布置的多个间隙区域(例如，图6所示出的第一间隙区域632和第二间隙区域634)。
图16B示出了根据本发明的实施例的PCB1600的一部分。PCB1600包括PCB1500的第二层堆栈1604，PCB1600包括图16A所示出的第二绝缘层1640和第二导电层1650。PCB1600类似于图16A所示出的PCB1500，只是，代替图16A所示出的PCB1500的第一层堆栈1603，PCB1600包括第一层堆栈1602和第三层堆栈1606。PCB1600的第一层堆栈1602包括图16A所示出的第一绝缘层1620和第一导电层1610。第一层堆栈1602还包括定义从第一信号层115延伸到第一导电层1610的空穴的切口区域1530的一部分。PCB1600的第三层堆栈1606包括与第一层堆栈1602的第二导电层1650相关联地布置的图16A所示出的第三绝缘层1660。可以在第三绝缘层1660和第一导电层1610之间布置预浸渍和/或其他合适的材料(未示出)。如图16B所示，第三层堆栈1606包括穿过其中定义的切口区域1530的一部分。
可以理解，PCB1500的第一层堆栈1603的配置，以及PCB1600的第一层堆栈1602的配置只是层堆栈的说明性而非限制性示例，根据本发明的实施例的包括导电层(例如，接地面或电源平面)和定义从其中延伸穿过的空穴的一个或多个切口区域(例如，图14所示出的两个切口区域1303和1430)的PCB层堆栈可以使用与图15、16A和16B的PCB实施例中所描绘的层堆栈的许多不同的配置，某些具有更少的或更多的层。
图17示出了根据本发明的实施例的PCB1700的一部分。PCB1700包括第一信号层315。PCB1700通常包括图15和16A所示出的PCB1500的第一导电层1610、第二导电层1650，以及第二信号层215。
第一信号层315包括与绝缘层1740相关联地布置的一个或多个导电迹线。一个或多个电气器件、电的和/或电子组件、和/或连接器可以与第一信号层315相关联地布置，和/或电耦合到布置在第一信号层315上的一个或多个导电迹线。第一信号层315可以包括导电迹线，例如，图17所示出的四个导电迹线1761、1762、1763和1764的任何合适的配置。在某些实施例中，导电迹线1761、1762、1763和/或1764可以由布置在第一信号层315上的一个或多个微带迹线构成。第二信号层215可以包括导电迹线，例如，图15所示出的六个导电迹线60、61、62、63、64和65的任何合适的配置。PCB1700可以包括与第二信号层215和/或第一信号层315可操作相关联地布置的一个或多个器件(例如，器件1581)。
PCB1700包括分别布置在第一和第二导电层1610和1650之间的内或第一层堆栈1720。第一层堆栈1720可以包括一层或多层任何合适的电介质或绝缘材料。第一层堆栈1720可以包括一层或多层预浸渍材料(未示出)。在未示出的替换实施例中，第一层堆栈1720可以包括第一导电层1610和/或第二导电层1650。
一个或多个信号层可以与第一层堆栈1720相关联地布置。如图17所示，PCB1700包括非对称的带状线配置，包括布置在内层堆栈1720内布置的两个内部信号层1716和1717。非对称的带状线阻抗计算可以取决于各种因素，诸如形成绝缘层的材料的材料性质，绝缘层的配置以及信号层的配置，等等因素。
PCB1700包括第二层堆栈1707，包括与第一导电层1610相关联地布置的绝缘层1660。绝缘层1660可以包括单层或多层任何合适的电介质或绝缘材料。可以在绝缘层1660和第一导电层1610之间布置预浸渍层和/或其他合适的材料(未示出)，例如，以在它们之间形成键合。在未示出的替换实施例中，第一层堆栈1720包括第一导电层1610、第二层堆栈1707包括绝缘层1660，并可以包括预浸渍和/或其他合适的材料，例如，以在绝缘层1660和第一导电层1610之间形成键合。
如图17所示，与第二层堆栈1707相关联地布置第二信号层215。一个或多个填充金属的通孔，或通道(未示出)，可以与绝缘层1660相关联地布置，并可以被配置成将第二信号层215的一个或多个元件电耦合到内部信号层1716和/或内部信号层1717的一个或多个元件。
在某些实施例中，如图17所示，PCB1700包括第三层堆栈1709，第三层堆栈1709包括与第二导电层1650相关联地布置的绝缘层1740。在未示出的替换实施例中，第一层堆栈1720包括第二导电层1650，第三层堆栈1709包括绝缘层1740，并可以包括预浸渍和/或其他合适的材料，例如，以在绝缘层1740和第二导电层1650之间形成键合。
与第二层堆栈1709相关联地布置第一信号层315。可以在绝缘层1740上布置一个或多个微带迹线，例如，四个迹线1761、1762、1763和1764，并可以往返于与绝缘层1740相关联地布置的电路路由信号、电源，和/或接地线。一个或多个填充金属的通孔，或通道(未示出)，可以与绝缘层1740相关联地布置，并可以被配置成将第一信号层315的一个或多个元件电耦合到内部信号层1716和/或内部信号层1717的一个或多个元件。
在下文中，将参考图18到26来描述根据本发明的制造PCB的方法。可以理解，此处所提供的方法的步骤可以组合地执行并以与此处所呈现的顺序不同的顺序执行，而不会偏离本发明的范围。在此处所提供的制造印刷电路板的方法中，为便于说明，图3所示出的“第一”层堆栈102可以被称为“第二”层堆栈102，图3的“第二”层堆栈104可以被称为“第一”层堆栈104。
图18是示出了根据本发明的实施例的用于制造PCB的方法(在图18中一般性地示为1800)的流程图。在步骤1810中，提供第一层堆栈104。第一层堆栈104包括第一绝缘层140。第一绝缘层140包括第一表面141和布置在第一表面141上的一个或多个导电迹线160。
在步骤1820中，提供第二层堆栈102。第二层堆栈102包括第二绝缘层120和第一导电层110。第二绝缘层120包括第二表面121和相对的第二表面122。第一导电层110可以布置在第二绝缘层120的第一表面121上。可另选地，可以在第二绝缘层120的第一表面121和第一导电层110之间布置预浸渍层和/或其他合适的材料(未示出)，例如，以在它们之间形成键合。
第二层堆栈102包括定义从其中延伸穿过的空穴的切口区域130。切口区域130被配置成在其中容纳器件170的至少一部分，以耦合到第一绝缘层140的第一表面141和/或电耦合到一个或多个导电迹线160中的一个或多个。
在步骤1830中，将第一绝缘层140的第一表面141耦合到第二绝缘层120的第二表面122。步骤1830可以包括将第一层堆栈104和第二层堆栈102相对于彼此面向以便第一绝缘层140的第一表面141与第二绝缘层120的第二表面122相对的步骤。步骤1830还可以包括将第一层堆栈104和第二层堆栈102相对于彼此定位以便当第一绝缘层140的所述第一表面141与第二绝缘层120的第二表面122接触时切口区域130被定位成在其中容纳器件170的至少一部分。
上文所描述的制造PCB的方法1800可以另外包括在第一层堆栈104上安装器件170的步骤。安装步骤可以包括将器件170电耦合到一个或多个导电迹线160中的一个或多个的步骤。
在某些实施例中，，上文所描述的制造PCB方法1800还可以另外地或者可另选地，包括在本说明书中稍后所描述的图21、图22和/或图23所示出的步骤中的一个或多个。
上文所描述的制造PCB的方法1800还可以另外包括将第三层堆栈(例如，图16B所示出的第三层堆栈1606，或图17所示出的第三层堆栈1709)耦合到第一层堆栈104(或第二层堆栈102)的步骤。第三层堆栈可以包括第三绝缘层(例如，图16B所示出的1660)和与第三绝缘层的第一表面相关联地布置的信号层215。
图19是示出了根据本发明的实施例的用于制造PCB的方法(在图19中一般性地示为1900)的流程图。在步骤1910中，提供第一层堆栈102。第一层堆栈102包括第一导电层110和第一绝缘层120。第一绝缘层120包括第一表面121和相对的第二表面122。第一导电层110被布置在第一绝缘层120的第一表面121上。
在步骤1920中，提供第二层堆栈104。第二层堆栈104包括第二绝缘层140。第二绝缘层140包括布置在其第一表面141上的一个或多个导电迹线160。
在步骤1930中，在第二绝缘层140的第一表面141上安装器件170，以便器件170电耦合到一个或多个导电迹线160中的至少一个。
在步骤1940中，给第一层堆栈102提供切口区域130，该切口区域130定义从第一绝缘层120的第二表面122延伸到第一导电层110的第一表面111的空穴。切口区域130被配置成在其中容纳器件170的至少一部分。
在步骤1950中，将第二绝缘层140的第一表面141与第一绝缘层120的第二表面接触，以便器件170的至少一部分被布置在切口区域130的至少一部分内。
在某些实施例中，上文所描述的方法(在图19中一般性地示为1900)可以包括图21所示出的附加的步骤中的一个或多个。
图20是示出了根据本发明的实施例的用于制造PCB的方法的流程图。在步骤2010中，提供第一绝缘层120。第一绝缘层120包括第一表面121和相对的第二表面122。
在步骤2020中，在第一绝缘层120的第一表面121上提供第一导电层110。
在步骤2030中，提供切口区域130，该切口区域130定义从第一绝缘层120的第二表面122延伸到第一导电层110的第一表面111的空穴。
在步骤2040中，提供包括第一表面141和相对的第二表面142的第二绝缘层140。
在步骤2050中，在第二绝缘层140的第二表面142上提供第二导电层150。
在步骤2060中，在第二绝缘层140的第一表面141上提供一个或多个导电迹线160。
在步骤2070中，在第二绝缘层140的第一表面141上安装器件170，以便器件170电耦合到一个或多个导电迹线160中的至少一个。
在步骤2080中，将第一绝缘层120的第二表面122与第二绝缘层140的第一表面141接触，以便器件170的至少一部分被布置在切口区域130的至少一部分内。
在某些实施例中，上文所描述的方法(在图20中一般性地示为2000)可以包括图21、22和/或23所示出的附加的步骤中的一个或多个。
图21是示出了根据本发明的实施例的用于制造PCB的方法的步骤的流程图。在步骤2110中，判断是否保留由切口区域130所定义的从器件170向外(例如，上方)延伸的空穴的任何部分(例如，空间)。
在步骤2120中，如果判断在器件170上方保留由切口区域130所定义的一定容积的空穴，那么，判断在器件170上方由切口区域130所定义的该容积的空穴是否将至少部分地用介电材料180而不是真空或气体(或混合气体，如空气)填充。
在步骤2130中，如果判断在器件170上方由切口区域130所定义的该容积的空穴将至少部分地用介电材料180而不是真空或气体或混合气体填充，那么，至少部分地用介电材料而不是真空或气体或混合气体填充该容积的空穴。
在某些实施例中，上文所描述的方法(在图21中一般性地示为2100)可以包括图22和/或图23所示出的附加的步骤中的一个或多个。
图22是示出了根据本发明的实施例的用于制造PCB的方法的步骤的流程图。在步骤2210中，提供导电材料片。导电材料片190包括第一部分194，所述第一部分194被配置成当导电材料片190的第二部分195被布置在第一导电层110的第一表面111上时，覆盖切口区域130。在某些实施例中，导电材料片190可以是导电带，例如，碳导电带、铜导电带，银导电粘接剂。
在步骤2220中，将导电材料片190的第二部分195耦合到第一导电层110的第一表面111的至少一部分。在某些实施例中，在步骤2220之前，可以去除，例如，光蚀刻，第一导电层110的区域113，例如，与切口区域130的外侧的边缘相邻的部分。在某些实施例中，可以形成、图案化或以其他方式沉积第一堆栈102的第一导电层110，以避开区域113，例如，以减少组合步骤和/或制造成本，在这样的情况下，可以将导电材料片190片的第二部分195耦合到第一绝缘层120的第一表面121。
在某些实施例中，上文所描述的方法(在图22中一般性地示为2200)可以包括图23所示出的附加的步骤中的一个或多个。
图23是示出了根据本发明的实施例的用于制造PCB的方法的步骤的流程图。在步骤2310中，提供第三绝缘层1660。第三绝缘层1660包括第一表面1661和相对的第二表面1662。
在步骤2320中，将第三绝缘层1660的第二表面1662与第一导电层110的第一表面111或第二导电层150的第一表面151接触。
在步骤2330中，在第三绝缘层1660的第一表面1661上提供一个或多个导电迹线62，63。
图24是示出了根据本发明的实施例的用于制造PCB的方法的步骤的流程图。在步骤2410中，提供第三绝缘层1660。第三绝缘层1660包括第一表面1661和相对的第二表面1662。
在步骤2420中，将第三绝缘层1660的第二表面1662与第二导电层150的第一表面151接触。
在步骤2430中，在第三绝缘层1660的第一表面上提供一个或多个导电迹线62，63。
图25是示出了根据本发明的实施例的用于制造PCB的方法的步骤的流程图。在步骤2510中，提供第一层堆栈702和第二层堆栈104。第一层堆栈1603包括第一导电层1610和分别布置在第一导电层1610的相对的两侧的第一绝缘层和第三绝缘层1620和1660。第二层堆栈1604包括第二绝缘层1640，该第二绝缘层1640具有第一表面1641和相对的第二表面1642，以及布置在第二绝缘层1640的第二表面1642上的第二导电层1650。
在步骤2520中，在第二绝缘层1640的第一表面1641上提供器件170或1070，以便器件170或1070电耦合到布置在第二绝缘层1640的第一表面1641上的一个或多个导电迹线160中的一个或多个。
在步骤2530中，给第一层堆栈1603提供切口区域1530，该切口区域1530定义从第一绝缘层1620的外表面延伸到第三绝缘层1660的外表面1661的空穴。切口区域1530被配置成在其中容纳器件170或1070的至少一部分。
在步骤2540中，将第二绝缘层1640的第一表面1641与第一绝缘层1620的外表面接触，以便器件170或1070的至少一部分被布置在切口区域1530的至少一部分内。
图26是示出了根据本发明的实施例的用于制造PCB的方法的步骤的流程图。在步骤2610中，在第三绝缘层1660的外表面1661的一个或多个区域上提供了一个或多个导电迹线62，63的图案。一个或多个区域与切口区域1530分离。
在步骤2620中，在第三绝缘层1660的外表面1661上提供了一个或多个器件1581，以便一个或多个器件1581中的一个或多个耦合到被布置在第三绝缘层1660的外表面1661上的一个或多个导电迹线62，63中的一个或多个。
上文所公开的PCB的各实施例包括至少一层堆栈，该一层堆栈包括导电层(例如，接地面或电源平面)、绝缘层，以及定义从其中延伸穿过的空穴的一个或多个切口区域。
根据本发明的各实施例的提供包括一个或多个层堆栈(包括被配置成在其中容纳器件的至少一部分的一个或多个切口区域)的PCB可以在PCB的设计中具有模块性和/或可以便于组装，例如，可以将器件电连接到一个或多个信号层。
包括在一个或多个层堆栈中定义的切口区域的当前所公开的PCB的各实施例可以在范围广泛的技术方面适用于跨范围广泛的行业，例如，医疗、军事、航天、电信，以及汽车行业的各种PCB应用。
虽然参考各个附图为了说明和描述详细描述了各实施例，但是，可以理解，本发明的过程和设备不应该解释为限制性的。对所属领域的技术人员显而易见的是，在不偏离本发明的范围的情况下，可以对前述的各实施例作出各种修改。

Claims (20)

1.一种印刷电路板(PCB)，包括：
包括第一绝缘层、第一导电层以及定义从其中延伸穿过的空穴的切口区域的第一层堆栈，所述第一绝缘层包括第一表面和相对的第二表面，所述第一导电层布置在所述第一绝缘层的第一表面上；
耦合到所述第一层堆栈的第二层堆栈，所述第二层堆栈包括第二绝缘层，所述第二绝缘层包括第一表面和相对的第二表面；
布置在所述第二绝缘层的第一表面上在至少一个导电迹线；以及
至少部分地布置在所述切口区域内并电耦合到布置在所述第二绝缘层的第一表面上的所述至少一个导电迹线中的至少一个的器件。
2.如权利要求1所述的PCB，其中，所述第二层堆栈还包括布置在所述第二绝缘层的第二表面上的第二导电层。
3.如权利要求1所述的PCB，其中，所述切口区域被配置成在其中容纳所述器件的至少一部分。
4.如权利要求3所述的PCB，其中，所述器件的高度小于所述第一绝缘层的厚度。
5.如权利要求3所述的PCB，其中，所述器件包括顶表面和底表面。
6.如权利要求5所述的PCB，其中，所述器件的所述顶表面被布置在所述第一导电层的第二表面下面。
7.如权利要求6所述的PCB，还包括导电材料片，所述导电材料片包括被配置成覆盖所述切口区域的第一部分。
8.如权利要求7所述的PCB，其中，所述导电材料片还包括布置在所述第一导电层的第一表面的至少一部分上的第二部分。
9.如权利要求7所述的PCB，其中，与所述切口区域相邻的所述第一绝缘层的第一表面的区域是暴露区。
10.如权利要求9所述的PCB，其中，所述导电材料片还包括布置在所述第一绝缘层的第一表面的所述暴露区上的第二部分。
11.一种制造印刷电路板(PCB)的方法，包括下列步骤：提供包括第一绝缘层的第一层堆栈，所述第一绝缘层包括第一表面和布置在所述第一表面上的至少一个导电迹线；以及
提供包括第二绝缘层和第一导电层的第二层堆栈，所述第二绝缘层包括第一表面和相对的第二表面，所述第一导电层布置在所述第二绝缘层的第一表面上，所述第二层堆栈进一步包括定义从其中延伸穿过的空穴的切口区域，所述切口区域被配置成在其中容纳器件的至少一部分，成为耦合到所述第一绝缘层的第一表面和电耦合到所述至少一个导电迹线中的至少一个中的至少一项。
12.如权利要求11所述的制造PCB的方法，还包括在所述第一层堆栈上安装所述器件的步骤。
13.如权利要求12所述的制造PCB的方法，其中，所述安装步骤包括将所述器件电耦合到所述至少一个导电迹线中的至少一个的步骤。
14.如权利要求13所述的制造PCB的方法，还包括将所述第一绝缘层的第一表面耦合到所述第二绝缘层的第二表面的步骤。
15.如权利要求14所述的制造PCB的方法，其中，所述耦合步骤包括将所述第一层堆栈和所述第二层堆栈相对于彼此面向以便所述第一绝缘层的第一表面与所述第二绝缘层的第二表面相对的步骤。
16.如权利要求15所述的制造PCB的方法，其中，所述耦合步骤还包括将所述第一层堆栈和所述第二层堆栈相对于彼此定位以便当所述第一绝缘层的第一表面与所述第二绝缘层的第二表面接触时所述切口区域被定位成在其中容纳所述器件的至少一部分。
17.如权利要求14所述的制造PCB的方法，还包括下列步骤：
判断在所述器件的上方是否保留由所述切口区域定义的一定容积的空穴；
如果判断在所述器件上方保留由所述切口区域定义的一定容积的空穴，那么，判断在所述器件上方由所述切口区域定义的所述一定容积的空穴是否将至少部分地用介电材料而不是真空或气体来填充；以及
如果判断在所述器件上方由所述切口区域定义的所述一定容积的空穴将至少部分地用介电材料而不是真空或气体来填充，那么，至少部分地利用所述介电材料而不是真空或气体填充所述一定容积的空穴。
18.如权利要求17所述的制造PCB的方法，还包括下列步骤：
提供包括第一部分的导电材料片，所述第一部分被配置成当导电材料片的第二部分被布置在所述第一导电层的第一表面上时，覆盖所述切口区域；以及
将所述导电材料片的所述第二部分耦合到所述第一导电层的第一表面的至少一部分。
19.如权利要求11所述的制造PCB的方法，还包括下列步骤：
将所述器件和所述切口区域相对于彼此定位，以便将所述器件安装在所述第一层堆栈上；以及
将所述器件安装在所述第一层堆栈上。
20.如权利要求19所述的制造PCB的方法，其中，所述安装步骤包括将所述器件的至少一部分置于所述切口区域内的步骤。
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