CN104091760A - 一种eeprom工艺中的抗辐照栅氧化层的制作方法 - Google Patents
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Abstract
本发明公开了一种EEPROM工艺中的抗辐照栅氧化层的制作方法，通过采用P型硅作为衬底材料，以ONO介质层作为EEPROM的存储浮栅极与控制栅极的隔离层，并将ONO层同时作为外围电路高压管的栅氧化层，而对外围电路低压管仍采用普通栅氧化层，实现可以减少一次光刻工艺，极大地简化工艺制程，降低制作的成本；并且，将ONO层作为高压管栅氧化层，还可以提高高压管的抗辐照能力。
Description
技术领域
本发明涉及半导体制作技术领域，更具体地，涉及一种EEPROM(电可擦除可编程只读存储器)的器件制作工艺中的具有抗辐照能力的新型栅氧化层的制作方法。
背景技术
EEPROM(电可擦除可编程只读存储器)是一种具有广泛应用市场和发展前景的可编程只读存贮器，它可直接用电信号进行擦除和写入，具有速度快和集成度高等优点。EEPROM的存储单元(CELL)由两个晶体管组成，一个是选择晶体管，另一个是存储晶体管。选择晶体管用于在编程和擦除时选择相应的存储晶体管，其结构与普通的MOS管相同；存储晶体管包括由浮栅极和控制栅极构成的双层栅结构，浮栅极用来存储电子，控制栅极用来控制信息的存取。源区和漏区形成于衬底中，位于双栅结构的两侧。在浮栅极与漏区重叠的区域，有一层很薄的隧穿氧化层，EEPROM就是通过隧道效应来实现信息的写入和擦除的。为了对双栅极进行有效隔离，在控制栅极与浮栅极之间有一层ONO(Oxide-SiN-Oxide，ONO)介质层，即氧化膜-氮化膜-氧化膜三明治结构的介质层。
在EEPROM的器件制作工艺中，除了包含制作存储晶体管和选择晶体管外，在其外围电路中因还需要使用到普通的MOS高压管和低压管，所以，也需要对普通的MOS高压管和低压管进行加工。
请参阅图1～3，图1～3是现有技术的EEPROM制作工艺中各类型晶体管栅氧化层的生长示意图。由于上述各晶体管的工作电压不同，其栅氧化层的厚度也不同，因而在现有的EEPROM的器件制作工艺中，需要分步生长各晶体管的栅氧化物。如图1所示，在器件上具有EEPROM存储管区007、外围电路中的MOS低压管区006和MOS高压管区008，其中，存储管区007包括选择晶体管区和存储晶体管区031，低压管区006包括低压N型MOS管区029和低压P型MOS管区030，高压管区008包括高压N型MOS管区032和高压P型MOS管区033。在生长各类型晶体管的栅氧化层时，需要先生长存储管的栅氧化层036，并在对ONO层035进行光刻(包括涂胶，曝光，显影)时，用光刻胶034覆盖住存储管区007，以便在ONO层035刻蚀后，只保留存在于存储管区007的部分。然后，如图2所示，整片生长一层氧化物层038，并对其进行光刻，用光刻胶037覆盖住存储管区007和高压管区008，刻蚀掉低压管区006的氧化物层。最后，如图3所示，再整片生长一层氧化物层039，将该氧化物层039作为低压管的栅氧化层，高压管的栅氧化层则由前两次氧化物层038和039形成的复合氧化层040充当。这种工艺方式带来工艺复杂、制作成本相对较高的问题。
随着半导体制作技术的日益发展，为了提高产品竞争力，在不影响产品品质的前提下，需要尽可能地简化制作流程，降低制作成本。因此，如何改进现有EEPROM的器件制作工艺存在的工艺复杂、制作成本高的问题，成为本领域的一个迫切命题。
发明内容
本发明的目的在于克服现有技术存在的上述缺陷，提供一种EEPROM器件制作工艺中的具有抗辐照能力的新型栅氧化层的制作方法，通过采用P型硅作为衬底材料，以ONO介质层作为EEPROM的存储浮栅极与控制栅极的隔离层，并将ONO层同时作为外围电路高压管的栅氧化层，而对外围电路低压管仍采用普通栅氧化层，实现可以减少一次光刻工艺，极大地简化工艺制程，降低制作的成本；并且，将ONO层作为高压管栅氧化层，还可以提高高压管的抗辐照能力。
为实现上述目的，本发明的技术方案如下：
一种EEPROM工艺中的抗辐照栅氧化层的制作方法，其特征在于，包括以下步骤：
步骤一：提供一半导体硅衬底，所述衬底上包括隔离开的经注入后的MOS低压管区、EEPROM存储管区以及MOS高压管区；
步骤二：在所述衬底上沉积存储管栅氧化层，然后，在存储管的漏区上方开出隧穿窗口，沉积隧穿氧化层；
步骤三：沉积多晶硅层作为存储管的浮栅极，并对多晶硅层进行光刻(包含涂胶，曝光，显影)、刻蚀、清洗，然后，依次沉积第一氧化物层、氮化硅层、第二氧化物层，形成ONO介质层；
步骤四：进行ONO层光刻(包含涂胶，曝光，显影)，并用光刻胶覆盖需要保留的存储管区及高压管区的ONO层，露出需要刻蚀掉的低压管区的ONO层，将ONO层同时作为高压管的栅氧化层，然后，刻蚀ONO层；
步骤五：沉积一层氧化物，作为低压管的栅氧化层。
进一步地，步骤一中，所述半导体硅衬底采用P型硅作为衬底材料。
进一步地，步骤二中，采用CVD或热氧化方法沉积栅氧化层，所述栅氧化层的厚度为200～400埃。
进一步地，步骤二中，采用湿法刻蚀方法开出隧穿窗口，其对氧化物的刻蚀速率不高于250埃/分钟，并在所述窗口沉积隧穿氧化层，所述隧穿氧化层的厚度为70～90埃。
进一步地，步骤三中，采用LPCVD方法沉积多晶硅层，所述多晶硅层的厚度为0.1～0.3微米。
进一步地，步骤三中，用光刻胶覆盖需要进行电荷存储的存储管区，采用干法刻蚀方法对所述多晶硅层进行刻蚀；为确保去除刻蚀残渣及刻蚀时生成的聚合物，在刻蚀后进行清洗。
进一步地，步骤三中，采用LPCVD方法沉积第一氧化物层、氮化硅层、第二氧化物层，形成三明治型结构的ONO介质层，并在沉积第一氧化物层后，以氮气为主工艺气体，对所述第一氧化物层进行致密处理，以提高第一氧化物层的膜层质量，所述第一氧化物层的厚度为50～70埃，所述氮化硅层的厚度为60～80埃，所述第二氧化物层的厚度为70～90埃。
进一步地，步骤四中，刻蚀ONO层时，采用BOE(Buffered Oxide Etch，BOE)湿法刻蚀(缓冲氧化物刻蚀)方法对ONO层中的第二、第一氧化物层进行刻蚀；采用干法刻蚀方法对ONO层中的中间氮化硅层进行刻蚀，并保证第一氧化物层完全裸露出来。
进一步地，采用BOE湿法刻蚀方法对ONO层中的第二、第一氧化物层进行刻蚀时的刻蚀速率低于250埃/分钟。
进一步地，步骤五中，采用CVD或热氧化方法沉积一层氧化物，作为低压管的栅氧化层，所述栅氧化层的厚度为15～200埃。
从上述技术方案可以看出，本发明通过将ONO介质层作为EEPROM的存储浮栅极与控制栅极的隔离层，并将ONO层同时作为外围电路高压管的栅氧化层，从而将ONO层与高压管栅氧化层整合为一层，即使用ONO层来代替现有技术中的高压管栅氧化层，而对外围电路低压管仍采用普通栅氧化层，在保证各晶体管对栅氧层的不同厚度要求情况下，可以减少一次光刻工艺，极大地简化了工艺制程，降低了制作的成本；并且，由于ONO层与外围电路高压管具有相近的击穿特性，并具有漏电小，缺陷少的优点，相对于普通氧化层，ONO层具有更好的抗辐照能力，故通过本发明的工艺整合，还可以提高高压管的抗辐照能力。
附图说明
图1～3是现有技术的EEPROM制作工艺中各类型晶体管栅氧化层生长的器件结构示意图；
图4是本发明一种EEPROM工艺中的抗辐照栅氧化层的制作方法的流程图；
图5～11是本发明实施例中的各类型晶体管栅氧化层生长的器件结构示意图；
图12是图10中A部ONO层的结构放大示意图；
图13～15是本发明实施例中的EEPROM后续制作工艺中的器件结构示意图。
具体实施方式
下面结合附图，对本发明的具体实施方式作进一步的详细说明。
需要说明的是，在下述的实施例中，在详述本发明的实施方式时，为了清楚地表示器件结构以便于说明，特对图1～3和图5～15各示意图中的器件结构不依照一般比例绘图并进行了局部放大及变形处理，因此，应避免以此作为对本发明的限定来加以理解。
在本实施例中，先请参阅图4，图4是本发明一种EEPROM工艺中的抗辐照栅氧化层的制作方法的流程图。如图所示，本发明的EEPROM工艺中的抗辐照栅氧化层的制作方法包括以下步骤：
步骤S01：提供一半导体P型硅衬底，所述衬底上包括隔离开的经注入后的MOS低压管区、EEPROM存储管区以及MOS高压管区；
步骤S02：采用CVD或热氧化方法，在所述衬底上沉积存储管栅氧化层，所述栅氧化层的厚度为200～400埃；
步骤S03：采用湿法刻蚀方法，在存储管的漏区上方开出隧穿窗口，其对氧化物的刻蚀速率不高于250埃/分钟，并在所述窗口沉积隧穿氧化层，所述隧穿氧化层的厚度为70～90埃；
步骤S04：采用LPCVD方法，沉积多晶硅层作为存储管的浮栅极，所述多晶硅层的厚度为0.1～0.3微米，并对多晶硅层进行光刻(包含涂胶，曝光，显影)、刻蚀、清洗；其中，用光刻胶覆盖需要进行电荷存储的存储管区，采用干法刻蚀方法对所述多晶硅层进行刻蚀，为确保去除刻蚀残渣及刻蚀时生成的聚合物，在刻蚀后进行清洗；
步骤S05：采用LPCVD方法依次沉积第一氧化物层、氮化硅层、第二氧化物层，形成三明治型结构的ONO介质层；为了提高第一氧化物层的膜层质量，在沉积第一氧化物层后，以氮气为主工艺气体，对所述第一氧化物层进行致密处理，所述第一氧化物层的厚度为50～70埃，所述氮化硅层的厚度为60～80埃，所述第二氧化物层的厚度为70～90埃。
步骤S06：进行ONO层光刻(包含涂胶，曝光，显影)，并用光刻胶覆盖、保留存储管区及高压管区的ONO层，露出需要刻蚀掉的低压管区的ONO层，将ONO层同时作为高压管的栅氧化层；
步骤S07：对ONO层进行刻蚀；其中，采用BOE湿法刻蚀方法对ONO层中的第二、第一氧化物层进行刻蚀，采用干法刻蚀方法对ONO层中的中间氮化硅层进行刻蚀，并保证第一氧化物层完全裸露出来；并且，在BOE湿法刻蚀时的刻蚀速率低于250埃/分钟；
步骤S08：采用CVD或热氧化方法沉积一层氧化物，作为低压管的栅氧化层，所述栅氧化层的厚度为15～200埃。
下面根据上述步骤，结合图例，对本发明一种EEPROM工艺中的抗辐照栅氧化层的制作方法的实现方式作详细地说明。
请参阅图5～11，图5～11是本发明实施例中的各类型晶体管栅氧化层生长的器件结构示意图。如图5所示，以P型硅作为衬底001的材料，其晶向例如可以为(100)方向，材料电阻率为15～25Ω·cm。首先，在高压P型MOS管区采用注入加推阱的方式，形成高压N阱区域002。
接着，如图6所示，在硅衬底001上顺序淀积氧化硅层004和氮化硅层005，并利用硅的局部氧化工艺(Local Oxidation of Silicon，LOCOS)或浅槽隔离工艺(Shallow Trench Isolation，STI)，在硅衬底001上形成几个(图中示例出6个)由场氧化物003隔离开的隔离区，包括低压外围电路区的MOS低压管区006、EEPROM存储管区007以及高压外围电路区的MOS高压管区008。其中，存储管区007包括选择晶体管区和存储晶体管区031，低压管区006包括低压N型MOS管区029和低压P型MOS管区030，高压管区008包括高压N型MOS管区032和高压P型MOS管区033。
如图7所示，建立隔离区006～008后，在硅衬底001上沉积一层牺牲氧化层014，并通过多次光刻(包括涂胶，曝光，显影等工艺)对其进行图形化，分别露出需要进行注入的区域。然后，在相应区域进行存储管源漏注入013，低压N阱注入009、P阱注入010，高压P阱注入012，阈值调节注入011。所注入的N型物质例如为P(磷)或As(砷)等，P型物质例如为B(硼)等。注入完成后，将牺牲氧化层014去除。
如图8所示，在硅衬底001上用热氧化方法沉积一层厚度为300埃的氧化物层015，作为存储管的栅氧化层。然后，进行隧穿窗口的开窗操作，对硅片进行涂胶，曝光，显影等相关工艺，在存储管的漏区上方开出隧穿窗口，将栅极氧化物层015暴露出来，使用湿法进行刻蚀，湿法刻蚀液例如可以为BOE溶液，其对氧化物的刻蚀速率应不高于250埃每分钟。开窗后去除表面光刻胶，在硅片上沉积一层氧化层做为隧穿氧化层016，其厚度为80埃。
如图9所示，在硅衬底001上采用LPCVD方法沉积厚度为2500埃的多晶硅层017，然后通过光刻(包括涂胶，曝光，显影等工艺)，打开所需刻蚀区域，用光刻胶018覆盖需要进行电荷存储的存储管区，采用干法刻蚀的方法对多晶硅进行刻蚀，形成EEPROM单元的浮栅极。刻蚀后去除光刻胶018。为确保去除刻蚀残渣及刻蚀时生成的聚合物，在刻蚀后增加进行清洗步骤。
如图10所示，在硅衬底001上采用LPCVD方法沉积一层热氧化物层(HighTemperature Oxide，HTO)，厚度为60埃。为了提高此氧化物层质量，在沉积此热氧化物层后，可增加致密工艺，采用氮气作为主工艺气体，对此热氧化物层进行致密处理。然后，使用LPCVD的方法在其上沉积一层厚度为70埃的氮化硅层。最后，使用LPCVD的方法在氮化硅上再沉积一层厚度为80埃的HTO，形成三明治型结构的ONO介质层020。之后，对器件进行涂胶，曝光，显影等工艺，用光刻胶019覆盖需要保留的存储管区及高压管区的ONO层020部分，露出需要刻蚀掉的低压管区的ONO层020部分，将ONO层同时作为高压管的栅氧化层。然后，对ONO层进行刻蚀。其中，采用BOE湿法刻蚀方法对ONO层中的上层、下层氧化物层进行刻蚀，采用干法刻蚀方法对ONO层中的中间氮化硅层进行刻蚀，并保证下层氧化物层完全裸露出来。在BOE湿法刻蚀时的刻蚀速率低于250埃/分钟。刻蚀完成后去除光刻胶。
为了便于对ONO层结构的理解，请参阅图12，图12是图10中A部ONO层的结构放大示意图。ONO层由下层HTO层041(即步骤S05中的第一氧化物层)、中间层氮化硅层042以及上层HTO层043(即步骤S05中的第二氧化物层)构成，形成三明治型结构。ONO层具有漏电小，缺陷少的优点，相对于普通氧化层，具有更好的抗辐照能力。
如图11所示，经过必要的清洗步骤后，采用热氧化工艺在低压管区沉积厚度为100埃的氧化物层021，作为低压管的栅氧化层。
至此，采用本发明的制作方法，在硅衬底001上分别形成存储管的栅氧化层015、高压管的栅氧化层020(即ONO层)和低压管的栅氧化层021。
接下来，就可以继续完成EEPROM制作的后续工艺。
如图13所示，在上述形成的器件表面沉积厚度例如为1000～3000埃的多晶硅层023，通过光刻(包括涂胶，曝光，显影等工艺)，打开所需刻蚀区域，采用干法刻蚀的方法对多晶硅层023进行刻蚀，形成EEPROM单元的控制栅极、选择栅极，以及低压栅极和高压栅极。刻蚀后去除光刻胶022。为保证去除刻蚀残渣及刻蚀时生成的聚合物，刻蚀后可增加清洗步骤。
如图14所示，通过光刻(包括涂胶，曝光，显影等工艺)对上述器件进行图形化，露出需要进行注入的区域，分别在相应区域进行NLDD注入024和PLDD注入025。
如图15所示，接着，经公知的侧墙026工艺，NSD028、PSD027离子注入等步骤，分别形成存储管，选择管，高压管和低压管的源区和漏区。最后，经过熟知的层间电介质和平面化等后续相关工艺，完成EEPROM的制作过程。这些皆属公知技术，在此仅作概要介绍。
在现有技术的EEPROM的器件制作工艺中，需要分步生长各晶体管的栅氧化物。如图1所示，在器件上具有EEPROM存储管区007、外围电路中的MOS低压管区006和MOS高压管区008，其中，存储管区007包括选择晶体管区和存储晶体管区031，低压管区006包括低压N型MOS管区029和低压P型MOS管区030，高压管区008包括高压N型MOS管区032和高压P型MOS管区033。在生长各类型晶体管的栅氧化层时，需要先生长存储管的栅氧化层036，并在对ONO层035进行光刻(包括涂胶，曝光，显影)时，用光刻胶034覆盖住存储管区007，以便在ONO层035刻蚀后，只保留存在于存储管区007的部分。然后，如图2所示，整片生长一层氧化物层038，并对其进行光刻，用光刻胶037覆盖住存储管区007和高压管区008，刻蚀掉低压管区006的氧化物层。最后，如图3所示，再整片生长一层氧化物层039，将该氧化物层039作为低压管的栅氧化层，高压管的栅氧化层则由前两次氧化物层038和039形成的复合氧化层040充当。这种工艺方式带来工艺复杂、制作成本相对较高的问题。
本发明通过将ONO介质层作为EEPROM的存储浮栅极与控制栅极的隔离层，并将ONO层同时作为外围电路高压管的栅氧化层，从而将ONO层与高压管栅氧化层整合为一层，即使用ONO层来代替现有技术中的高压管栅氧化层，而对外围电路低压管仍采用普通栅氧化层，在保证各晶体管对栅氧层的不同厚度要求情况下，可以减少一次光刻工艺，极大地简化了工艺制程，降低了制作的成本；并且，由于ONO层与外围电路高压管具有相近的击穿特性，并具有漏电小，缺陷少的优点，相对于普通氧化层，ONO层具有更好的抗辐照能力，故通过本发明的工艺整合，还可以提高高压管的抗辐照能力。
以上所述的仅为本发明的优选实施例，所述实施例并非用以限制本发明的专利保护范围，因此凡是运用本发明的说明书及附图内容所作的等同结构变化，同理均应包含在本发明的保护范围内。
Claims (10)
1.一种EEPROM工艺中的抗辐照栅氧化层的制作方法，其特征在于，包括以下步骤：
步骤一：提供一半导体硅衬底，所述衬底上包括隔离开的经注入后的MOS低压管区、EEPROM存储管区以及MOS高压管区；
步骤二：在所述衬底上沉积存储管栅氧化层，然后，在存储管的漏区上方开出隧穿窗口，沉积隧穿氧化层；
步骤三：沉积多晶硅层作为存储管的浮栅极，并对多晶硅层进行光刻、刻蚀、清洗，然后，依次沉积第一氧化物层、氮化硅层、第二氧化物层，形成ONO介质层；
步骤四：进行ONO层光刻，并用光刻胶覆盖需要保留的存储管区及高压管区的ONO层，露出需要刻蚀掉的低压管区的ONO层，然后，刻蚀ONO层；
步骤五：沉积一层氧化物，作为低压管的栅氧化层。
2.如权利要求1所述的抗辐照栅氧化层的制作方法，其特征在于，步骤一中，所述半导体硅衬底采用P型硅作为衬底材料。
3.如权利要求1所述的抗辐照栅氧化层的制作方法，其特征在于，步骤二中，采用CVD或热氧化方法沉积栅氧化层，所述栅氧化层的厚度为200～400埃。
4.如权利要求1所述的抗辐照栅氧化层的制作方法，其特征在于，步骤二中，采用湿法刻蚀方法开出隧穿窗口，其对氧化物的刻蚀速率不高于250埃/分钟，并在所述窗口沉积隧穿氧化层，所述隧穿氧化层的厚度为70～90埃。
5.如权利要求1所述的抗辐照栅氧化层的制作方法，其特征在于，步骤三中，采用LPCVD方法沉积多晶硅层，所述多晶硅层的厚度为0.1～0.3微米。
6.如权利要求1所述的抗辐照栅氧化层的制作方法，其特征在于，步骤三中，用光刻胶覆盖需要进行电荷存储的存储管区，采用干法刻蚀方法对所述多晶硅层进行刻蚀。
7.如权利要求1所述的抗辐照栅氧化层的制作方法，其特征在于，步骤三中，采用LPCVD方法沉积第一氧化物层、氮化硅层、第二氧化物层，形成三明治型结构的ONO介质层，并在沉积第一氧化物层后，以氮气为主工艺气体，对所述第一氧化物层进行致密处理，所述第一氧化物层的厚度为50～70埃，所述氮化硅层的厚度为60～80埃，所述第二氧化物层的厚度为70～90埃。
8.如权利要求1所述的抗辐照栅氧化层的制作方法，其特征在于，步骤四中，刻蚀ONO层时，采用BOE湿法刻蚀方法对ONO层中的第二、第一氧化物层进行刻蚀；采用干法刻蚀方法对ONO层中的中间氮化硅层进行刻蚀，并保证第一氧化物层完全裸露出来。
9.如权利要求8所述的抗辐照栅氧化层的制作方法，其特征在于，采用BOE湿法刻蚀方法对ONO层中的第二、第一氧化物层进行刻蚀时的刻蚀速率低于250埃/分钟。
10.如权利要求1所述的抗辐照栅氧化层的制作方法，其特征在于，步骤五中，采用CVD或热氧化方法沉积一层氧化物，作为低压管的栅氧化层，所述栅氧化层的厚度为15～200埃。
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Cited By (2)
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|---|---|---|---|---|
| CN104362128A (zh) * | 2014-11-17 | 2015-02-18 | 上海集成电路研发中心有限公司 | 一种抗辐照eeprom的制造方法 |
| CN107978606A (zh) * | 2017-11-20 | 2018-05-01 | 上海华力微电子有限公司 | 一种嵌入式闪存工艺集成方法 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274430B1 (en) * | 2000-07-07 | 2001-08-14 | United Microelectronics Corp. | Fabrication method for a high voltage electrical erasable programmable read only memory device |
| US20050202633A1 (en) * | 2001-06-29 | 2005-09-15 | Hynix Semiconductor Inc. | Method of manufacturing nonvolatile memory cell |
| CN1719595A (zh) * | 2004-07-09 | 2006-01-11 | 上海先进半导体制造有限公司 | 制造双层多晶硅可改写非挥发性存储器的方法 |
| CN102104025A (zh) * | 2009-12-18 | 2011-06-22 | 上海华虹Nec电子有限公司 | Eeprom的栅氧化层制造方法及其制造的栅氧化层 |
| CN102243995A (zh) * | 2011-06-23 | 2011-11-16 | 上海集成电路研发中心有限公司 | 高压工艺中不同厚度栅氧的集成方法 |
-
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Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6274430B1 (en) * | 2000-07-07 | 2001-08-14 | United Microelectronics Corp. | Fabrication method for a high voltage electrical erasable programmable read only memory device |
| US20050202633A1 (en) * | 2001-06-29 | 2005-09-15 | Hynix Semiconductor Inc. | Method of manufacturing nonvolatile memory cell |
| CN1719595A (zh) * | 2004-07-09 | 2006-01-11 | 上海先进半导体制造有限公司 | 制造双层多晶硅可改写非挥发性存储器的方法 |
| CN102104025A (zh) * | 2009-12-18 | 2011-06-22 | 上海华虹Nec电子有限公司 | Eeprom的栅氧化层制造方法及其制造的栅氧化层 |
| CN102243995A (zh) * | 2011-06-23 | 2011-11-16 | 上海集成电路研发中心有限公司 | 高压工艺中不同厚度栅氧的集成方法 |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN104362128A (zh) * | 2014-11-17 | 2015-02-18 | 上海集成电路研发中心有限公司 | 一种抗辐照eeprom的制造方法 |
| CN104362128B (zh) * | 2014-11-17 | 2017-12-08 | 上海集成电路研发中心有限公司 | 一种抗辐照eeprom的制造方法 |
| CN107978606A (zh) * | 2017-11-20 | 2018-05-01 | 上海华力微电子有限公司 | 一种嵌入式闪存工艺集成方法 |
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