CN104081508B - 高频半导体装置及其制造方法 - Google Patents

高频半导体装置及其制造方法 Download PDF

Info

Publication number
CN104081508B
CN104081508B CN201380007741.6A CN201380007741A CN104081508B CN 104081508 B CN104081508 B CN 104081508B CN 201380007741 A CN201380007741 A CN 201380007741A CN 104081508 B CN104081508 B CN 104081508B
Authority
CN
China
Prior art keywords
layer
semiconductor
insulating barrier
undoped
polysilicon layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201380007741.6A
Other languages
English (en)
Other versions
CN104081508A (zh
Inventor
垣见大树
山县秀夫
永井宪次
指宿勇二
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Sony Corp
Original Assignee
Sony Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sony Corp filed Critical Sony Corp
Publication of CN104081508A publication Critical patent/CN104081508A/zh
Application granted granted Critical
Publication of CN104081508B publication Critical patent/CN104081508B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78606—Thin film transistors, i.e. transistors with a channel being at least partly a thin film with supplementary region or layer in the thin film or in the insulated bulk substrate supporting it for controlling or increasing the safety of the device
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76898—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics formed through a semiconductor substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/84—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being other than a semiconductor body, e.g. being an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/481—Internal lead connections, e.g. via connections, feedthrough structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5222—Capacitive arrangements or effects of, or between wiring layers
    • H01L23/5223—Capacitor integral with wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5227—Inductive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/52—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames
    • H01L23/522—Arrangements for conducting electric current within the device in operation from one component to another, i.e. interconnections, e.g. wires, lead frames including external interconnections consisting of a multilayer structure of conductive and insulating layers inseparably formed on the semiconductor body
    • H01L23/5228—Resistive arrangements or effects of, or between, wiring layers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/10—Bump connectors ; Manufacturing methods related thereto
    • H01L24/11—Manufacturing methods
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
    • H01L27/13—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body combined with thin-film or thick-film passive components
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/10—Inductors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/20—Resistors
    • H01L28/24—Resistors with an active material comprising a refractory, transition or noble metal, metal compound or metal alloy, e.g. silicides, oxides, nitrides
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/786—Thin film transistors, i.e. transistors with a channel being at least partly a thin film
    • H01L29/78642—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/06—Polymers
    • H01L2924/078—Adhesive characteristics other than chemical
    • H01L2924/07802—Adhesive characteristics other than chemical not being an ohmic electrical conductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/156—Material
    • H01L2924/15786—Material with a principal constituent of the material being a non metallic, non metalloid inorganic material
    • H01L2924/15788—Glasses, e.g. amorphous oxides, nitrides or fluorides

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Thin Film Transistor (AREA)
  • Semiconductor Integrated Circuits (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

一种高频半导体装置，其中，在半导体基板的一个表面上，从该一个表面侧开始顺序形成第一绝缘层、柱状结晶状态的未掺杂外延多晶硅层、第二绝缘层和半导体层，并且高频晶体管形成在半导体层面对未掺杂外延多晶硅层的位置，其间具有第二绝缘层。

Description

高频半导体装置及其制造方法
技术领域
本公开的技术涉及包括具有所谓SOI(绝缘体上硅)型元件结构的高频晶体管的高频半导体装置及其制造方法。
背景技术
高频晶体管已经广泛地用于例如高频信号处理的目的，例如，诸如移动电话和无线LAN的无线通讯设备的信号传输、信号接收和开关接收的信号等。
对于这样的高频晶体管，为了进行高速运行，要求相对于基板的小耦合电容(小寄生电容)。
因此，作为高频晶体管，很久以来通常采用由诸如GaAs的化合物半导体的FET(场效应晶体管)，其具有低耗电量，能简单地形成复杂电路。
然而，在诸如GaAs-基装置的化合物半导体-基装置中，由于基板的材料以及增加基板直径上的困难，材料成本比硅-基装置的高。此外，响应于实现小尺寸无线通讯设备和芯片上系统的要求，日益增加使这样的装置形成为与由硅-基装置形成的外围电路集成在一起的需求。
例如，取天线开关作为示例，在用于天线开关的高频晶体管由化合物半导体-基FET形成的情况下，希望用于RF开关控制的CMOS解码器或IPD(集成无源装置)等作为外围电路形成在不同的芯片上。通常，用于天线开关的高频晶体管和外围电路希望内置成模块。在用于天线开关的高频晶体管和外围电路二者形成在彼此不同的芯片上的情况下，制造成本增加。
因此，近年来，也已经积极推动采用SOI(绝缘体上硅)基板的天线开关装置，该基板允许作为硅-基装置的CMOS解码器电路用作要安装的外围电路。
因为SOI基板的优点是允许减小寄生电容，所以可实现等于化合物-基半导体装置的高性能天线开关装置。
然而，发生由于高频晶体管的自加热导致的电特性降低。
这样的自加热因沟道区域的漏极端附近的碰撞电离而产生。特别是，在形成在SOI基板上的高频晶体管中，支撑基板和硅层例如由氧化硅分隔，氧化硅是导热率比硅的导热率低两个数量级或更低的材料。尽管硅的导热率为144[W/(m·k)]，但是氧化硅的导热率为非常小的1.1[W/(m·k)]。
因此，沟道区域中产生的热几乎不可能释放到直接在沟道下的区域。因此，在SOI-型装置中，与体型(bulk-type)装置(对于基板和沟道区域之间的基板分隔没有氧化硅膜的装置)相比，装置自身的温度变得很高，并且电特性降低。
关于MOS晶体管，已经知晓SOI-型晶体管的热释放结构，例如下面的专利文件1公开的结构。在该热释放结构中，通孔形成在SOI基板中支撑基板的晶体管的后表面的部分中，并且由金属制造的导热层从支撑基板的后表面形成到通孔的内壁表面和内部底表面。
关于双极晶体管，已经知晓具有SOI-型晶体管的其它热释放结构的半导体装置，例如具有下面专利文件2中公开的结构。
在该半导体装置中，在其上形成基板分隔绝缘层(第一绝缘层)的支撑基板(第一半导体层)上，第二半导体层(N-型半导体层，具体而言，N-型硅层3(段[0006]))，并且第二氧化物膜4从基板分隔绝缘层侧形成。此外，在第二氧化物膜4上，形成第三半导体层(N-型外延层5)，其具有其上形成装置的SOI-型基板的分隔结构。
在该N-型外延层5中，元件分隔绝缘膜形成在其中形成晶体管的区域周围。在元件分隔绝缘膜中，形成在厚度方向上穿透以到达N-型硅层3的凹槽。未掺杂多晶硅膜7a和7b埋设在凹槽中，并且因此形成热释放用沟槽14。
关于高频失真特性的改善，例如，已经知晓下面非专利文件1中公开的结构。
在所公开的技术中，关于其上形成高频开关元件的SOI基板，穿透半导体基板101的沟槽形成前述元件的外围。例如，通过离子注入技术注入氩，半导体基板101上形成损坏层(damage layer)。
在施加高频时通过允许损坏层捕获半导体基板中产生的载流子，防止了基板电容上的变化。此外，如沟槽中示出，通过在穿过半导体基板的电极处固定基板的电位，增强了防止基板电容变化的效果。
关于高频失真特性的改善，已经知晓下面非专利文件2中描述的采用多晶硅层的技术。
在该技术中，采用其中多晶硅层提供在半导体基板上的SOI基板。
因此，该技术具有允许未掺杂多晶硅在施加高频时捕获半导体基板中产生载流子的效果。
引用列表
专利文献
专利文件1：日本专利No.3173147
专利文件2：日本专利No.2500630
非专利文献
非专利文件1：A.Botula,et.al,"A Thin-flm SOI180nm CMOS RF SwitchTechnology,"Silicon Monolithic Integrated Circuits in RF Systems,2009。
非专利文件2：Daniel.C.Kerr,"Identification of RF harmonic distortionon Si基板s and its reduction using a trap-rich layer,"Silicon MonolithicIntegrated Circuits in RF Systems,2008。
发明内容
在前述专利文件1中描述的技术中，混合靠近通孔的底表面上由金属制造的导热层的晶体管和远离该底表面的晶体管。根据通孔和每个晶体管之间的距离，晶体管当中热释放特性变化。
此外，在热释放特征均匀设置的情况下，可能希望为每个晶体管提供通孔。在此情况下，难以密集地设置晶体管，并且降低基板强度是不可避免的。
在前述专利文件2中描述的热释放结构中，因为热释放通道由N-型硅层和未掺杂多晶硅膜形成，所以获得改善热释放的效果。
然而，在具有热释放结构的装置应用于高频应用的情况下，因为支撑基板处于浮置状态，所以在施加高频时产生载流子变化，这导致基板电容的变化，致使高频失真特性降低。
在前述非专利文件1中描述的结构中，施加高频时半导体基板中产生的载流子被捕获的部分不直接位于晶体管之下。因此，难以完全抑制载流子变化。
通常，作为高频开关所用SOI基板的支撑基板，采用极高电阻的基板。因此，几乎不可能获得固定基板电位的效果。
在通过离子注入形成损坏层中，根据热累积改变载流子捕获能力，导致工艺数的进一步增加，从而增加了制造成本。
在前述非专利文件2中描述的结构中，存在多晶硅团簇的很多晶界。因此，膜应力降低晶体管特性的缺点尚未克服。
因此，希望提供一种高频半导体装置，其装置结构防止SOI基板上形成的高频晶体管自加热引起的热损坏且具有适当的谐波失真特性，并且提供制造高频半导体装置以实现上述装置结构的方法。
本公开技术实施例的高频半导体装置包括：第一绝缘层；柱状结晶状态的未掺杂外延多晶硅层；第二绝缘层；半导体层；以及高频晶体管，其中第一绝缘层、未掺杂外延多晶硅层、第二绝缘层和半导体层从半导体基板的一个表面开始顺序形成在该一个表面上，并且该高频晶体管形成在半导体层面对未掺杂外延多晶硅层的位置，其间具有第二绝缘层。
根据前述构造，高频晶体管形成在面对柱状结晶状态的未掺杂外延多晶硅层的位置。未掺杂外延多晶硅层在外延生长时变为柱状结晶的状态。因此，即使未掺杂外延多晶硅层比较厚，膜应力也很小，并且因此不降低高频晶体管的高频特性。此外，未掺杂外延多晶硅层是未掺杂层。因此，当高频信号施加到高频晶体管时，在多晶硅层中感应出载流子。结果，基板电容上的变化得到抑制，并且不降低高频失真特性。
根据本公开技术的实施例的制造高频半导体装置的方法包括：在半导体基板上顺序层叠第一绝缘层、具有通过掺杂有杂质而降低的电阻的掺杂外延多晶硅层、柱状结晶状态的未掺杂外延多晶硅层、第二绝缘层和半导体层；在半导体层中形成包括沟道区域的高频晶体管；在半导体基板的多层配线层中形成电极层，该电极层以该电极层与该高频晶体管之间的接触塞连接到高频晶体管；以及形成连接掺杂外延多晶硅层到接地电位的连接结构。
在该制造方法中，形成柱状结晶状态的未掺杂外延多晶硅层。因此，与根据上述本公开技术的高频半导体装置一样，抑制了高频特性的降低，特别是抑制了高频失真特性的降低。
此外，掺杂外延多晶硅层形成在掺杂外延多晶硅层的半导体基板侧上，并且其电位由连接结构固定。因此，进一步改善高频特性。
此外，促成改善高频特性的掺杂外延多晶硅层和未掺杂外延多晶硅层在制造所谓的SOI基板时形成，并且随后形成连接结构用于连接到接地电位。因此，允许改善特性的构造容易地形成。此外，改善特性的效果不因热累积和/或类似物而改变。
根据本公开技术的实施例，允许提供具有防止形成在SOI基板上的高频晶体管的自加热引起热损坏且具有适当谐波失真特性的装置结构的高频半导体装置以及制造高频半导体装置以实现前述装置结构的方法。
附图说明
图1是根据第一实施例的高频半导体装置的主要部分的示意性截面图。
图2a是根据第一实施例的高频半导体装置的制造工艺的截面图。
图2b是根据第一实施例的高频半导体装置的制造工艺的截面图。
图2c是根据第一实施例的高频半导体装置的制造工艺的截面图。
图2d是根据第一实施例的高频半导体装置的制造工艺的截面图。
图2e是根据第一实施例的高频半导体装置的制造工艺的截面图。
图3a是根据第一实施例的高频半导体装置的制造工艺的截面图。
图3b是根据第一实施例的高频半导体装置的制造工艺的截面图。
图4a是根据第一实施例的高频半导体装置的制造工艺的截面图。
图4b是根据第一实施例的高频半导体装置的制造工艺的截面图。
图5a是根据第一实施例的高频半导体装置的制造工艺的截面图。
图5b是根据第一实施例的高频半导体装置的制造工艺的截面图。
图6a是根据第一实施例的高频半导体装置的制造工艺的截面图。
图6b是根据第一实施例的高频半导体装置的制造工艺的截面图。
图7a是根据第一实施例的高频半导体装置的制造工艺的截面图。
图7b是根据第一实施例的高频半导体装置的制造工艺的截面图。
图8a是根据第一实施例的高频半导体装置的制造工艺的截面图。
图8b是根据第一实施例的高频半导体装置的制造工艺的截面图。
图9a是根据第一实施例的高频半导体装置的制造工艺的截面图。
图9b是根据第一实施例的高频半导体装置的制造工艺的截面图。
图10a是根据第一实施例的高频半导体装置的制造工艺的截面图。
图10b是根据第一实施例的高频半导体装置的制造工艺的截面图。
图11a是根据第一实施例的高频半导体装置的制造工艺的截面图。
图11b是根据第一实施例的高频半导体装置的制造工艺的截面图。
图12是根据第二实施例的高频半导体装置的主要部分的示意性截面图。
图13a是根据第二实施例的高频半导体装置中热释放金属布置的说明图。
图13b是根据第二实施例的高频半导体装置中热释放金属布置的说明图。
图14是在其中热释放金属提供在根据第二实施例的高频半导体装置中的情况下的示意性截面图。
图15是示出考虑根据第二实施例的高频半导体装置的结果的示意图。
图16是根据第三实施例的高频半导体装置的主要部分的示意性截面图。
图17a是根据第三实施例的高频半导体装置的制造工艺的截面图。
图17b是根据第三实施例的高频半导体装置的制造工艺的截面图。
图17c是根据第三实施例的高频半导体装置的制造工艺的截面图。
图17d是根据第三实施例的高频半导体装置的制造工艺的截面图。
图18a是根据第三实施例的高频半导体装置的制造工艺的截面图。
图18b是根据第三实施例的高频半导体装置的制造工艺的截面图。
图18c是根据第三实施例的高频半导体装置的制造工艺的截面图。
图18d是根据第三实施例的高频半导体装置的制造工艺的截面图。
图19a是根据第三实施例的高频半导体装置的制造工艺的截面图。
图19b是根据第三实施例的高频半导体装置的制造工艺的截面图。
图20a是根据第三实施例的高频半导体装置的制造工艺的截面图。
图20b是根据第三实施例的高频半导体装置的制造工艺的截面图。
图20c是根据第三实施例的高频半导体装置的制造工艺的截面图。
图21是根据第三实施例的高频半导体装置的制造工艺的截面图。
图22是示出根据第三实施例的高频半导体装置的另一个连接方法的制造工艺的截面图。
图23是示出根据第三实施例的高频半导体装置的再一个连接方法的制造工艺的截面图。
图24a是根据第四实施例的高频半导体装置的主要部分的示意性截面图。
图24b是根据第四实施例的高频半导体装置的主要部分的示意性截面图。
图25是根据第五实施例的高频半导体装置的主要部分的示意性截面图。
图26是作为考虑膜厚度的预想示出装置结构的示意图。
图27a是示出考虑膜厚度的结果的示意图。
图27b是示出考虑膜厚度的结果的示意图。
图28是示出考虑膜厚度的结果的示意图。
图29是示出考虑膜厚度的结果的示意图。
图30a是示出本公开技术的应用示例的平表面的示意图。
图30b是示出本公开技术的应用示例的截面的示意图。
具体实施方式
将参考附图描述本公开技术的实施例。该描述以下面的顺序给出。
1.第一实施例：公开SOI外延层的结构、热释放过孔结构、接地连接结构和制造这些结构的方法的实施例。
2.第二实施例：公开虚设配线部分的实施例。
3.第三实施例：其中无源元件提供在支撑基板侧的实施例。
4.第四实施例：其中提供裸芯(die)附接片代替支撑基板的实施例。
5.第五实施例：因为支撑基板存在于前述第一实施例至前述第四实施例中，所以可省略表示半导体基板自身的实施例。
6.描述考虑掺杂外延多晶硅层和第二绝缘层的适当厚度范围
7.描述应用示例。
[1.第一实施例]
图1示出了根据本公开技术第一实施例的高频半导体装置的主要部分的是示意性截面图。
图1所示的高频半导体装置RFD1具有基本基板结构，其中半导体基板1用粘合剂23连接到支撑基板16。
各种层和各种膜形成在半导体基板1的支撑基板16侧的表面(第一表面)上。此外，高频晶体管RFT形成在半导体层5a上居中的区域中。
首先，更加详细地描述半导体基板1的第一表面(图1中的底表面)上层叠的层以及装置(高频晶体管)。
[1.1外延生长层的结构]
从半导体基板1的第一表面(底表面)侧开始，顺序形成第一绝缘层2、掺杂外延多晶硅层3a、柱状结晶状态的未掺杂外延多晶硅层3b和第二绝缘层4。
关于半导体基板1，可适当采用例如具有500至2000Ωcm电阻率(二者均含本位)的高电阻率硅晶片。然而，硅晶片的电阻率不限于此。
关于第一绝缘层2，可优选采用氧化硅膜，并且其厚度可希望为0.1至0.5μm，二者均含本位。应注意，第一绝缘层2可由介电常数低于氧化硅膜的绝缘材料形成。
“柱状结晶状态的外延多晶硅层”是指在例如等于或高于1000摄氏度的温度下通过采用外延生长技术形成的多晶硅层。在形成“柱状结晶状态的未掺杂外延多晶硅层”中，可希望这样的层在等于或高于1000摄氏度的温度下形成。
在多晶硅层通过前述方法之外的方法形成的情况下，例如，在600至650摄氏度的温度下形成，存在很多晶粒团簇边界，并且膜应力很大。因此，在多晶硅沉积比较厚(等于或大于几十微米)的情况下，膜应力很大。结果，有以下顾虑，应力可能通过薄第一绝缘层2加到装置的沟道形成区域，导致装置特性下降。
本公开技术的特征在于，直接在第二绝缘层4之上的膜(形成时紧跟在下方的膜)由“柱状结晶状态的未掺杂外延多晶硅层”形成，以防止由膜应力导致的这样的特性降低(第一要求)。外延多晶硅层“未掺杂”的一个原因如下。在此情况下，当高频信号施加到高频晶体管RFT的栅极、漏极和/或类似物时，感应出高频信号变化产生的载流子以减小基板电容的变化，并且防止高频输出的失真特性降低。
在满足第一要求的情况下，根据本公开技术在防止特性降低上有一定的效果。因此，由附图标记(3a和3b)表示的“外延生长层”可不由如上所述两层结构构造。
然而，在第一绝缘层2和第二绝缘层4之间的层由仅由未掺杂外延多晶硅层3b形成的单层膜构造的情况下，可能希望的是该单层膜非常厚，以便减小基板的电容。因此，关注膜应力增加到某种程度，即使“未掺杂”外延多晶硅层3b。此外，在未掺杂外延层考虑膜应力而薄化的情况下，基板电容增加。此外，如稍后所描述，可能希望的是提供适合于有效连接未掺杂层到接地电位的低电阻层。
因此，包括柱状结晶状态的未掺杂外延多晶硅层3b和掺杂外延多晶硅层3a的两层结构是所希望的(第二要求)。
可希望将柱状结晶状态的未掺杂外延多晶硅层3b设置在靠近装置的一侧上，以便通过感应出由高频信号变化导致的载流子而改善高频失真特性。逻辑上，掺杂外延多晶硅层3a位于远离装置的一侧(靠近半导体基板1的一侧)。
“掺杂”是指“掺杂有杂质”，并且杂质的导电类型可为N型或P型。此外，作为杂质掺杂方法，考虑到外延生长的连续执行，可期望这样的方法，其中杂质在外延生长的第一阶段的生长期间引入，并且这样的杂质引入在生长的中间阶段停止以形成未掺杂层。掺杂外延多晶硅层3a也可希望在例如等于或高于1000摄氏度下形成，以获得柱状结晶的状态。
关于掺杂外延多晶硅层3a和未掺杂外延多晶硅层3b的希望厚度以及引入杂质的种类和希望浓度，稍后将进行描述。
即使第二绝缘层4很薄，在未掺杂外延多晶硅层3b的电位如稍后所述固定的情况下，这样的薄也不大改变基板的电容。考虑到热释放特性的改善，希望第二绝缘层4很薄，如稍后所述。此外，因为第二绝缘层4是位于单晶硅(半导体基板1)和多晶硅层之间的膜，所以考虑不给膜以应力，薄氧化硅膜等可适合于用于第二绝缘层4。
从前述可见，第一要求(柱状结晶状态的未掺杂外延多晶硅层3b的存在)是大为希望的要求，并且第二要求(掺杂外延多晶硅层3a的附加)是附加的要求，尽管是非常希望的要求。
接下来，将描述晶体管结构、热释放结构(第三要求)和接地连接结构(第四要求)。应注意，第三要求和第四要求可单独或者彼此结合地加到前述第一要求，或者可单独或彼此结合地加到前述第一要求和前述第二要求。
[1.2.晶体管结构]
半导体层5a位于在第二绝缘层4下。如稍后所描述，半导体层5a例如可通过薄化新的半导体基板而形成。
在半导体层5a中，元件分隔(绝缘)层5b存在于形成高频晶体管RFT的区域之外的区域(图1中占据半导体层5a的主要面积的区域)中。
在元件分隔层5b之外的半导体层5a的区域中，两个源漏区域(S/D)7和8形成为彼此远离。源漏区域7和8之间的区域是高频晶体管RFT的沟道形成区域5c。在高频晶体管RFT的沟道导电类型为N型的情况下，N-型杂质以高浓度引入到源漏区域7和8，并且p-型杂质引入到沟道形成区域5c。
在沟道形成区域5c之下(形成时在上方)，层叠由薄氧化硅膜等制造的栅极绝缘膜9和栅极电极6。
栅极电极6通过第一层间绝缘膜14a中的接触体连接到第一配线层14b中的栅极配线层12a。源漏区域7连接到第一配线层14b中的源漏电极12b。类似地，源漏区域8连接到第一配线层14b中的源漏电极12c。
应注意，在图1所示的示例中，在第一配线层14b之下(形成时在上方)，第二层间绝缘膜14c、第二配线层14d和第三层间绝缘膜14e以该顺序层叠。然而，本公开技术不限于这样的构造。
此外，图1仅示出了一个端子连接结构，提供为输入且输出信号或输入所施加的电压。在全部高频半导体装置中，提供如上所述的多个端子连接结构(见稍后描述的图30a和图30br)。
图1所示的端子连接结构可具有内部配线部分，其中，例如，第一配线层14b中的配线层12e和第二配线层14d中的配线层13由接触塞11连接。
连接过孔Va从半导体基板1的后表面(图1中的顶表面)形成以到达配线层12e。导电连接膜20a从连接过孔Va的内部底表面通过连接过孔Va的内壁表面形成以到达半导体基板1的后表面(图1中的顶表面)。在半导体基板1的后表面上的部分连接膜20a上，形成外连接端(这里的BGA端子22)。因此，BGA端子22用BGA端子与内部配线部分之间的连接膜20a连接到内部配线部分。
应注意，内部配线部分直接或通过另外的元件连接到高频晶体管RFT。
BGA端子22的周围和连接过孔Va的内部可覆盖有诸如树脂21的绝缘保护膜。
相反，支撑基板16接合到设有BGA端子22侧的相反侧，也就是第三层间绝缘膜14e具有粘合剂23的底表面。
考虑到强度和材料成本，希望支撑基板16为由玻璃等制造的基板。作为选择，在帮助热释放方面，即使仅稍微地帮助，希望支撑基板16是由导热率较高的材料制造的基板，例如，氧化铝陶瓷和氮化铝。
具有图1所示主要部分的高频半导体装置RFD1具有如所示的至少一个高频晶体管RFT。然而，半导体层5a由硅制造的原因是便于与其它电路(外围电路)整体形成，与后述的应用示例的天线开关一样。通常，高频晶体管之外的元件包括在高频半导体装置RFD1中。
高频晶体管RFT形成在面对柱状结晶状态的未掺杂外延多晶硅层3b的位置，其间具有第二绝缘层4。词语“形成在面对未掺杂外延多晶硅层3b的位置”是指其中至少未掺杂外延多晶硅层3b直接位于高频晶体管RFT的沟道形成区域5c之上或者直接在其之下(在图1的情况下直接在其之上)的状态。
[1.3热释放结构]
图1所示的高频半导体装置RFD1除了连接过孔Va外具有其它形状的至少一个过孔(热释放过孔Vb)。更具体而言，热释放过孔Vb的内壁表面形成正锥形形状。相反，前述连接过孔Va的内壁表面形成倒锥形形状。两个过孔形状之间存在这样差别的原因如下。绝缘膜19留在过孔Va的内壁表面上，从而连接膜20a和掺杂外延多晶硅层3a和/或类似物不在连接过孔Va侧上的过孔Va的内壁表面上电短路，并且绝缘膜19不留在热释放过孔Vb的内壁表面上。
在热释放过孔Vb的内部底表面和内壁表面上，形成热连接膜20b作为“热连接构件”。因此，掺杂外延多晶硅层3a和未掺杂外延多晶硅层3b通过热连接膜20b热连接到半导体基板1。通过这样热连接的热释放通道由图1中的附图标记“Rt2”表示。
应注意，除了前述的热释放通道外，作为主要热释放通道，还存在由附图标记“R1t”表示的通道，其中热量通过第一绝缘层2，其靠近作为半导体基板1的热发生源的高频晶体管RFT。尽管取决于第一绝缘层2的厚度，但是通过热释放通道Rt1的热释放效果随着其靠近热源而通常更高。
作为其它通道，存在其中热量从绝缘膜19、连接膜20a和BGA端子22通过到外面的热释放通道以及其中热量在多层配线层中散发且随后通过支撑基板16的热释放通道。然而，与图1所示的两个热释放通道相比，上述热释放通道的热释放效果不高。
因此，对于防止热量导致的高频特性下降，热释放过孔Vb是有效的，其有效地通过由高导热率的材料制造的热连接膜20b传导热量到半导体基板1。热连接构件(热连接膜20b)的导热率高于第一绝缘层2的导热率。因此，不能通过图1中的热释放通道Rt1传导的部分热量允许绕道到热释放通道Rt2。
应注意，如图1所示，通过导电层、接触体和与栅极配线层12a同时形成的第一配线层14b，在热释放过孔Vb的内部底部分中从热连接膜20b有效地延伸了热释放通道，以便改善热释放特性。例如，在很多释放热量的元件密集设置的情况下，半导体基板1的温度可能在某些情况下增高。可能希望具有高导热率的导电构件延伸到靠近支撑基板16的位置作为在此情况下的辅助热释放通道，以还在支撑基板16侧上进一步有效地实现热释放。这样，可能更希望利用配线层的热释放通道进一步延伸超过图1所示的第一配线层，从而如果空间允许则利用第二配线层等。
[1.4接地连接结构]
在图1的第一配线层14b中，由附图标记“12d”表示的构造是配线层，其中接地电位从外面通过所示的BGA端子22或未示出的其它BGA端子提供。这样的配线层下面称为接地配线层12d。
接地配线层12d通过接触塞10连接到掺杂外延多晶硅层3a。因此，当高频信号施加到高频晶体管RFT时，掺杂外延多晶硅层3a和未掺杂外延多晶硅层3b的电位是稳定的，因此抑制了基板电容的变化。
此外，半导体基板1还希望固定到接地电位。在此情况下，在热连接膜20b由诸如金属膜的导电膜形成的情况下，热释放通道Rt2还用作接地电位固定通道，并且特性稳定性得到进一步改善。
如上所述，在除了前述第一要求和前述第二要求外应用第三要求(热释放结构)和第四要求(接地连接结构)的至少一个的情况下，实现了热释放和接地连接二者。不言而喻，希望应用第三要求和第四要求二者。然而，当应用其中一个时，允许实现热释放和接地连接。
因此，获得了有效防止高频晶体管RFT的高频特性下降(包括抑制高频失真)的优点。
[1.5制造方法]
接下来，将参考附图描述制造根据本公开技术的第一实施例的高频半导体装置的方法。图2a至图11b示出了根据第一实施例的高频半导体装置的截面图。这些截面图示出了与图1的完成的装置的截面对应的制造中途的截面。
图2a至图2e示出了形成SOI(绝缘体上硅)基板的方法示例(工作示例)
如图2a所示，在半导体基板(例如高电阻率硅晶片，具有500至2000Ωcm的电阻，二者均含本位)1上，形成第一绝缘层2。第一绝缘层2可优选由氧化硅膜形成，并且其厚度可希望为0.1至0.5μm，二者均含本位。希望这样厚度范围的原因将稍后描述。
随后，如图2b所示，在第一绝缘层2上，可形成未示出的非晶硅，其厚度例如为约50至约300nm，二者均含本位。形成非晶硅以便实现随后的适当的外延生长。然而，非晶硅不是必须形成。
其后，以高浓度掺杂有杂质的外延多晶硅层3a通过外延生长法形成，并且随后，连续地形成未掺杂外延多晶硅层3b。
形成外延多晶硅层3a的温度例如可为1000至1050摄氏度，二者均含本位。外延多晶硅层3a例如可利用二氯硅烷(SiH2Cl2)形成。作为掺杂的原料，例如，可选择乙硼烷(B2H6)、磷化氢(PH3)和三氢化砷(AsH3)的任何一个。杂质浓度范围可为1×1017至1×1021[原子/cm3]，二者均含本位，并且可希望为约1×1020[原子/cm3]。掺杂有高浓度杂质的外延多晶硅层3a的膜厚度可希望为约0.5至约5.0μm，二者均含本位。
随后，连续地形成未掺杂外延多晶硅层3b。未掺杂外延多晶硅层例如也可利用例如二氯硅烷在1000至1050摄氏度下形成，二者均含本位。未掺杂外延多晶硅层3b的膜厚度优选可等于或大于45μm，并且可希望为约45至约50μm，二者均含本位。希望这样膜厚度范围的原因将稍后描述。
应注意，未掺杂外延多晶硅层3b可以几批形成。此外，特点在于，在两层外延多晶硅层当中，至少未掺杂外延多晶硅层3b在生长后处于柱状结晶状态，并且是低应力膜，其膜应力为约2至约5MPa，二者均含本位(在前述示例中，两个层都处于柱状结晶状态)。这样，在本公开技术中，具有较大厚度且在膜应力上具有深刻作用的“未掺杂”层形成为“柱状结晶状态的外延多晶硅层”(第一要求)的状态是极希望的。
接下来，如图2c所示，重新制备半导体基板5，并且第二绝缘层4形成在基板表面上。
其后，如图2d所示，完成图2b的工艺后的半导体基板1和完成图2c的工艺后的半导体基板5利用已知的基板接合技术连接在一起。
在将基板彼此接合后，半导体基板5被切开且利用已知的研磨技术从与其上存在连接的第二绝缘层4的表面的相反侧的后表面研磨以获得所希望的厚度。
在前述切割和前述研磨后，如图2e所示，获得应用本公开技术的SOI基板。
接下来，将利用图3a和图3b描述在图2e所示SOI基板上形成装置的流程。
在图3a所示的步骤中，通过图案化，利用未示出的抗蚀剂掩模，在半导体基板5中蚀刻在其中形成诸如FET(高频晶体管RFT)的元件的部分之外的区域中的硅。用于形成元件分隔层5b的氧化硅膜埋设在半导体基板5已经蚀刻的部分中。
其后，通过CMP平坦化该表面。因此，半导体基板5变为具有预定厚度的半导体基板层5a。随后，元件分隔层5b形成在半导体基板层5a中，并且元件分隔层5b之外的半导体层区域变为用于形成元件的有源区域。
此外，在其中形成FET(高频晶体管RFT)的位置附近钻孔形成达到高浓度层的接触孔，钻孔形成的接触孔填充有导电材料，并且去除导电材料的多余部分。作为导电材料，例如，包含高浓度杂质的非晶硅可是合适的。因此，如图3a所示，形成接触塞10，其在表面开始达到掺杂外延多晶硅层3a。
FET利用现有技术形成。
首先，栅极绝缘膜9形成在半导体基板上。随后，例如，可形成要成为栅极电极6的钨硅化物(tungsten polycide)。利用光刻和干蚀刻技术处理所形成的要变为栅极电极6的多晶硅化钨膜和所形成的栅极绝缘膜9，从而前述栅极电极仅留在所希望的区域中。栅极绝缘膜9可留在没有处理的栅极电极6周围。
在光刻和干蚀刻中，与栅极绝缘膜9和栅极电极6具有相同结构的层叠体还留在要连接到图1的热释放过孔Vb的位置。随后，源漏区域7和源漏区域8例如可利用未示出的掩模层通过选择性离子注入而形成。
接下来，如图3b所示，形成绝缘层14(图1所示的第一层间绝缘膜14a)的部分，在第一层间绝缘膜14a中与源漏电极、栅极配线层和接地配线层对应的部分中进行钻孔，钻孔所形成的孔填充有诸如钨的导电膜，以形成接触塞11。
此外，第一配线层14b、作为绝缘层14一部分的第二层间绝缘膜14c、第二配线层14d、以及作为绝缘层14另一部分的第三层间绝缘膜14e以该顺序层叠且形成(各层的附图标记见图1)。
应注意，在形成诸如第一配线层14b的配线层中，可采用通过光刻和干蚀刻技术处理导电膜的方法以及利用所谓镶嵌互连(damascene interconnect)技术的方法之一。
此外，关于形成配线层和接触塞，已经描述了该示例中两层结构的情况。然而，其层数可根据需要为任何数量。
将利用图4a至图11b描述形成连接过孔Va和热释放过孔Vb的方法。
如图4a所示，绝缘支撑基板16采用粘合剂23接合到通过图3b的工艺形成的绝缘层14侧。任何材料可用于粘合剂，只要允许用其将支撑基板粘合到绝缘层14侧。
接下来，如图4b所示，半导体基板1利用已知的技术薄化，例如背面研磨(BGR)。
随后，如图5a所示，抗蚀剂17形成图4b中薄化的半导体基板1上，并且抗蚀剂17图案化以在要设置热释放过孔Vb的区域中进行钻孔。
接下来，热释放过孔Vb的处理通过干蚀刻实现，从而过孔的内壁表面在蚀刻时形成正锥形形状。
正置渐缩形状的蚀刻例如可根据下面的具体工艺实现。
如图5b所示，半导体基板1通过干蚀刻技术处理。此时，蚀刻执行为使第一绝缘层2构成蚀刻终止体，并且加工的表面形成正锥形形状。
为了在蚀刻中获得正锥形形状，重复采用两阶段式蚀刻，这是所谓的Bosch(商标(公司)名称)式，以及作为非Bosch式的常规的一个阶段式蚀刻。在两阶段式蚀刻中，实施其中主要执行处理的第一步骤和其中主要执行侧壁保护的第二步骤。一个阶段式蚀刻是仅包括前述第一步骤而不包括第二步骤的蚀刻。
在两阶段式蚀刻中，例如，六氟化硫(SF6)和氧(O2)的混合气体可用在第一步骤(蚀刻步骤)中，并且八氟环丁烷(C4F8)用在第二步骤(侧壁保护层的沉积步骤)中。
此外，在一个阶段式蚀刻中，采用六氟化硫(SF6)和氧(O2)的混合气体。
通过这样的采用两个阶段式和一个阶段式的蚀刻方法，所处理孔的侧表面形成如图5b所示的正锥形形状。在具有前述气体的蚀刻中，当氧化硅(第一绝缘层2)暴露时，不对氧化硅执行蚀刻，并且第一绝缘层2用作蚀刻终止体。
随后，如图6a所示，通过转换其中蚀刻第一绝缘层2的条件进行蚀刻工艺。
在该蚀刻工艺中，采用四氟化碳(CF4)、三氟甲烷(CHF3)、氧(O2)和氩(Ar)的混合气体。蚀刻中所用的混合气体可为前述气体之外的气体，只要所用的气体是在绝缘膜的现有工艺进行时所用的氟基气体即可。
在绝缘层的蚀刻条件中，在掺杂外延多晶硅层3a暴露时的阶段，蚀刻停止进行，并且掺杂外延多晶硅层3a用作蚀刻终止体。
随后，如图6b所示，外延多晶硅层(3a和3b)利用第二绝缘层4作为蚀刻终止体而经受蚀刻工艺。
在该蚀刻中，与在上述半导体基板1的蚀刻中形成正锥形形状一样，两阶段式蚀刻与一个阶段式蚀刻一同被使用。
在两阶段式蚀刻中，例如，六氟化硫(SF6)和氧(O2)的混合气体可用在第一步骤(蚀刻步骤)中，并且八氟环丁烷(C4F8)用在第二步骤(侧壁保护层的沉积步骤)中。
此外，在一个阶段式蚀刻中，采用六氟化硫(SF6)和氧(O2)的混合气体。
通过这样的采用两阶段式和一个阶段式一起的蚀刻方法，处理的孔的侧表面形成正锥形形状，如图6b所示。在采用前述气体的蚀刻中，当氧化硅(第二绝缘层4)暴露时，相对于氧化硅停止进行蚀刻，并且第二绝缘层4用作蚀刻终止体。
其后，剥离抗蚀剂17。
接下来，将利用图7a至图9b描述连接过孔Va的处理。
连接过孔Va通过干蚀刻处理成倒锥形形状。
首先，如图7a所示，干蚀刻阻力较高的干膜抗蚀剂18形成为图案化其中钻有连接过孔Va的部分。此时，热释放过孔Vb的开口用干膜抗蚀剂18密封。
接下来，如图7b所示，利用第一绝缘层2作为蚀刻终止体，通过蚀刻处理半导体基板1。
在该蚀刻中，执行两阶段式蚀刻，其中六氟化硫(SF6)和氧(O2)的混合气体用在第一步骤(蚀刻步骤)中，而八氟环丁烷(C4F8)用在第二步骤(沉积步骤)中。因此，如图7b所示，半导体基板1的孔的侧表面形成倒锥形形状。
接下来，如图8a所示，利用外延多晶硅层(3a和3b)作为蚀刻终止体，通过蚀刻处理第一绝缘层2。
在蚀刻中，采用四氟化碳(CF4)、三氟甲烷(CHF3)、氧(O2)和氩(Ar)的混合气体。
应注意，蚀刻工艺中所用的混合气体可为前述气体之外的气体，只要所用的气体是绝缘膜的现有工艺进行时所用的氟基气体即可。
接下来，如图8b所示，利用第二绝缘层4作为蚀刻终止体，通过蚀刻处理外延多晶硅层(3a和3b)。
在蚀刻中，通过两阶段式蚀刻，其中在第一步骤(蚀刻步骤)中采用六氟化硫(SF6)和氧(O2)的混合气体，并且在第二步骤(沉积步骤)中采用八氟环丁烷(C4F8)，执行处理来获得倒锥形形状。
接下来，如图9a所示，利用构成第一配线层的配线层12e作为蚀刻终止体，通过蚀刻处理第二绝缘层4、元件分隔层5b和绝缘层14(更准确地说，第一层间绝缘膜14a)。
在这样的蚀刻条件下，利用四氟化碳(CF4)、三氟甲烷(CHF3)、氧(O2)和氩(Ar)的混合气体执行蚀刻。
蚀刻中所用的混合气体可为前述气体之外的气体，只要所用的气体是绝缘膜的现有工艺进行时所用的氟基气体即可。此外，前述气体用在要蚀刻的绝缘膜由氧化硅制造的情况下，并且所用的气体可根据绝缘膜类型适当改变。
其后，剥离处理连接过孔Va时所用的干膜抗蚀剂18。
将利用图10a至图11b描述在连接过孔Va中形成连接膜20a以及同时在热释放过孔Vb中形成热连接膜20b的工艺。
首先，如图10a所示，形成绝缘膜19。绝缘膜19利用等离子体CVD形成。
随后，如图10b所示，在图10a中形成的绝缘膜19上执行全表面回蚀刻。作为蚀刻条件，利用四氟化碳(CF4)、三氟甲烷(CHF3)、氧(O2)和氩(Ar)的混合气体采用具有高各向异性的条件。各向异性蚀刻中所用的混合气体可为前述气体之外的气体，只要所用的气体是绝缘膜的现有工艺进行时所用的氟基气体即可。此外，前述气体在要蚀刻的绝缘膜由氧化硅制造的情况下使用，并且所用气体可根据绝缘膜的类型适当改变。
应注意，此时，必须牢记一点。就是说，绝缘膜19留在连接过孔Va的侧壁上，并且绝缘膜19从热释放过孔Vb的侧壁去除。这样保留和去除绝缘膜19是这样实现的，通过设定连接过孔Va和热释放过孔Vb的长宽比(aspect ratio)及其事先确定的侧表面形状(锥角)形成两个过孔，并且优化绝缘膜19的膜厚度和蚀刻条件。绝缘膜19在过孔的侧壁和底部上的膜形成量通过绝缘膜19的膜厚度和蚀刻条件进行调整。
此外，关于热释放过孔Vb，蚀刻条件调整为执行蚀刻直至与栅极电极6同时形成的由栅极多晶硅制造的接地电极在绝缘膜19的全表面回蚀刻进行时暴露(图10b)。
接下来，尽管图11a中没有示出，但是形成种子金属(seed metal)，并且图案化电镀掩模层以暴露希望配线的部分。在此状态下执行电镀时，如图11a所示在连接过孔Va中形成连接膜20a，并且热连接膜20b如图所示形成在热释放过孔Vb中。应注意，可采用电镀方法之外的方法，只要所采用的方法允许在倒锥形过孔和正锥形过孔二者的内壁表面中有利地形成导电膜(20a和20b)即可。在通过电镀形成配线层后，去除电镀掩模层和其下的金属种。
其后，全部表面如图11b所示涂有树脂21，并且如图1所示在所希望的位置形成BGA端子22。因此，完成高频半导体装置RFD1。
在该制造方法中，特别是，通过形成具有不同的两个锥角的过孔，无论绝缘膜19留在过孔的壁表面上与否都是可控的。因此，甚至在过孔具有很高长宽比的情况下，通过绝缘膜19的存在或不存在，在过孔的内壁表面侧上容易控制与外延多晶硅层(3a或3b)的电连接或绝缘。
下面将描述第二实施例至第四实施例。
这些实施例在前述第一实施例的基础上通过部分地修改图1所示的结构而获得。因此，在用于下面描述的附图中，对于与图1至11b共同的结构和制造方法，给予相同的附图标记，并且省略或者简化其描述。
[2.第二实施例]
图12示出了高频半导体装置RFD2中与图1对应的该实施例中主要部分的截面图。
根据该实施例的高频半导体装置RFD2(图12)与根据第一实施例的高频半导体装置RFD1(图1)的区别在于，高频半导体装置RFD2另外包括热释放金属。
前述热释放金属也称为“虚设配线部分”。“虚设配线部分”与直接电连接到高频晶体管RFT或者通过其它元件间接电连接到高频晶体管RFT的配线层不同，该其它元件例如如图1所示的第二配线层14d。“虚设配线部分”是指导电层，其不连接到用作自身中元件或电路的配线的其它导电构件。应注意，"虚设配线部分"可由单一配线层或多个配线层构成。此外，只要其包括将多个配线层彼此连接的接触体的结构不连接到用作元件或电路的配线其它导电构件，这样的结构就包括在“虚设配线部分”的概念中。
在形成前述第一实施例中描述的图3b的多层配线时，“作为结构的虚设配线部分”形成在位于高频晶体管RFT之上的第一配线层(栅极电极6等)之上。
具体而言，如图12所示，在形成图1的第二配线层(例如配线层13)时，形成热释放金属12f。此外，在第三层间绝缘膜14e(见图1)中，接触塞24通过与形成接触塞11(见图1)所用类似的方法形成。
此外，在形成第三配线层25a(见图1)时，形成连接到接触塞24的热释放金属25b。
由热释放金属12f、接触塞24和热释放金属25b形成的结构构成“虚设配线部分”。
接触塞24不是必须提供。然而，热释放金属12f和25b可能希望通过接触塞25连接，以便有效地实现导热。
关于形成配线层以构成热释放金属以及形成接触塞，其层数可根据装置类型和热释放量而没有限制。热释放金属12f和25b的每一个可能希望具有不电连接到装置之外和之内元件的结构。
如图13a所示，在一些情况下，多级FETs(高频晶体管RFT或其单元晶体管)串联设置。在此情况下，如图13b所示，对于每个高频晶体管RFT或者对于其每个单元晶体管，希望使两个或更多个热释放金属彼此分隔。
图14是在对于两个FET分开提供热释放金属HM1和HM2的情况下的示意性截面图。
在图14中，一个FET的源极和另一个FET的漏极通过配线金属CM1连接。配线金属CM2和CM3是两个FET的另一个源极和另一个漏极连接到其的配线层。配线金属CM1、CM2和CM3形成为第一配线层14b，作为图1中的栅极电极6或者源漏电极12b和12c。
在图14中，附图标记C1是指通过图1中第二层间绝缘膜14c的电容，附图标记C2是指配线金属间电容，并且附图标记C3是指配线金属间电容。
此外，附图标记L是指热释放金属距离，并且附图标记D是指与图1的第二层间绝缘膜14c的膜厚度对应的距离。
图15示出了在图14的结构的前提下估算通过增加热释放金属获得的电容增加值C与距离L和D之间关系的结果。
在图15中，电容增加值C表示在图左侧的垂直轴中，与第二层间绝缘膜的膜厚度对应的距离(在下文称为配线间距离D)表示在图右侧的垂直轴中，并且热释放金属间距离表示在图的水平轴中。
寄生电容由热释放金属之间的距离L和热释放金属和连接到FET的配线之间的距离D决定。这样的距离范围优选为L＝0.5至1.0μm，二者均含本位，以及D＝0.75至1.0μm，二者均含本位。应注意，这样的优选范围由图15中的阴影矩形区域表示。
关于这样的区域，热释放金属之间的距离L的上限(1.0μm)由根据是否这样的距离过分大以及热释放金属的面积因热释放特性的降低而减小等情况的要求而决定。此外，热释放金属之间的距离L的下限(0.5μm)由电容器C等于或小于5fF的要求决定。
类似地，配线间距离D的下限(0.75μm)由电容器C等于或小于5fF的要求决定。相反，其上限(1.0μm)由装置加热温度的允许上限值(120摄氏度)决定。
由上述估算结果可发现，在不增加作为降低装置特性因素的寄生电容的情况下，存在允许改善热释放特性的范围。
因此，示范了该实施例的通过给第一实施例所示的结构增加“虚设配线部分”而获得的有益效果。
[3.第三实施例]
在前述的第一实施例中，支撑基板16是由玻璃等制造的基板，而没有描述是否在其上形成元件。
该实施例表明元件(主要为无源元件)也可形成在支撑基板16侧上。
[3.1截面结构]
图16示出了在根据该实施例的高频半导体装置RFD3中根据该实施例与图1对应的主要部分的截面图。
在图16中，在粘合剂层(219和220)和支撑基板16之间，用于形成无源元件组的多层配线结构占据了很大的面积，它们是电阻器201、电容器202和电感器203。
[3.2制造方法]
将利用图17a至图20c描述包括形成电阻器201、电容器202和电感器203的方法的制造方法。在该制造方法中，在高频晶体管RFT侧形成半导体基板1的方法基于图2a至图3b中已经公开和描述的方法。下面将详细描述在形成基板的同时或之前在支撑基板16上形成无源元件的方法。关于从随后连接基板到形成各种过孔和BGA端子22等的方法的各工艺，因为这样的工艺基于第一实施例的那些，所以简化其描述。
首先，在由玻璃基板或高电阻硅基板形成的支撑基板16上，氧化硅膜200通过等离子体CVD法形成。其后，形成构成电阻器的TaN(氮化钽)膜201a(图17a)。通过处理这样的TaN(氮化钽)膜201a，形成电阻器201(图17b)。TaN膜201a通过干蚀刻或湿蚀刻处理，利用与电阻器的形状对应图案化的抗蚀剂(未示出)作为掩模层。其后，通过等离子体CVD法，在全部表面上形成氧化硅膜205以覆盖所形成的电阻器201。
接下来，形成金属膜206，其由Ti(钛)/TiN(氮化钛)的合成膜形成。在金属膜206上，形成电介质膜207，其由氧化Ta(钽)膜或氧氮化硅膜等形成。此外，在电介质膜207上，形成金属膜208，其由Ti/TiN的合成膜形成(图17c)。
在金属膜208上，形成与电容器的图案对应图案化的电阻器，并且利用所形成的电阻器作为掩模层执行干蚀刻。此时，金属膜208、电介质膜207和金属膜206在电容器部分之外的部分中被去除，以形成电容器202(图17d)。
在形成前述的电容器202后，通过等离子体CVD法形成氧化硅膜209(图18a)。为了在将电阻器和电容器的配线层连接的部分中钻孔，形成在氧化硅膜209的部分中要形成孔的抗蚀剂(未示出)。
氧化硅膜209在抗蚀剂的开口中暴露的部分通过各向同性干蚀刻或者湿蚀刻去除以钻孔，并且因此暴露作为电阻器201基础或一部分的金属膜208(图18b)。
其后，第一层的绝缘层210利用光敏BCB(a divinyltetramethylsiloxanebenzocyclobutene resin)等形成，并且使基板的表面(第一层的绝缘层210的表面)光滑。关于第一层的绝缘层210，形成、曝光且显影未示出的抗蚀剂，并且因此执行图案化。配线连接部分的开口通过利用电阻器作为掩模进行蚀刻而获得。
前述第一层的绝缘层210可由代替BCB的光敏聚酰亚胺等制造。
接下来，在第一层的绝缘层210上，首先，Ti膜通过PVD(物理气相沉积)法形成。利用Ti膜作为电极，通过电解电镀法形成要构成第二层配线层的膜212a，其由铜(Cu)等制造(图18c)。
在Ti/Cu导电膜(膜212a，构成第一层的导电膜)上，形成抗蚀剂(未示出)，并且执行图案化。第一层的配线层212利用抗蚀剂作为掩模通过干蚀刻或湿蚀刻形成(图18d)。
与前述形成第一层的绝缘层210至形成第一层的配线层212的工艺一样，重复绝缘膜和配线层的形成，以形成第二层的绝缘层213和第二层的配线层214。在形成第二配线层的配线层时，其图案化的部分形成螺旋形图案，并且因此形成电感器203(图19a)。
接下来，与形成第一层的绝缘层210至形成第一层的配线层212的前述工艺一样，通过电解电镀法形成第三层的绝缘层215和由铜等制造的金属膜(第三层的配线层216)(图19b)。
其后，利用晶片刨机(wafer planer)217，切削金属膜(第三层的配线层216)和第三层的绝缘层215以使支撑基板16上形成的多层膜的表面平坦。
随后，在第二层的配线层214上形成连接电极218(图20a)，该第二层的配线层214电连接到靠近支撑基板16的下层侧上提供的电阻器201和电容器202以及提供在上层侧的电感器203。
在形成连接电极218后支撑基板的最上表面(其中埋设连接电极218的绝缘层)涂有光敏连接粘合剂219(绝缘粘合剂)。通过选择性曝光和显影连接粘合剂219的部分区域，连接电极218上的开口形成在连接粘合剂219中(图20b)。
连接粘合剂219的开口涂有包含导电填充物的导电粘合剂树脂220(图20c)。
在前述第一实施例中形成高频晶体管RFT等的半导体基板1用前述光敏连接粘合剂219和导电粘合剂树脂220粘合到支撑基板16。应注意，在该实施例中，不用图1的粘合剂23，采用连接粘合剂219和导电粘合剂树脂220。第三层的配线层216通过连接粘合剂219和导电粘合剂树脂220电连接到半导体基板1侧作为第三配线层的配线层221(图21)。
半导体基板1和支撑基板16的接合以及连接电极218和配线层221之间的连接可为图22所示的形式。
在该方法中，由Cu和Sn合金制造的微型接合体226形成在支撑基板16的连接电极上，由Cu制造的连接电极222提供在半导体基板1的配线层221下，并且由Cu和Sn合金制造的微型接合体224进一步形成。此外，在微型接合体226和微型接合体224周围，设置由BCB制造的树脂。通过混合接合法进行连接。
此外，图23中示出了另一个方法。
图23所示的方法是其中由Cu制造的连接电极222提供在半导体基板1的配线层221下的方法，并且这样的连接电极222通过Cu-Cu接合连接到支撑基板16的连接电极218。在半导体基板1上提供的连接电极222周围，形成由氧化硅膜等制造的绝缘膜。
在任何一个连接方法中，其后，与第一实施例一样，使半导体基板1(见图4b)变薄，并且形成各种过孔(Va和Vb)(见图5a至9b)。其后，通过形成连接膜20a和热连接膜20b(图10a至11b)，形成图16所示的BGA端子22以完成高频半导体装置。
在第三实施例中，与FET相比通常占据较大面积的无源元件层叠在支撑基板16侧上，并且因此减小了芯片面积。
此外，例如，半导体基板1的FET(高频晶体管RFT)中产生的热量可由多层配线结构的第二配线层和/或类似物接收，并且可从具有高导热率的导电层和导电膜(221、220和218)传导到在支撑基板16的多层配线结构中。
支撑基板16中多层配线结构的线宽较厚，因为大量地采用具有高导电层厚度的电镀层等，并且这样的多层配线结构是无源元件的配线层。因此，其中容易吸收所传导的热量，并且其内部热释放效果很高。此外，因为无源元件的特性与FET相比几乎不改变，所以意味着热阻率很高。此外，支撑基板16中的多层配线结构也允许有效地用作热介质，其有效地将热传导到支撑基板16侧。
因此，因为半导体基板1的FET中产生的热通过各种热释放通道释放，所以与第一实施例相比，进一步减少了可能发生的由热导致的高频性能降低。此外，在第二实施例的“虚设配线部分”与该实施例的支撑基板侧上热释放和热传导结构相结合的情况下，允许进一步有效地实现热释放。
[4.第四实施例]
关于根据第四实施例的高频半导体装置RFD4，图24a示出了在其制造中途的截面图，并且图24b示出了完成制造后的截面图。
图24a是在与根据第一实施例的图4a对应的工艺时的示意图。
在图4a中，在形成装置和多层配线层后的半导体基板1用粘合剂23连接到支撑基板16。
在根据该实施例的图24a中，形成装置(高频晶体管RFT)和多层配线层的半导体基板1由附图标记400表示。该基板将在下面称为半导体基板1(400)。
在该实施例的半导体基板1(400)中，取代由诸如玻璃的无机材料制造的基板，由附图标记401表示的裸芯连接片401连接到多层配线层的最上表面。
其后，与图4b一样，半导体基板1通过切削和研磨半导体基板1的后表面而变薄。然而，在该实施例中，在图24b的最终结构中，薄的裸芯连接片401不完全用作保证整体刚性的支撑基板。因此，半导体基板1可能希望留下比第一实施例厚的厚度。因此，增大了所形成的连接过孔Va和所形成的热释放过孔Vb的长宽比。
在图1和图24b等的截面图中，SOI基板的层叠膜部分是特征部分，其中第一绝缘层2和第二绝缘层4设置在外延多晶硅层(3a和3b)的厚度方向上的两侧。因此，层叠膜部分的厚度方向上的尺寸比其它部分更加强调地示出(以扩大的方式)。然而，层叠膜部分的厚度总体上为约几十个微米。此外，外延多晶硅层(3a和3b)设置为接近作为热产生源的半导体层5a的全部表面，其间具有薄第二绝缘层4。因此，主要热释放通道仍然是图1中附图标记Rt1和Rt2表示的通道。
在该实施例中，半导体基板1可优选变厚，因为作为热吸收构件(热沉)的半导体基板1的热吸收能力因此得到改善。
在第一实施例等中，半导体基板1自身允许变厚。然而，在半导体基板1与由玻璃等制造的支撑基板16一起使用的情况下，由于高频半导体装置的高度限制，半导体基板1必须薄化。
甚至在此情况下，尽管在其它实施例中SOI基板1的厚度(全部基板厚度包括层叠在半导体基板1上的各层2至4)例如可为约80至约90μm，二者均含本位，但是这样的厚度在该实施例中允许增加到约200μm，导致最终改善热释放效率的优点。
[5.第五实施例]
前述第一实施例的特征在于半导体基板1被切薄，并且至少其部分留下。
该实施例示例了在将半导体基板1切薄中，半导体基板1可全部去除直到第一绝缘层。图25示出了完成的半导体装置的截面图。
在该实施例中，在半导体装置自身与另一个半导体装置安装在一起的情况下，例如，用其间的硅插入物，热量经由热释放过孔通过接地端子释放到硅插入物侧。因此，即使半导体基板1不存在，所希望的效果也是可实现的。
[6.考虑掺杂外延多晶硅层3a和第二绝缘层4的适当厚度范围]
图26是用于该考虑的作为假想的装置结构，并且具有与图1的半导体基板1侧上类似的结构。与图1相同的附图标记表示各部件的细节，并且省略其描述。
图27b示出了在该考虑下的模拟结果。在图27b中，垂直轴表示是未掺杂外延多晶硅层3b(Poly2)的膜厚度，并且水平轴表示第二绝缘层4(Box2层)的膜厚度。图中装置温度的局部部分由圆圈数值表示。
图27a是示出模拟条件的示意图。
半导体基板1(SUB)以及第一和第二绝缘层2和4(BOX1和BOX2)各自的导热率为150[W/m·K]和0.9[W/m·K]。此外，掺杂外延多晶硅层3a和未掺杂外延多晶硅层3b的导热率的每一个为40[W/m·K]。
半导体基板1的厚度为30μm，第一绝缘层2的厚度为0.1μm，并且掺杂外延多晶硅层3a的厚度为5μm。
此外，装置横向方向和高度方向上的热边界表面是芯片端部表面以及半导体基板1的后表面，芯片端部表面设置为距其中存在热源的沟道形成区域5c的端部120μm，半导体基板1的后表面设置为距沟道形成区域5c的底表面80μm。
图27b所示的模拟结果如下获得。就是说，在图27a所示的条件下，未掺杂外延多晶硅层3b的厚度和第二绝缘层4的厚度不同地改变，并且每一时段的装置温度分布通过热分析模拟获得。
图28是示出通过检查装置在2GHz高频的插入损耗和每个膜厚度之间关系获得的装置模拟结果的示图。示图的垂直轴和水平轴的标注与图24b的基本上相同。
在高频晶体管中，谐波失真特性之外的重要性能之一是插入损耗。
当高频晶体管的导通电阻和寄生电容的乘积增加时，插入损耗恶化(增加)。
因此，希望第二绝缘层和未掺杂外延多晶硅层的厚度在考虑由未掺杂外延多晶硅层的厚度和第二绝缘层的厚度以及热释放特性决定的电容值的情况下设定，以在本公开技术中得到改善。
在图28的装置模拟结果中，根据作为高频晶体管的要求，插入损耗应等于或小于-0.04dB的事实，决定未掺杂外延多晶硅层3b的厚度的下限(45μm)。此外，考虑到基于图27b的温度模拟和测量结果假设的温度标准指南等于或小于80摄氏度事实，决定第二绝缘层4的膜厚度的上限(0.5μm)。考虑寄生电容大小、膜形成特性和绝缘特性决定第二绝缘层4的膜厚度的下限(0.1μm)。
由前述结果发现，考虑到有利的高频特性和实际的装置温度，掺杂外延多晶硅层3a的厚度可希望等于或大于45μm，并且第二绝缘层4的膜厚度可希望为0.1μm至0.5μm，二者均含本位，
在各膜厚度在前述希望范围内的情况下，可实现具有高性能的高频开关装置，其中不发生自身加热导致的电特性下降，并且由于外延多晶硅层中载流子捕获效果允许改善高频失真特性。
图29是示出评估结果的示意图，评估在自身加热发生在几乎等于应用本公开技术(通常SOI基板)前的程度的假设上，允许增加多少输入信号。
由该结果，在应用本公开技术后，应用本公开技术前的0.7W的输入信号允许增加到1.3至1.4W，二者均含本位，并且可实现相关技术约两倍的操作功率。
[7.应用示例]
对于根据该应用示例的高频半导体装置RFD5，图30a和图30b示出了从其上设置外部端子的表面看的全部构造图(图30a)及其主要部分的截面图(图30b)。图30b是沿着图30a的z1-z2剖取的截面图。应注意，在图30b中，具有与图1相同构造的部件用相同的附图标记表示，并且这里省略其描述。
在图30a和图30b所示的高频半导体装置RFD5中，作为外围电路产生电压的硅CMOS开关晶体管部分301和CMOS解码器302集成在相同的SOI基板上。
如前所述，硅CMOS开关晶体管部分301中的N-型FET(图30b的左侧上的FET)对应于给其施加GHz带的高频信号的高频晶体管RFT，其高频特性通过图1所示的基板结构改善。应注意，未示出的P-型FET也形成在半导体层5a上，其形成在相同的半导体基板1上。导电类型与N-型FET相反的杂质引入到沟道形成区域5c和两个源漏区域7和8。
此外，图30b右侧的FET对应于CMOS解码器302中的FET。
在图30a和图30b中，应用示例示出为具有图1的结构，图1示出了作为示例的第一实施例。此外，可应用第二至第五实施例的特征构造。
在很多功能集成在一个芯片上的情况下，重要的是减小芯片面积，其包括诸如电阻器、电容器和电感器的无源元件。在上下文中，特别是，与第三实施例一样，有效的是在支撑基板侧的多层配线结构中形成这些无源元件。
外围电路响应低频，并且具有硅CMOS构造。因此，与相关技术中的化合物半导体芯片不同，外围电路已经形成在硅芯片上。
前述第一至前述第五实施例中描述的本公开技术在硅SOI基板上集成具有不同频率的高频电路和外围电路中改善了高频电路的的特性。因此，通过应用本公开技术，可容易实现高功能性的半导体装置的一个芯片结构，例如，如图30a和图30b中所示应用示例所描述。在该上下文中，本公开技术不仅可用于诸如“天线开关”和“CMOS解码器”的功能，而且可广泛地用于高频半导体装置。
本公开包含2012年2月8日向日本专利局提交的日本优先权专利申请JP 2012-025422中公开的相关主题，其全部内容通过引用结合于此。
本领域的技术人员应当理解的是，在所附权利要求或其等同方案的范围内，根据设计需要和其他因素，可以进行各种修改、结合、部分结合和替换。

Claims (16)

1.一种高频半导体装置，包括：
第一绝缘层；
柱状结晶状态的未掺杂外延多晶硅层；
第二绝缘层；
半导体层；以及
高频晶体管，
其中，该第一绝缘层、该未掺杂外延多晶硅层、该第二绝缘层和该半导体层从半导体基板的一个表面开始顺序形成在该一个表面上，并且
该高频晶体管形成在该半导体层的面对该未掺杂外延多晶硅层的位置，该第二绝缘层在该半导体层与该未掺杂外延多晶硅层之间，其中，形成在面对未掺杂外延多晶硅层的位置是指其中至少未掺杂外延多晶硅层直接位于高频晶体管的沟道形成区域之上或者直接在其之下的状态，
其中，所述高频半导体装置还包括：
掺杂外延多晶硅层，形成在该第一绝缘层和柱状结晶状态的该未掺杂外延多晶硅层之间，该掺杂外延多晶硅层插设在该半导体基板和该高频晶体管之间并通过掺杂有杂质而具有降低的电阻；以及
连接结构，将该掺杂外延多晶硅层连接到接地电位。
2.根据权利要求1所述的高频半导体装置，还包括第一层间绝缘膜和包括接地电极层的第一配线层，该第一层间绝缘膜和该第一配线层相对于该半导体层层叠在与该第二绝缘层相反的一侧，
其中，该接地电极层通过接触塞电连接到该掺杂外延多晶硅层。
3.根据权利要求1所述的高频半导体装置，还包括热连接构件，
其中，形成散热孔，该散热孔从该半导体基板开始，通过该第一绝缘层和该掺杂外延多晶硅层到达该未掺杂外延多晶硅层，并且
该热连接构件形成在该散热孔的内壁上，并且其导热性高于该第一绝缘层的导热性。
4.根据权利要求1所述的高频半导体装置，还包括用于热传输的虚设配线部分以通过该半导体基板的多层配线层释放该高频晶体管中产生的热，该虚设配线部分利用在该多层配线层中的第二层之上和之后的配线层而形成，并且该虚设配线部分不连接到用作元件或电路的配线的其它导电构件。
5.根据权利要求1所述的高频半导体装置，还包括：
绝缘支撑基板，连接到该半导体基板的形成多层配线层的表面；以及
无源元件，形成在该支撑基板上。
6.根据权利要求1所述的高频半导体装置，其中，该高频晶体管是天线开关元件。
7.根据权利要求1所述的高频半导体装置，其中，柱状结晶状态的该未掺杂外延多晶硅层的厚度等于或大于45μm，并且该第二绝缘层的厚度为0.1μm至0.5μm，包含0.1μm和0.5μm。
8.一种制造高频半导体装置的方法，该方法包括：
在半导体基板上顺序层叠第一绝缘层、通过掺杂有杂质具有降低电阻的掺杂外延多晶硅层、柱状结晶状态的未掺杂外延多晶硅层、第二绝缘层和半导体层；
在该半导体层中形成包括沟道区域的高频晶体管；
在该半导体基板的多层配线层中形成电极层，该电极层用该电极层与该高频晶体管之间的接触塞连接到该高频晶体管；以及
形成连接结构，其使该掺杂外延多晶硅层连接到接地电位。
9.根据权利要求8所述的方法，其中，在该掺杂外延多晶硅层和该柱状结晶状态的未掺杂外延多晶硅层当中，至少该未掺杂外延多晶硅层利用外延生长技术以等于或高于1000摄氏度的温度形成。
10.根据权利要求8所述的方法，其中，在形成该接地电位的接地结构中，
事先形成第一接触塞，该第一接触塞从该沟道区域之外的区域开始，到达该掺杂外延多晶硅层，并且
在相对于该高频晶体管形成该接触塞和该电极层时，形成第二接触塞和接地电极层，该第二接触塞连接到该第一接触塞，并且该接地电极层连接到该第二接触塞。
11.根据权利要求9所述的方法，其中，
该半导体基板从支撑基板的形成有该多层配线层的表面侧连接到该支撑基板，
在连接到该支撑基板后，该半导体基板从该半导体基板的后表面薄化，
形成散热孔，该散热孔从该薄化的半导体基板的后表面开始，到达该掺杂外延多晶硅层，并且
热连接构件形成在所形成的散热孔的侧壁上，该热连接构件的导热率高于该第一绝缘层的导热率，并且该热连接构件与该掺杂外延多晶硅层、该柱状结晶状态的未掺杂外延多晶硅层和该半导体基板接触。
12.根据权利要求11所述的方法，其中，
该散热孔形成为使侧壁为正锥形形状，
将配线引出到外部端子侧的连接孔从该薄化的半导体基板的后表面形成到该多层配线层，使侧壁为倒锥形形状，
绝缘膜形成在该散热孔和该连接孔的内侧壁上，并且各向异性蚀刻被执行为使得从该散热孔的为正锥形形状的该侧壁去除该绝缘膜并将该绝缘膜留在该连接孔的为倒锥形形状的该侧壁上，并且
同时形成导电膜和连接膜，该导电膜作为该热连接构件提供在去除该绝缘膜的该散热孔的侧壁上，该连接膜通过该连接孔的内部底表面和留在侧壁上的绝缘膜以到达该半导体基板的后表面侧。
13.根据权利要求9所述的方法，其中，在该多层配线层中，形成虚设配线部分，用于热传输以通过该多层配线层释放该高频晶体管中产生的热，该虚设配线部分不连接到用作元件或电路的配线的其它导电构件。
14.根据权利要求9所述的方法，其中，
该高频晶体管和该多层配线层形成在该半导体基板上，
包括无源元件的多层配线层形成在支撑基板上，并且
该半导体基板和该支撑基板被连接为使该半导体基板的多层配线层和该支撑基板的多层配线层彼此电连接。
15.根据权利要求9所述的方法，其中，该高频晶体管是天线元件。
16.根据权利要求9所述的方法，其中，
柱状结晶状态的该未掺杂外延多晶硅层外延生长，使柱状结晶状态的该未掺杂外延多晶硅层的厚度等于或大于45μm，并且
该第二绝缘层形成为使该第二绝缘层的厚度为0.1μm至0.5μm，包含0.1μm和0.5μm。
CN201380007741.6A 2012-02-08 2013-01-30 高频半导体装置及其制造方法 Active CN104081508B (zh)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2012-025422 2012-02-08
JP2012025422 2012-02-08
PCT/JP2013/051978 WO2013118618A1 (ja) 2012-02-08 2013-01-30 高周波半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
CN104081508A CN104081508A (zh) 2014-10-01
CN104081508B true CN104081508B (zh) 2017-03-15

Family

ID=48947383

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201380007741.6A Active CN104081508B (zh) 2012-02-08 2013-01-30 高频半导体装置及其制造方法

Country Status (7)

Country Link
US (1) US9276104B2 (zh)
EP (1) EP2814053B1 (zh)
JP (1) JP5818036B2 (zh)
KR (1) KR102109218B1 (zh)
CN (1) CN104081508B (zh)
TW (1) TWI529939B (zh)
WO (1) WO2013118618A1 (zh)

Families Citing this family (45)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9076715B2 (en) 2013-03-12 2015-07-07 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure for connecting dies and methods of forming the same
US20150187701A1 (en) 2013-03-12 2015-07-02 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor Devices and Methods of Manufacture Thereof
US9764153B2 (en) * 2013-03-14 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Interconnect structure and method of forming same
CN104425340A (zh) * 2013-08-22 2015-03-18 中国科学院微电子研究所 半导体制造方法
US10056353B2 (en) 2013-12-19 2018-08-21 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US9412719B2 (en) 2013-12-19 2016-08-09 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect apparatus and method
US9299572B2 (en) 2014-03-07 2016-03-29 Invensas Corporation Thermal vias disposed in a substrate without a liner layer
US9543257B2 (en) * 2014-05-29 2017-01-10 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
US9455158B2 (en) 2014-05-30 2016-09-27 Taiwan Semiconductor Manufacturing Company, Ltd. 3DIC interconnect devices and methods of forming same
US9449914B2 (en) 2014-07-17 2016-09-20 Taiwan Semiconductor Manufacturing Company, Ltd. Stacked integrated circuits with redistribution lines
JP6208646B2 (ja) 2014-09-30 2017-10-04 信越化学工業株式会社 貼り合わせ基板とその製造方法、および貼り合わせ用支持基板
JP6589448B2 (ja) * 2015-08-07 2019-10-16 富士通株式会社 半導体装置
US10121812B2 (en) 2015-12-29 2018-11-06 Taiwan Semiconductor Manufacturing Co., Ltd. Stacked substrate structure with inter-tier interconnection
US10256863B2 (en) 2016-01-11 2019-04-09 Qualcomm Incorporated Monolithic integration of antenna switch and diplexer
US9966301B2 (en) 2016-06-27 2018-05-08 New Fab, LLC Reduced substrate effects in monolithically integrated RF circuits
US10062636B2 (en) * 2016-06-27 2018-08-28 Newport Fab, Llc Integration of thermally conductive but electrically isolating layers with semiconductor devices
US10276371B2 (en) 2017-05-19 2019-04-30 Psemi Corporation Managed substrate effects for stabilized SOI FETs
SG10201803464XA (en) * 2017-06-12 2019-01-30 Samsung Electronics Co Ltd Semiconductor memory device and method of manufacturing the same
WO2019008913A1 (ja) * 2017-07-06 2019-01-10 株式会社村田製作所 アンテナモジュール
US10535585B2 (en) * 2017-08-23 2020-01-14 Semiconductor Components Industries, Llc Integrated passive device and fabrication method using a last through-substrate via
CN109698136B (zh) * 2017-10-20 2020-06-12 中芯国际集成电路制造(北京)有限公司 一种射频soi芯片的封装方法及封装结构
CN109920787B (zh) * 2017-12-12 2021-05-25 中芯国际集成电路制造(北京)有限公司 互连结构的设计方法、装置及制造方法
US10211168B1 (en) * 2017-12-14 2019-02-19 Globalfoundries Inc. Dissipation of static charge from wiring layers during manufacturing
US10559650B2 (en) * 2018-01-23 2020-02-11 Texas Instruments Incorporated Trench capacitor with warpage reduction
DE102018201842A1 (de) 2018-02-06 2019-08-08 Siemens Aktiengesellschaft Leistungselektronische Schaltung mit mehreren Leistungsmodulen
EP3522188A1 (de) 2018-02-06 2019-08-07 Siemens Aktiengesellschaft Kondensatoraufbau und leistungsmodul mit einem leistungselektronischen bauelement
KR20190096468A (ko) * 2018-02-08 2019-08-20 삼성디스플레이 주식회사 표시 장치 및 이의 제조 방법
US10580903B2 (en) 2018-03-13 2020-03-03 Psemi Corporation Semiconductor-on-insulator transistor with improved breakdown characteristics
US10573674B2 (en) 2018-07-19 2020-02-25 Psemi Corporation SLT integrated circuit capacitor structure and methods
US10658386B2 (en) * 2018-07-19 2020-05-19 Psemi Corporation Thermal extraction of single layer transfer integrated circuits
US10672806B2 (en) 2018-07-19 2020-06-02 Psemi Corporation High-Q integrated circuit inductor structure and methods
US20200043946A1 (en) 2018-07-31 2020-02-06 Psemi Corporation Low Parasitic Capacitance RF Transistors
JP7353748B2 (ja) 2018-11-29 2023-10-02 キヤノン株式会社 半導体装置の製造方法および半導体装置
US11393761B2 (en) * 2018-12-25 2022-07-19 Tdk Corporation Circuit board and its manufacturing method
US11798838B2 (en) 2019-03-19 2023-10-24 Intel Corporation Capacitance reduction for semiconductor devices based on wafer bonding
KR20200114084A (ko) * 2019-03-27 2020-10-07 삼성전자주식회사 반도체 패키지
JP7278184B2 (ja) * 2019-09-13 2023-05-19 キオクシア株式会社 半導体装置の製造方法
CN112652660A (zh) * 2019-10-10 2021-04-13 世界先进积体电路股份有限公司 半导体结构及其制造方法
US11177065B2 (en) * 2020-03-30 2021-11-16 Qualcomm Incorporated Thermal paths for glass substrates
US11355410B2 (en) 2020-04-28 2022-06-07 Taiwan Semiconductor Manufacturing Co., Ltd. Thermal dissipation in semiconductor devices
TWI741935B (zh) * 2020-04-28 2021-10-01 台灣積體電路製造股份有限公司 半導體元件與其製作方法
US11569170B2 (en) * 2020-10-07 2023-01-31 Globalfoundries U.S. Inc. Substrate with a buried conductor under an active region for enhanced thermal conductivity and RF shielding
US20220415807A1 (en) * 2021-06-25 2022-12-29 Intel Corporation Thermal management structures in semiconductor devices and methods of fabrication
US20230188131A1 (en) * 2021-12-09 2023-06-15 Globalfoundries U.S. Inc. Structure including resistor network for back biasing fet stack
TW202339142A (zh) * 2022-02-28 2023-10-01 日商村田製作所股份有限公司 半導體裝置及半導體模組

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1116361A (zh) * 1994-02-02 1996-02-07 摩托罗拉公司 直接圆片结合结构和方法

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2500630Y2 (ja) 1990-05-14 1996-06-12 ミサワホーム株式会社 建築物外装の納り構造
JP3173147B2 (ja) 1992-07-10 2001-06-04 富士電機株式会社 集積回路装置
JP2500630B2 (ja) 1993-06-25 1996-05-29 日本電気株式会社 半導体装置
JP2000031487A (ja) * 1998-07-15 2000-01-28 Hitachi Ltd 半導体装置とその製造方法
JP3981532B2 (ja) * 2001-03-23 2007-09-26 シャープ株式会社 半導体装置の製造方法
US7230316B2 (en) * 2002-12-27 2007-06-12 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having transferred integrated circuit
US6838332B1 (en) * 2003-08-15 2005-01-04 Freescale Semiconductor, Inc. Method for forming a semiconductor device having electrical contact from opposite sides
US7829400B2 (en) * 2005-01-12 2010-11-09 Sharp Kabushiki Kaisha Semiconductor device fabrication method and semiconductor device
US7417288B2 (en) * 2005-12-19 2008-08-26 International Business Machines Corporation Substrate solution for back gate controlled SRAM with coexisting logic devices
US7494850B2 (en) * 2006-02-15 2009-02-24 International Business Machines Corporation Ultra-thin logic and backgated ultra-thin SRAM
US20100019385A1 (en) * 2008-07-23 2010-01-28 International Business Machines Corporation Implementing Reduced Hot-Spot Thermal Effects for SOI Circuits
KR101049799B1 (ko) * 2009-03-03 2011-07-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법 및 이를 포함하는 유기전계발광표시장치
JP3173147U (ja) 2011-11-08 2012-01-26 株式会社Ｋ＆Ｎ カット練習用マネキンウィッグ

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1116361A (zh) * 1994-02-02 1996-02-07 摩托罗拉公司 直接圆片结合结构和方法

Also Published As

Publication number Publication date
US20150137238A1 (en) 2015-05-21
EP2814053A4 (en) 2015-10-07
CN104081508A (zh) 2014-10-01
WO2013118618A1 (ja) 2013-08-15
KR20140131322A (ko) 2014-11-12
JP5818036B2 (ja) 2015-11-18
EP2814053A1 (en) 2014-12-17
EP2814053B1 (en) 2018-11-14
KR102109218B1 (ko) 2020-05-11
TW201334187A (zh) 2013-08-16
US9276104B2 (en) 2016-03-01
JPWO2013118618A1 (ja) 2015-05-11
TWI529939B (zh) 2016-04-11

Similar Documents

Publication Publication Date Title
CN104081508B (zh) 高频半导体装置及其制造方法
US8748308B2 (en) Through wafer vias and method of making same
KR101332116B1 (ko) 쓰루 웨이퍼 비아 및 이것의 제조 방법
JP5340923B2 (ja) 高ｑのウェハ裏面のキャパシタを有する半導体集積回路デバイス（集積回路デバイスおよび集積回路デバイスを形成する方法）
US6355950B1 (en) Substrate interconnect for power distribution on integrated circuits
US6737728B1 (en) On-chip decoupling capacitor and method of making same
EP1453093A1 (en) Semiconductor device comprising low dielectric material film and its production method
US7741159B2 (en) Semiconductor device having channel with cooling fluid and manufacturing method thereof
US8264082B2 (en) Semiconductor devices with low resistance back-side coupling
EP1146558B1 (en) Semiconductor device with damascene wiring structure and method of its fabrication
US8518787B2 (en) Through wafer vias and method of making same
CN102403316A (zh) 单片微波集成电路
JP2007329478A (ja) 超小型電子部品構造体、超小型電子部品構造体を製造する方法
CN113178429A (zh) 半导体结构及其形成方法
JP2006229226A (ja) 集積回路を有する半導体装置
US7843039B2 (en) Stress-modified device structures, methods of fabricating such stress-modified device structures, and design structures for an integrated circuit
JP3164025B2 (ja) 半導体集積回路装置及びその製造方法
TWI782473B (zh) 半導體元件及其製造方法
KR100741874B1 (ko) 금속-절연체-금속 구조의 커패시터를 제조하는 방법
US8564061B2 (en) Semiconductor device
JP2002094009A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant