CN104052510A - 用于减轻宽带射频干扰的方法、装置以及系统 - Google Patents

Abstract

提供了耦合到高速数据链路的射频干扰（RFI）减轻模块。RFI减轻模块用于降低高速数据链路所造成的RFI。RFI减轻模块包括至少一个电阻器、至少一个电感器、以及至少一个电容器。

Description

用于减轻宽带射频干扰的方法、装置以及系统

技术领域

本公开涉及计算系统，且具体地（而非排他地）涉及减轻宽带射频干扰。

背景技术

随着电子装置变得更加复杂且在用户的日常生活中无处不在，对它们有着越来越多的不同要求。为了满足这些要求中的许多，许多电子装置包括许多不同的器件，如CPU、通信器件、图形加速器等。在许多情形中，这些器件之间可能存在大量通信。此外，许多用户对装置性能有很高的期望。用户正变得较不容忍等待他们的装置执行操作。另外，许多装置正在执行可能涉及大量器件间通信的日益复杂且繁重的任务。因此，这些器件之间的一些通信可能会造成射频干扰并且因而影响一些器件的性能。

附图说明

各实施例在附图中作为示例而非限制地示出，其中类似的附图标记指示相似的元件，附图中：

图1示出了包括多核处理器的计算系统的框图的实施例。

图2示出了根据至少一个实施例的电路图的实施例。

图3示出了根据至少一个实施例的框图的实施例。

图4A示出了根据至少一个实施例的图表的实施例。

图4B示出了根据至少一个实施例的图表的实施例。

图5示出了根据至少一个实施例的图表的实施例。

图6A-6C示出了根据至少一个实施例的眼状图的实施例。

图7示出了根据至少一个实施例的与ARM生态系统片上系统（SOC）相关联的框图的实施例。

图8示出了根据至少一个实施例的解说可被用来执行活动的示例逻辑的框图的实施例。

具体实施方式

在以下描述中，阐明了众多具体细节，如具体类型的处理器和系统配置的示例、具体硬件结构、具体体系结构和微体系结构细节、具体寄存器配置、具体指令类型、具体系统组件、具体测量/高度、具体处理器流水线阶段和操作等，以提供对本发明的透彻理解。然而，对本领域普通技术人员显而易见的是，不一定要采用这些具体细节来实施本发明。在其它实例中，未详细描述公知的组件或方法，诸如具体或替代的处理器体系结构、用于所描述算法的具体逻辑电路/代码、具体固件代码、具体互连操作、具体逻辑配置、具体制造技术和材料、具体编译器实现、代码中算法的具体表达、具体掉电和功率限制技术/逻辑、以及计算机系统的其它具体操作细节，以避免不必要地模糊本发明。

尽管参考特定集成电路中（诸如计算平台或微处理器中）的射频干扰（RFI）减轻描述了以下实施例，但是其它实施例适用于其它类型的集成电路和逻辑器件。本文描述的实施例的类似技术和教导可应用于其它类型的电路或半导体器件，这些其它类型的电路或半导体器件也可受益于较好的能效和节能。例如，所公开的实施例不限于台式计算机系统或超级本^TM。并且也可用于其它设备，诸如，手持式设备、平板、其他薄笔记本、片上系统（SOC）以及嵌入式应用。手持式设备的一些示例包括蜂窝电话、因特网协议设备、数码相机、个人数字助理（PDA）以及手持式PC。嵌入式应用通常包括：微控制器、数字信号处理器（DSP）、片上系统、网络计算机（NetPC）、机顶盒、网络中枢、广域网（WAN）交换机、或可执行以下教导的功能和操作的任何其它系统。如将在以下描述中变得显而易见的，本文描述的方法、装置和系统的实施例（无论是关于硬件、固件、软件还是它们的组合）对于用性能考量来平衡的前景是至关重要的。

图1是示出根据至少一个示例实施例的与RFI减轻相关联的组件的框图。图1的示例仅仅是与RFI减轻相关联的组件的示例，并且不限制权利要求的范围。例如，归于一组件的操作可以变化，组件的数量可以变化，组件的组成可以变化，等等。例如，在一些示例实施例中，可归于图1的示例的一个组件的操作可被分配给一个或多个其他组件。

处理器100包括任何处理器或处理器件，诸如微处理器、嵌入式处理器、数字信号处理器（DSP）、网络处理器、手持式处理器、应用处理器、协同处理器、片上系统（SOC）、或用于执行代码的其它器件。在一个实施例中，处理器100包括至少两个核——核101和102，它们可包括非对称核或对称核（所示实施例）。然而，处理器100可包括可以是对称的或非对称的任何数量的处理元件。

在一个实施例中，处理元件是指支持软件线程的硬件或逻辑。硬件处理元件的示例包括：线程单元、线程槽、线程、处理单元、上下文、上下文单元、逻辑处理器、硬件线程、核和/或任何其它元件，这些元件能够保持处理器的诸如执行状态或体系结构状态之类的状态。换言之，在一个实施例中，处理元件指的是能够独立地与代码（诸如软件线程、操作系统、应用或其它代码）相关联的任何硬件。典型地，物理处理器（或处理器插槽）指的是集成电路，该集成电路潜在地包括任何数量的其它处理元件（诸如核或硬件线程）。

核通常指的是位于集成电路上的能够维持独立体系结构状态的逻辑，其中每个独立维持的体系结构状态与至少一些专用的执行资源相关联。与核相反，硬件线程典型地表示位于集成电路上的能够维持独立体系结构状态的任何逻辑，其中被独立维持的体系结构状态共享对执行资源的访问。如可以看到，当某些资源被共享而其它资源专属于体系结构状态时，硬件线程与核的命名之间的界限交迭。不过，核和硬件线程通常被操作系统视为单独的逻辑处理器，其中操作系统能够单独地调度每个逻辑处理器上的操作。

如图1所示的物理处理器100包括两个核——核101和102。

在此，核101和102被视为对称核，即这些核具有相同的配置、功能单元和/或逻辑。在另一个实施例中，核101包括无序处理器核，而核102包括有序处理器核。然而，核101和102可从任何类型的核中单独地选择，诸如原生核、受软件管理的核、适于执行原生指令集体系结构（ISA）的核、适于执行转换指令集体系结构（ISA）的核、协同设计的核或其它已知核。在异构核环境（即，非对称核）中，一些形式的转换（如二进制转换）可被用来在一个或这两个核上调度或执行代码。不过，由于核102中的单元以在所示实施例中的类似方式操作，为进一步讨论，以下将进一步详细描述在核101中示出的功能单元。

如所描绘，核101包括两个硬件线程101a和101b，两个硬件线程101a和101b也可称为硬件线程槽101a和101b。因此，在一个实施例中，诸如操作系统之类的软件实体潜在地将处理器100视为四个独立的处理器，即能够并发地执行四个软件线程的四个逻辑处理器或处理元件。如上所述，第一线程与体系结构状态寄存器101a相关联，第二线程与体系结构状态寄存器101b相关联，第三线程可与体系结构状态寄存器102a相关联，并且第四线程可与体系结构状态寄存器102b相关联。在此，体系结构状态寄存器（101a、101b、102a和102b）中的每一个可被称为如上所述的处理元件、线程槽、或线程单元。如图所示，体系结构状态寄存器101a在体系结构状态寄存器101b中被复制，因此能够针对逻辑处理器101a和逻辑处理器101b存储单独的体系结构状态/上下文。在核101中，也可复制用于线程101a和101b的其它较小资源，诸如分配器和重命名块130中的指令指针以及重命名逻辑。诸如重排序器/隐退单元135中的重排序缓冲器、分支目标缓冲器（BTB）以及指令转换缓冲器（I-LTB）120、载入/存储缓冲器、以及队列之类的一些资源可通过分区来共享。诸如通用内部寄存器、页表基本寄存器、低级数据高速缓存和数据TLB150、执行单元140、以及无序单元135的部分之类的其它资源可能被完全共享。

处理器100通常包括其它资源，这些其它资源可被完全共享、通过分区被共享、或由处理元件指定/专属于处理元件。在图1中，示出了具有处理器的说明性的逻辑单元/资源的纯示例性处理器的实施例。注意，处理器可包括或省去这些功能单元中的任意功能单元，且可包括未描绘的任何其它已知的功能单元、逻辑或固件。如图所示，核101包括简化的、代表性的无序（OOO）处理器核。但是有序处理器可用于不同实施例中。OOO核包括用于预测要被执行/采用的分支的BTB和I-TLB120以及用于存储指令的地址转换条目的BTB和I-TLB120。

核101进一步包括耦合至BTB和I-TLB120以用于解码所取出的元素的解码模块125。在一个实施例中，取出逻辑包括分别与线程槽101a、101b相关联的单独定序器。通常，核101与第一ISA相关联，该第一ISA定义/指定能在处理器100上执行的指令。通常作为第一ISA一部分的机器码指令包括该指令的一部分（称为操作码），该指令引用/指定待执行的指令或操作。解码逻辑125包括由这些指令的操作码来识别这些指令并在流水线上传递所解码的指令以进行如第一ISA所定义的处理的电路。例如，在一个实施例中，如以下将更详细讨论的，解码器125包括被设计成或适于识别诸如事务性指令之类的特定指令的逻辑。作为解码器125识别的结果，体系结构或核101采取特定的、预定的动作以执行与适当指令相关联的任务。重要的是，注意到本文描述的任何任务、框、操作和方法可响应于单个或多个指令而被执行；其中一些可以是新的或者旧的指令。注意，在一个实施例中，解码器125识别相同的ISA（或其子集）。或者，在异构核环境中，解码器125识别第二ISA（第一ISA的子集或不同的ISA）。

在一个示例中，分配器和重命名器块130包括用于保留资源（诸如用于存储指令处理结果的寄存器文件）的分配器。然而，线程101a和101b潜在地能够进行无序执行，其中分配器和重命名块130还保留其它资源（诸如用于跟踪指令结果的重排序缓冲器）。单元130还可包括寄存器重命名器，用于将程序/指令引用寄存器重命名为处理器100内部的其它寄存器。重排序/隐退单元135包括诸如上述的重排序缓冲器、加载缓冲器和存储缓冲器之类的组件，以支持无序执行和无序执行的指令的稍后的有序隐退。

在一个实施例中，调度器和执行单元块140包括调度器单元，用于调度执行单元上的指令/操作。例如，在具有可用浮点执行单元的执行单元的端口上调度浮点指令。也可包括与执行单元相关联的寄存器文件，以存储信息指令处理结果。示例性的执行单元包括：浮点执行单元、整数执行单元、跳跃执行单元、加载执行单元、存储执行单元以及其它已知的执行单元。

较低级的数据高速缓存和数据转换缓冲器（D-TLB）150耦合至执行单元140。数据高速缓存用于存储最近使用/操作的元素（诸如数据操作数），这些元素在存储器一致性状态下潜在地被保持。D-TLB用于存储最近的虚拟到物理地址转换/线性到物理地址转换。作为特定示例，处理器可包括页表结构，用于将物理存储器分割成多个虚拟页。

在此，核101和102共享对较高级或进一步的高速缓存（例如与片上接口模块110相关联的第二级高速缓存）的访问。注意，较高级或进一步指的是高速缓存级增加或进一步远离执行单元。在一个实施例中，较高级高速缓存是末级数据高速缓存——处理器100上的存储器层次中的最后高速缓存—诸如第二或第三级数据高速缓存。然而，较高级高速缓存不限于此，因为它可与指令高速缓存相关联或包括指令高速缓存。替代地，迹线高速缓存——一种类型的指令高速缓存——可耦合在解码器125之后，用于存储最近解码的迹线。在此，指令可能指的是宏指令（即，解码器所识别的通用指令），该宏指令可解码成多个微指令（微操作）。

在所描绘的配置中，处理器100还包括片上接口模块110。历史上，存储器控制器（以下将更详细地描述）已被包括在处理器100外部的计算系统中。在该场景中，片上接口模块110与处理器100外部的器件通信，处理器100外部的器件诸如系统存储器175、芯片组（通常包括存储器控制器中枢以连接到存储器175以及I/O控制器中枢以连接到外围器件）、存储器控制器中枢、北桥、或其它集成电路。并且在该场景中，总线105可包括任何已知的互连，诸如多点总线、点对点互连、串行互连、并行总线、一致性（例如高速缓存一致性）总线、分层协议体系结构、差分总线以及GTL总线。

存储器175可专属于处理器100或与系统中的其它器件共享。存储器175的类型的常见示例包括DRAM、SRAM、非易失性存储器（NV存储器）以及其它已知的存储设备。注意，器件180可包括耦合到存储器控制器中枢的图形加速器、处理器或卡，耦合到I/O控制器中枢的数据存储，无线收发器，闪存器件，音频控制器，网络控制器，或其它已知器件。

然而，最近，随着更多的逻辑和器件被集成在单个管芯上（如SOC），这些器件中的每一个可被合并在处理器100上。例如，在一个实施例中，存储器控制器中枢与处理器100处于同一封装和/或管芯上。

在此，核的一部分（核上部分）110包括与诸如存储器175和/或器件180之类的其它器件进行对接的一个或多个控制器。包括用于与此类器件进行对接的互连和控制器的该配置通常被称为核上（或非核（un-core）配置）。作为示例，片上接口110包括用于片上通信的环互连和用于片外通信的高速串行点对点链路105。然而，在SOC环境中，诸如网络接口、协同处理器、存储器175、器件180以及任何其它已知计算机器件/接口之类的甚至更多的器件可被集成到单个管芯或集成电路上，以提供具有高功能性和低功耗的小形状因子。

在一个实施例中，处理器100能够执行编译器、优化和/或翻译器代码177以编译、翻译和/或优化应用代码176，以支持本文所描述的装置和方法或与其对接。编译器通常包括用于将源文本/代码转换成目标文本/代码的程序或程序组。通常，利用编译器对程序/应用代码的编译以多个阶段和多遍进行，以将高级编程语言代码变换成低级机器或汇编语言代码。然而，仍可利用单遍编译器以进行简单编译。编译器可利用任何已知的编译技术，并执行任何已知的编译器操作，诸如，词法分析、预处理、解析、语义分析、代码生成、代码变换以及代码优化。

较大的编译器通常包括多个阶段，但通常这些阶段被包括在两个一般阶段内：（1）前端，即在前端中通常进行句法处理、语义处理以及一些变换/优化；以及（2）后端，即在后端中通常进行分析、变换、优化以及代码生成。一些编译器涉及中端，中端说明编译器的前端与后端之间的界定模糊。因此，对编译器的插入、关联、生成或其它操作的引用可在编译器的上述阶段或遍次以及任何其它已知的阶段或遍次中的任意之中进行。作为例示性示例，编译器潜在地将操作、调用、函数等插入到一个或多个编译阶段中，诸如将调用/操作插入到编译的前端阶段中并且随后在变换阶段期间将该调用/操作变换成较低级代码。注意，在动态编译期间，编译器代码或动态优化代码可插入此类操作/调用，并且优化代码用于在运行时间期间的执行。作为特定例示性示例，二进制代码（已编译代码）可在运行时间期间被动态地优化。在此，程序代码可包括动态优化代码、二进制代码或其组合。

类似于编译器，诸如二进制翻译器之类的翻译器静态地或动态地翻译代码以优化和/或翻译代码。因此，对代码执行、应用代码、程序代码、或其他软件环境的引用可以指：（1）编译器程序、优化代码优化器或翻译器的动态或静态执行，以编译程序代码、维持软件结构、执行其它操作、优化代码、或转换代码；（2）包括操作/调用的主程序代码（诸如已经被优化/编译的应用代码）的执行，；（3）与主程序代码相关联的诸如库之类的其它程序代码的执行，以维持软件结构、执行其他软件相关操作、或优化代码；或（4）它们的组合。

片上接口模块110可通过数据链路192连接的用户装备180。数据链路192可以是通用串行总线（USB）、PCIe、移动工业处理器接口Thunderbolt、SSIC、Display Port、或某一其他类似高速数据链路。用户装备180可包括发射机184、处理器186、以及存储器188。发射机184可以使用RFI减轻模块182向接收机104发送数据。RFI减轻模块182可包括一个或多个RFI减轻电路190。

高速数据链路已变成计算机平台上的非常重要且具有吸引力的功能，因为这些链路可以显著地缩短数据传输的时间并增强用户体验。USB3.0（USB3）和PCIe是最广泛接受的高速接口中的两个。然而，一些高速数据链路可造成RFI。在一示例中，USB3具有跨5GHz的相对宽带的噪声签名，并且在这一宽带噪声辐射时，它可被无线电天线接收，如WiFi天线191和其他无线电（例如，蜂窝无线电、2G、3G、LTE、WiMax、GNSS等）。在担当发射机和/或接收机的USB3设备（例如，用户装备180）连接到也担当发射机和/或接收机的平台（接收机104）时，WiFi天线191可受到附加15dB的带内噪声的损坏，这足以使得无线电和无线外围设备停止工作。降低这一干扰的常规方法之一是增强连接器和电缆屏蔽，然而，这一方法可显著地增加材料记账（BoM）成本且需要附加的确认/规则来用于这些连接器和电缆。

为了降低由宽带噪声所造成的RFI，包括多个传输线和集总元件（例如，RFI减轻模块182）的网络可以启用对宽带信号的RFI抑制。包括传输线和电子电路（包含电阻器、电感器、以及电容器（RLC）元件）（例如，FRI减轻电路190）的两个相同的网络可被插入在发射机184和接收机104之间。在一实施例中，RFI减轻模块182可以尽可能地靠近发射机184以确保良好的RFI降低。这样的网络可以将WiFi干扰降低大约15dB，而不损害信号完整性（SI）性能。另外，通过配置传输线长度和集总元件值，网络可被容易地推广到其他无线电频带。这样的网络可放松对高速接口的苛刻的屏蔽要求并且增强高速链路的存在的无线电性能。

转向图2，图2示出了示例RFI减轻电路190。在该示例中，RFI减轻电路连接到传输线194。RFI减轻电路190包括第一段196、第二段198、电阻器200（例如，30欧姆）、电感器202（例如，10nH）、第一电容器204（例如，100nF）、第二电容器206（例如，400fF）、以及接地208。第一线段196具有阻抗Z_A（例如，150欧姆）和相位角θ_A（例如，70度）。第二线段198具有不同的阻抗Z_B（例如，50欧姆）和不同的相位角θ_B（例如，85度）。在一特定实施例中，第一段196大约是四分之一波长（例如，大约8mm），而第二段198通常比四分之一波长更短（例如VALUE（值）？）。RFI减轻频带可以由相位角（例如，θ_B）、电感器202以及第二电容器206的组合来确定。在一实施例中，第一电容器204可具有比第二电容器206相对更大的电容量（例如，一示例值是第一电容器204大约100nF而第二电容器206是VALUE（值））。

转向图3，图3示出了示例RFI减轻电路190。在一特定实施例中，第一段196大约是四分之一波长（例如，大约8mm），而第二段198通常比四分之一波长更短。这样的配置允许第一线段196具有阻抗Z_A和相位角θ_A，且第二线段198具有不同的阻抗Z_B和不同的相位角θ_B。除了安装在表面的组件之外，RFI减轻电路190的各元件还可使用PCB板上的金属迹线和电介质来实现。

转向图4A，图4A是具有从直流（dc）到大约5GHz的宽带噪声的USB3传输的典型频谱。转向图4B，图4B包括典型WiFi天线噪声概况402和受干扰的WiFi天线噪声概况404。受干扰的WiFi天线噪声概况404中示出的干扰可以来自USB3传输或某一其他高速数据传输。如图所示，干扰在大约2.4GHz到大约2.5GHz的频率范围中引入了附加的十五（15）-dB的带内噪声。为了降低这一干扰，RFI减轻模块182可被用于高速数据传输线中。转向图5，图5示出了USB3宽带噪声216和经RFI减轻的噪声218。如图所示，WiFi频带中的宽带噪声是大约15dB以下。

转向图6A，图6A示出了没有任何高速数据干扰的WiFi信道的眼状图。如图所示，眼睛600相对很好地由良好的高度和宽度来限定。转向图6B，图6B示出了在LC陷波滤波器（只有L和C2）被连接到WiFi信道以尝试降低高速数据干扰时的眼状图。如图所示，眼睛602没有被相对很好地限定，并且眼睛高度和宽度因来自LC陷波滤波器的信号完整性（SI）惩罚而降级（例如，在一个特定示例中，该降级可以分别高达47％和22％）。转向图6C，图6C示出了在数据流中使用RFI减轻模块182时的眼状图。如图所示，眼睛604相对很好地由良好的高度和宽度来限定。眼睛604看起来类似于图6A中示出的眼睛600，因为RFI减轻模块182能够有效地降低无线电频带中的RFI而SI惩罚是可忽略的。

图7是与本公开的示例ARM生态系统SOC700相关联的简化框图。本公开的至少一个示例实现包括在此讨论的RFI减轻特征与ARM组件的集成。更具体而言，RFI减轻模块182可被包括在芯片到芯片连接（例如，超高速芯片间（SSIC）、MIPI，等等）、外部输入/输出连接（例如，USB、Thunderbolt，等等）、图形信号（例如，高清多媒体接口（HDMI）、Display Port、嵌入式显示端口（eDP），等等）中。例如，图7的示例可以与任何ARM核（例如，A-9、A-15，等等）相关联。此外，该体系结构可以是任何类型的平板、智能电话（包括Android^TM电话、i-Phones^TM）、i-Pad^TM、谷歌Nexus^TM、微软Surface^TM、个人计算机、服务器、视频处理组件、膝上型计算机（包括任何类型的笔记本）、任何类型的启用触摸的输入设备等等的一部分。

在图7的这一示例中，ARM生态系统SOC700可包括多个核706-707、L2高速缓存控制708、总线接口单元709、L2高速缓存710、图形处理单元（GPU）715、互连702、视频编解码器720、以及液晶显示器（LCD）接口725，该LCD接口可与耦合到LDC的移动工业处理器接口（MIPI）/高清多媒体接口（HDMI）链路相关联。

ARM生态系统SOC700还可包括订户身份模块（SIM）接口730、引导只读存储器（ROM）735、同步动态随机存取存储器（SDRAM）控制器740、闪存控制器745、串行外围接口（SPI）主机750、合适的功率控制755、动态RAM（DRAM）760、以及闪存765。另外，一个或多个示例实施例包括一个或多个通信能力、接口、以及特征，如蓝牙770、3G调制解调器775、全球定位系统（GPS）780、以及802.11WiFi685的实例。

在操作中，图7的实例可以提供处理能力连同相对低的功耗，以启用各种类型的计算（例如，移动计算、高端数字家庭、服务器、无线基础结构，等等）。另外，这样的体系结构可以启用任何数量的软件应用（例如，Android^TM、 Player、Java平台标准版本（Java SE）、JavaFX、Linux、微软WindowsEmbedded、Symbian以及Ubuntu，等等）。在至少一个示例实施例中，核处理器可以实现具有所耦合的低等待时间二级高速缓存的无序超标量流水线。

图8是示出可与在此讨论的RFI减轻操作中的任何操作相关联的可能电子装置和逻辑的简化框图。在至少一个示例实施例中，系统800包括触摸控制器802、一个或多个处理器804、耦合到处理器804中的至少一个的系统控制逻辑806、耦合到系统控制逻辑806的系统存储器808、耦合到系统控制逻辑806的非易失性存储器和/或存储设备810、耦合到系统控制逻辑806的显示控制器812、耦合到显示器的显示控制器812、耦合到系统控制逻辑806的功率管理控制器818、和/或耦合到系统控制逻辑806的通信接口816。

在至少一个示例实施例中，系统控制逻辑806包括用于提供到至少一个处理器804和/或到与系统控制逻辑806通信的任何合适的器件或组件的任何合适的接口的任何合适的接口控制器。在至少一个示例实施例中，系统控制逻辑806包括用于提供到系统存储器808的接口的一个或多个存储器控制器。系统存储器808可被用来例如为系统800加载和存储数据和/或指令。在至少一个示例实施例中，系统存储器808包括任何合适的易失性存储器，诸如例如合适的动态随机存取存储器（DRAM）。在至少一个示例实施例中，系统控制逻辑806包括用于提供到显示设备、触摸控制器802、以及非易失性存储器和/或存储设备810的接口的一个或多个输入/输出（I/O）控制器。

可使用非易失性存储器和/或存储设备810来在例如软件828内存储数据和/或指令。非易失性存储器和/或存储设备810可包括诸如例如闪存之类的任何合适的非易失性存储器，和/或可包括诸如例如一个或多个硬盘驱动器（HDD）、一个或多个光盘（CD）驱动器、和/或一个或多个数字多功能盘（DVD）驱动器之类的任何合适的非易失性存储设备。

功率管理控制器818可包括被配置成控制在此讨论的各RFI减轻功能或其任何部分的功率管理逻辑830。在至少一个示例实施例中，功率管理控制器818被配置成降低系统800的各组件或器件的功耗，这些组件或器件能以降低的功率来操作或在该电子器件处于关闭配置时被关闭。例如，在至少一个示例实施例中，在电子器件处于关闭配置时，功率管理控制器818执行以下操作中的一个或多个：关闭显示器的未使用部分和/或与其相关联的任何背光；如果在该关闭配置中需要较少计算能力则允许处理器804中的一个或多个进入较低功率状态；以及在电子器件处于关闭配置时关闭没有使用的任何器件和/或组件，如键盘。

通信接口820可为系统800提供通过一个或多个网络通信和/或与任何其它合适的设备通信的接口。通信接口820可包括任何合适的硬件和/或固件。在至少一个示例实施例中，通信接口820可包括例如网络适配器、无线网络适配器、电话调制解调器、和/或无线调制解调器。

在至少一个示例实施例中，系统控制逻辑806包括一个或多个输入/输出（I/O）控制器，用来提供对诸如例如用来帮助将声音转换成相应的数字信号和/或用来帮助将数字信号转换成相应的声音的音频设备、照相机、便携式摄像机、打印机、和/或扫描仪之类的任何合适的输入/输出设备的接口。

作为至少一个示例实施例，可将至少一个处理器804与系统控制逻辑806的一个或多个控制器的逻辑封装在一起。在至少一个示例实施例中，可将至少一个处理器804与系统控制逻辑806的一个或多个控制器的逻辑封装在一起以形成系统级封装（SiP）。在至少一个示例实施例中，可将至少一个处理器804与系统控制逻辑806的一个或多个控制器的逻辑集成在同一管芯上。作为至少一个示例实施例，可将至少一个处理器804与系统控制逻辑806的一个或多个控制器的逻辑集成在同一管芯上以形成片上系统（SoC）。

对于触摸控制，触摸控制器802可包括触摸传感器接口电路822和触摸控制逻辑824。触摸传感器接口电路822可被耦合以检测显示器（即，显示设备810）的第一触摸表面层和第二触摸表面层上的触摸输入。触摸传感器接口电路822可包括例如至少部分地依赖于触摸输入设备所使用的触敏技术的任何合适的电路。在一个实施例中，触摸传感器接口电路822可支持任何合适的多点触摸技术。在至少一个实施例中，触摸传感器接口电路822包括将与第一触摸表面层和第二表面层相对应的模拟信号转换成任何合适的数字触摸输入数据的任何合适的电路。作为一个实施例，合适的数字触摸输入数据可包括例如触摸位置或坐标数据。

耦合触摸控制逻辑824系为了按照任何合适的方式帮助控制触摸传感器接口电路822以检测第一触摸表面层和第二触摸表面层上的触摸输入。作为至少一个示例实施例，耦合触摸控制逻辑824还为了按照任何适合的方式输出对应于触摸传感器接口电路822检测到的触摸输入的数字触摸输入数据。可利用任何适合的逻辑——包括任何合适的硬件、固件和/或软件逻辑（例如，非暂态有形介质）来实现触摸控制逻辑824，这至少部分地取决于例如触摸传感器接口电路822所使用的电路。作为一个实施例，触摸控制逻辑824可支持任何合适的多点触摸技术。

触摸控制逻辑824可被耦合以向系统控制逻辑806和/或至少一个处理器804输出数字触摸输入数据以供处理。作为一个实施例，至少一个处理器804可执行用来处理从触摸控制逻辑824输出的数字触摸输入数据的任何合适的软件。合适的软件可包括例如任何合适的驱动软件和/或任何合适的应用程序软件。如图8所示，系统存储器808可以存储合适的软件826和/或非易失性存储器和/或存储设备。

注意，如上所述，上述装置、方法以及系统可被实现在任何电子设备和系统中。作为具体说明，以下附图提供了用于利用在此描述的发明的示例性系统。在用更多细节描述以下系统时，公开、描述以及重访了来自以上讨论的多个不同的互连。并且如显而易见的，上述进步可适用于这些互连、构造、或体系结构中的任一个。

尽管是参考数量有限的实施例来描述本发明的，但是，那些精通本技术的人将从其中理解很多修改和变体。所附权利要求书涵盖所有这样的修改和变体都将在本发明的真正的精神和范围内。

设计会经历多个阶段，从创新到仿真到制造。表示设计的数据可用多种方式来表示该设计。首先，如仿真中将有用的，可使用硬件描述语言或其他功能性描述语言来表示硬件。此外，具有逻辑和/或晶体管门电路的电路级模型可在设计流程的某些阶段产生。此外，大多数设计在某些阶段都达到表示硬件模型中多种设备的物理配置的数据水平。在使用常规半导体制造技术的情况下，表示硬件模型的数据可以是指示在不同掩模层上对用于生成集成电路的掩模是否存在不同特征的数据。在任何的设计表示中，数据可被存储在任何形式的机器可读介质中。存储器或磁/光存储器（诸如，盘）可以是存储信息的机器可读介质，这些信息是经由光学或电学波来发送的，这些光学或电学波被调制或以其他方式生成以传送这些信息。当发送指示或承载代码或设计的电学载波时，执行电信号的复制、缓冲或重传情况时，制作一个新的副本。因此，通信提供商或网络提供商会在有形机器可读介质上至少临时地存储具体化本发明的诸个实施例的技术的项目（诸如，编码在载波中的信息）。

在本文中使用的模块指的是硬件、软件、和/或固件的任意组合。作为示例，模块包括与非瞬态介质相关联的诸如微控制器之类的硬件，该非瞬态介质用于存储适于由该微控制器执行的代码。因此，在一个实施例中，对模块的引用是指硬件，该硬件被专门配置成识别和/或执行要保存在非瞬态介质上的代码。另外，在另一实施例中，模块的使用是指包括代码的非瞬态介质，该代码专门适于由微处理器执行以进行预定操作。并且可推断，在又一实施例中，术语模块（在该示例中）可以指微控制器和非瞬态介质的组合。通常，被示为分开的模块边界一般不同而且有可能重叠。例如，第一和第二模块可共享硬件、软件、固件、或它们的组合，同时可能保留某些独立的硬件、软件或固件。在一个实施例中，术语“逻辑”的使用包括诸如晶体管、寄存器之类的硬件或诸如可编程逻辑器件之类的其它硬件。

在一个实施例中，使用短语‘用于’或‘被配置成’指的是安排、合在一起、制造、提供销售、进口和/或设计装置、硬件、逻辑或元件以执行指定和/或所确定的任务。在该示例中，没有操作的装置或其元件仍然‘被配置成’执行指定任务，如果它被设计、耦合、和/或互连以执行所述指定任务的话。作为纯说明性示例，在操作期间，逻辑门可以提供0或1。但‘被配置成’向时钟提供启用信号的逻辑门不包括可提供1或0的每一潜在逻辑门。而是，该逻辑门是以在操作期间所输出的1或0用于启用时钟的某种方式来耦合的逻辑门。再次注意，使用术语‘被配置成’不要求操作，而是集中于装置、硬件、和/或元件的潜在状态，其中在该潜在状态中，该装置、硬件和/或元件被设计成在该装置、硬件和/或元件正在操作时执行特定任务。

此外，在一个实施例中，使用术语‘能够/能够用于’和/或‘能用于’指的是按如下方式设计的一些装置、逻辑、硬件、和/或元件：以指定方式启用对该装置、逻辑、硬件、和/或元件的使用。如上注意的，在一个实施例中，用于、能够、或能用于指的是装置、逻辑、硬件、和/或元件的潜在状态，其中该装置、逻辑、硬件、和/或元件没有正在操作而是被以如下方式设计：以指定方式来启用装置的使用。

如在本文中所使用的值包括数字、状态、逻辑状态、或二进制逻辑状态的任何已知表示。通常，逻辑电平、逻辑值、或多个逻辑值的使用也被称为1和0，这简单地表示了二进制逻辑状态。例如，1指的是逻辑高电平，0指的是逻辑低电平。在一个实施例中，诸如晶体管或闪存单元之类的存储单元能够保持单个逻辑值或多个逻辑值。不过，也使用了计算机系统中的值的其它表示。例如，十进制数字10也可被表示为二进制值1010和十六进制字母A。因此，值包括能保持在计算机系统中的信息的任何表示。

而且，状态也可由值或值的部分来表示。作为示例，诸如逻辑1之类的第一值可表示默认或初始状态，而诸如逻辑0之类的第二值可表示非默认状态。此外，在一个实施例中，术语重置和置位分别指的是默认和已更新的值或状态。例如，默认值可能包括高逻辑值，即重置，而已更新的值可能包括低逻辑值，即置位。注意，值的任何组合可用来表示任意数量的状态。

上述方法、硬件、软件、固件或代码的实施例可通过存储在机器可存取、机器可读、计算机可存取、或计算机可读介质上可由处理元件执行的指令或代码来实现。非瞬态机器可存取/可读介质包括提供（即存储和/或发送）诸如计算机或电子系统之类的机器可读的形式的信息的任何机制。例如，非瞬态机器可存取介质包括：诸如静态RAM（SRAM）或动态RAM（DRAM）之类的随机存取存储器（RAM）；ROM；磁或光存储介质；闪存设备；电存储设备；光存储设备；声存储设备；其它形式的用于保持从短暂（传播）信号（例如载波、红外信号、数字信号）接收的信息的存储设备；等等，这些与可从其接收信息的非瞬态介质相区别。

被用于对逻辑进行编程以执行本发明的诸个实施例的指令可被存储在系统的存储器（诸如,DRAM、高速缓存、闪存、或其他存储器）中。进一步的，指令可经由网络或其他计算机可读介质来分发。因此，计算机可读介质可包括用于以机器（诸如，计算机）可读的格式存储或发送信息的任何机制，但不限于：磁盘、光盘、致密盘只读存储器（CD-ROM）、磁光盘、只读存储器（ROM）、随机存取存储器（RAM）、可擦除可编程只读存储器（EPROM）、电可擦除可编程只读存储器（EEPROM）、磁卡或光卡、闪存、或在经由互联网通过电、光、声、或其他形式的传播信号（诸如，载波、红外信号、数字信号等）发送信息中所用的有形机器可读存储器。因此，计算机可读介质包括用于存储或发送机器（例如，计算机）可读形式的电子指令或信息的任何类型的有形机器可读介质。

以下示例涉及根据本说明书的各实施例。一个或多个实施例可以提供一种装置、系统、机器可读存储、机器可读介质、以及方法，用于将高速数据链路的第一端连接到发射机；以及将该高速数据链路的第二端连接到接收机，以通过包括用于减轻高速数据链路所造成的射频干扰（RFI）的射频干扰（RFI）减轻模块的路径来连接发射机和接收机，其中RFI减轻模块包括：至少一个电阻器；至少一个电感器；以及至少一个电容器。

在至少一个示例中，所述高速数据链路是通用串行总线（USB）3.0数据链路。

一个或多个示例还可提供用户装备，其中用户装备包括发射机且发射机连接到高速数据链路的第一端；以及接收机，其中接收机连接到高速数据链路的第二端。

在至少一个示例中，RFI减轻模块位于高速数据链路的第一端上。

在至少一个示例中，RFI减轻模块包括连接到高速数据链路的传输线的RFI减轻电路。

在至少一个示例中，减轻电路包括具有第一阻抗和第一相位角的第一段；以及具有第二阻抗和第二相位角的第二段。

在至少一个示例中，第一段具有大约参考波长的四分之一的长度，其中参考波长对RFI作出贡献。

在至少一个示例中，第二段短于第一段。

在至少一个示例中，RFI减轻电路还包括耦合到第一段的电阻器；耦合到第一段的第一电容器；耦合到第二段的电感器；以及耦合到第二段的第二电容器。

在至少一个示例中，第一电容器的第一电容量大于第二电容器的第二电容量。

在至少一个示例中，第一电容器的电容量大约是100纳法。

在至少一个示例中，RFI的RFI减轻频带可以由第二相位角、电感器以及第二电容器来确定。

在至少一个示例中，参考波长是WiFi频率的。

在至少一个示例中，RFI减轻模块用于将RFI降低至少十四（14）分贝。

贯穿本说明书，对“一个实施例”或“一实施例”的引用意味着结合该实施例描述的特定特征、结构或特性被包括在本实用新型的至少一个实施例中。因此，在整个说明书的多个位置出现短语“在一个实施例中”或“在实施例中”不一定指的是同一实施例。而且，特定特征、结构、或特性可按照任何合适的方式在一个或多个实施例中组合。

在上述说明书中，已经参考特定示例性实施例给出了详细描述。然而，显然可对这些实施例作出各种修改和改变，而不背离如所附权利要求所述的本发明的更宽泛精神和范围。因此，说明书和附图应被认为是说明性而非限制性意义。而且，实施例和其它示例性语言的上述使用不一定指的是同一实施例或同一示例，而可能指的是不同和独特的实施例，也有可能是同一实施例。

Claims (26)

1.一种用于降低射频干扰的装置，所述装置包括：

高速数据链路；以及

耦合到所述高速数据链路的RFI减轻模块，其中所述RFI减轻模块用于降低所述高速数据链路所造成的RFI，并且所述RFI减轻模块包括：

至少一个电阻器；

至少一个电感器；以及

至少一个电容器。

2.如权利要求1所述的装置，其特征在于，所述高速数据链路是通用串行总线（USB）3.0数据链路。

3.如权利要求1所述的装置，其特征在于，还包括：

用户装备，其中所述用户装备包括发射机，且所述发射机连接到所述高速数据链路的第一端；以及

接收机，其中所述接收机连接到所述高速数据链路的第二端。

4.如权利要求3所述的装置，其特征在于，所述RFI减轻模块位于所述高速数据链路的第一端上。

5.如权利要求1所述的装置，其特征在于，所述RFI减轻模块包括连接到所述高速数据链路的传输线的RFI减轻电路。

6.如权利要求5所述的装置，其特征在于，所述减轻电路包括：

具有第一阻抗和第一相位角的第一段；以及

具有第二阻抗和第二相位角的第二段。

7.如权利要求6所述的装置，其特征在于，所述第一段具有大约参考波长的四分之一的长度，其中所述参考波长对所述RFI作出贡献。

8.如权利要求7所述的装置，其特征在于，所述第二段短于所述第一段。

9.如权利要求6所述的装置，其特征在于，所述RFI减轻电路还包括：

耦合到所述第一段的电阻器；

耦合到所述第一段的第一电容器；

耦合到所述第二段的电感器；以及

耦合到所述第二段的第二电容器。

10.如权利要求9所述的装置，其特征在于，所述第一电容器的第一电容量大于所述第二电容器的第二电容量。

11.如权利要求10所述的装置，其特征在于，所述第一电容器的电容量是大约100纳法。

12.如权利要求9所述的装置，其特征在于，所述RFI的RFI减轻频带能由所述第二相位角、所述电感器以及所述第二电容器来确定。

13.如权利要求6所述的装置，其特征在于，所述参考波长是WiFi频率的。

14.如权利要求1所述的装置，其特征在于，所述RFI减轻模块用于将所述RFI降低至少十四（14）分贝。

15.一种用于提供射频干扰（RFI）减轻的方法，包括：

将高速数据链路的第一端连接到发射机；以及

将所述高速数据链路的第二端连接到接收机，以通过包括用于减轻由所述高速数据链路所造成的RFI的RFI减轻模块的路径来连接所述发射机和接收机，其中所述RFI减轻模块包括：

至少一个电阻器；

至少一个电感器；以及

至少一个电容器。

16.如权利要求15所述的方法，其特征在于，所述高速数据链路包括通用串行总线（USB）3.0数据链路。

17.如权利要求15所述的方法，其特征在于，所述RFI减轻模块位于所述高速数据链路的第一端上。

18.如权利要求15所述的方法，其特征在于，所述RFI减轻模块包括连接到所述高速数据链路的传输线的RFI减轻电路。

19.如权利要求15所述的方法，其特征在于，所述减轻电路包括：

具有第一阻抗和第一相位角的第一段；以及

具有第二阻抗和第二相位角的第二段。

20.如权利要求19所述的方法，其特征在于，所述第一段具有造成所述RFI的波长的大约四分之一的长度。

21.如权利要求20所述的方法，其特征在于，所述第二段短于所述第一段。

22.如权利要求19所述的方法，其特征在于，所述RFI减轻电路还包括：

耦合到所述第一段的电阻器；

耦合到所述第一段的第一电容器；

耦合到所述第二段的电感器；以及

耦合到所述第二段的第二电容器。

23.如权利要求22所述的方法，其特征在于，所述第一电容器的第一电容量大于所述第二电容器的第二电容量。

24.如权利要求23所述的方法，其特征在于，所述第一电容器的电容量是大约100纳法。

25.如权利要求15所述的方法，其特征在于，所述RFI减轻模块用于将所述RFI降低至少十四（14）分贝。

26.一种用于降低射频干扰的设备，所述设备包括：

用于将高速数据链路的第一端连接到发射机的装置；

用于将高速数据链路的第二端连接到接收机的装置；以及

用于减轻由所述高速数据链路所造成的RFI的装置，其中用于减轻RFI的装置被连接到所述高速数据链路的传输线。