KR20140115255A - 광대역 무선 주파수 간섭을 완화하는 방법, 장치, 및 시스템 - Google Patents

Abstract

고속 데이터 링크에 연결되는 무선 주파수 간섭(RFI) 완화 모듈이 제공된다. 상기 RFI 완화 모듈은 상기 고속 데이터 링크가 초래하는 RFI를 감소시킨다. 상기 RFI 완화 모듈은 적어도 하나의 저항기, 적어도 하나의 인덕터, 및 적어도 하나의 캐패시터를 포함한다.

Description

광대역 무선 주파수 간섭을 완화하는 방법, 장치, 및 시스템{METHOD, APPARATUS, AND SYSTEM TO MITIGATE BROADBAND RADIO FREQUENCY INTERFERENCE}

본 명세서는 컴퓨팅 시스템에 관한 것이고, (전적으로는 아니나) 특히 광대역 무선 주파수 간섭의 완화에 관한 것이다.

전자 장치들이 보다 복잡해지고 사용자의 일상 생활에 있어서 어디에나 있게 되면서, 그것들에 대해 더욱더 다양한 요건들이 발생한다. 이러한 요건들 중 다수를 만족시키기 위해, 다수의 전자 장치들은 다수의 상이한 디바이스들, 예를 들어, CPU, 통신 디바이스, 그래픽 가속기 등을 포함한다. 다수의 환경들에서, 이들 디바이스들 간에 많은 양의 통신이 있을 수 있다. 또한, 다수의 사용자들은 장치 성능과 관련하여 높은 기대를 갖고 있다. 사용자들은 그들의 장치들에 의해 오퍼레이션들이 수행되기를 기다리는 것에 대해 인내심을 잃어가고 있다. 또한, 다수의 장치들은 많은 양의 디바이스간 통신이 수반될 수 있는 점점 복잡하고 부담스러운 태스크들을 수행하고 있다. 따라서, 이들 디바이스들 간에는 무선 주파수 간섭을 야기하고 따라서 일부 디바이스들의 성능에 영향을 미치는 일부 통신이 있을 수 있다.

첨부하는 도면들에서는 실시예들은 제한하는 것이 아니라 예로써 예시되며, 유사한 참조번호는 유사한 엘리먼트를 나타낸다.
도 1은 멀티코어 프로세서를 포함하는 컴퓨팅 시스템에 대한 블록도의 실시예를 예시한다.
도 2는 적어도 하나의 실시예에 따른 회로도의 실시예를 예시한다.
도 3은 적어도 하나의 실시예에 따른 블록도의 실시예를 예시한다.
도 4a는 적어도 하나의 실시예에 따른 그래프의 실시예를 예시한다.
도 4b는 적어도 하나의 실시예에 따른 그래프의 실시예를 예시한다.
도 5는 적어도 하나의 실시예에 따른 그래프의 실시예를 예시한다.
도 6a-6c는 적어도 하나의 실시예에 따른 아이 그래프들의 실시예를 예시한다.
도 7은 적어도 하나의 실시예에 따른 ARM 에코시스템 SOC(system on chip)와 연관된 블록도의 실시예를 예시한다.
도 8은 적어도 하나의 실시예에 따른 활동들을 실행하는데 이용될 수 있는 예시적인 로직을 예시하는 블록도의 실시예를 예시한다.

이하의 상세한 설명에서는, 다수의 특정 상세들, 예를 들어, 특정 타입들의 프로세서들 및 시스템 구성들, 특정 하드웨어 구조들, 특정 아키텍처 및 마이크로 아키텍처 상세들, 특정 레지스터 구성들, 특정 명령어 타입들, 특정 시스템 컴포넌트들, 특정 계측값들/높이들, 특정 프로세서 파이프라인 스테이지들 및 오퍼레이션 등의 예들이 개시되어 본원에 대한 완전한 이해를 제공한다. 그러나, 당업자에게는 이들 특정 상세들이 본원 발명을 실시하기 위해 채용될 필요가 없다는 것이 명백할 것이다. 다른 예들에서, 특정한 및 대안의 프로세서 아키텍처, 기술된 알고리즘에 대한 특정 로직 회로들/코드, 특정 펌웨어 코드, 특정 상호접속 오퍼레이션, 특정 로직 구성들, 특정 제조 기술들 및 재료들, 특정 컴파일러 구현들, 코드에서의 알고리즘의 특정 표현들, 특정 파워 다운 및 게이팅 기술들/로직 및 컴퓨터 시스템의 그외의 특정 오퍼레이션 상세와 같은 주지된 컴포넌트들 또는 방법들은 본원 발명을 불필요하게 모호하게 하지 않도록 상세하게 설명되지 않았다.

이하의 실시예들이 컴퓨팅 플랫폼들 또는 마이크로프로세서들에서와 같이 특정 집적 회로들에서의 무선 주파수 간섭(RFI) 완화에 관하여 설명될 수 있으나, 다른 실시예들이 다른 타입의 통합 회로들 및 로직 디바이스들에 적용가능하다. 본원에서 기술된 실시예들의 유사한 기술들 및 교시들은 보다 나은 에너지 효율 및 에너지 저장의 이점을 또한 가질 수 있는 다른 타입들의 회로들 또는 반도체 디바이스들에 적용가능하다. 예를 들어, 개시된 실시예들은 데스크톱 컴퓨터 시스템들 또는 Ultrabooks™으로 한정되는 것은 아니다. 그리고 핸드헬드 디바이스들, 태블릿들, 다른 얇은 노트북들, SOC 디바이스들과 같은 다른 디바이스들 및 임베디드 애플리케이션들에서 또한 사용될 수 있다. 핸드헬드 디바이스들의 일부 예들은 셀룰러 폰들, 인터넷 프로토콜 디바이스들, 디지털 카메라들, PDA(personal digital assistant), 및 핸드헬드 PC들을 포함한다. 임베디드 애플리케이션은 통상적으로 마이크로컨트롤러, DSP(digital signal processor), SOC(system on a chip), NetPC(network computer), 셋톱 박스들, 네트워크 허브들, WAN(wide area network) 스위치들, 또는 이하에 교시하는 기능들 및 오퍼레이션들을 수행할 수 있는 임의의 다른 시스템을 포함한다. 이하의 상세한 설명에서 명백해지듯이, 본원에서 기술된 방법들, 장치들 및 시스템들의 실시예들은 (하드웨어, 펌웨어, 소프트웨어, 또는 그들의 조합에 관한 것이든지 간에) 성능을 고려한 향후 균형에 있어서 중요하다.

도 1은 적어도 하나의 예시적인 실시예에 따른 RFI 완화와 연관된 컴포넌트들을 예시하는 블록도이다. 도 1의 예들은 단지 RFI 완화와 연관된 컴포넌트들의 예들일뿐, 특허청구범위의 범주를 제한하는 것은 아니다. 예를 들어, 컴포넌트에 기인한 오퍼레이션들이 변화할 수 있고, 컴포넌트의 수가 변화할 수 있고, 컴포넌트들의 구성 등이 변화할 수 있다. 예를 들어, 일부 예시적인 실시예들에서, 도 1의 예의 하나의 컴포넌트에 기인한 오퍼레이션들은 하나 이상의 다른 컴포넌트에 할당될 수 있다.

프로세서(100)는 마이크로프로세서, 임베디드 프로세서, DSP, 네트워크 프로세서, 핸드헬드 프로세서, 애플리케이션 프로세서, 코-프로세서, SOC 또는 코드를 실행하는 다른 디바이스와 같은 임의의 프로세서 또는 프로세싱 디바이스를 포함한다. 일 실시예에서, 프로세서(100)는 비대칭 코어들 또는 대칭 코어들을 포함할 수 있는 적어도 두개의 코어 - 코어(101 및 102)를 포함한다(예시된 실시예). 그러나, 프로세서(100)는 대칭 또는 비대칭일 수 있는 임의의 수의 프로세싱 엘리먼트들을 포함할 수 있다.

일 실시예에서, 프로세싱 엘리먼트는 소프트웨어 스레드(software thread)를 지원하기 위한 하드웨어 또는 로직을 지칭한다. 하드웨어 프로세싱 엘리먼트들의 예들은: 스레드 유닛, 스레드 슬롯, 스레드, 프로세스 유닛, 콘텍스트, 콘텍스트 유닛, 논리 프로세서, 하드웨어 스레드, 코어, 및/또는 프로세서를 위해, 실행 상태 또는 아키텍처 상태와 같은 상태를 유지할 수 있는 임의의 다른 엘리먼트를 포함한다. 즉, 일 실시예에서, 프로세싱 엘리먼트는 소프트웨어 스레드, 운영 체제, 애플리케이션 또는 다른 코드와 같은 코드와 독립적으로 연관될 수 있는 임의의 하드웨어를 지칭한다. 물리적 프로세서(또는 프로세서 소켓)은 통상적으로, 코어들 또는 하드웨어 스레드들과 같은 임의의 수의 다른 프로세싱 엘리먼트들을 잠재적으로 포함하는 집적 회로를 지칭한다.

코어는, 때때로 독립적인 아키텍처 상태를 유지할 수 있는 집적 회로 상에 위치한 로직을 지칭하며, 여기서 각각이 독립적으로 유지된 아키텍처 상태가 적어도 일부 전용 실행 자원들과 연관된다. 코어와 대조적으로, 하드웨어 스레드는 통상적으로 독립적인 아키텍처 상태를 유지할 수 있는 집적 회로 상에 위치한 임의의 로직을 지칭하며, 여기서 독립적으로 유지된 아키텍처 상태들은 실행 자원들에 대한 액세스를 공유한다. 알 수 있는 바와 같이, 특정 자원들이 공유되고 다른 것들은 아키텍처 상태에 전용되는 경우, 하드웨어 스레드와 코어의 전문 용어 간의 라인(line)은 중첩된다. 그러나, 운영 체제는 코어 및 하드웨어 스레드를 개별 논리 프로세서들로서 보며, 여기서 운영 체제는 각각의 논리 프로세서에 대한 오퍼레이션들을 개별적으로 스케줄링할 수 있다.

도 1에 도시된 바와 같이, 물리적 프로세서(100)는 두개의 코어 - 코어(101 및 102)를 포함한다. 여기서, 코어(101 및 102)는 대칭 코어, 즉, 동일한 구성들, 기능 유닛들, 및/또는 로직을 갖는 코어들로 간주된다. 다른 실시예에서, 코어(101)는 비순차적(out-of-order) 프로세서 코어를 포함하는 한편, 코어(102)는 순차적(in-order) 프로세서 코어를 포함한다. 그러나, 코어들(101 및 102)은, 네이티브 코어(native core), 소프트웨어 관리형 코어, 네이티브 ISA(Instruction Set Architecture)를 실행하도록 구성된 코어, 변환된 ISA를 실행하도록 구성된 코어, 통합 설계형(co-designed) 코어, 또는 다른 알려진 코어와 같은 임의의 타입의 코어로부터 개별적으로 선택될 수 있다. 이종의(heterogeneous) 코어 환경(즉, 비대칭 코어들)에서, 이진 변환과 같은 변환의 일부 형태가 활용되어 하나 또는 양 코어들 모두 상에서 코드를 스케줄링 또는 실행할 수 있다. 논의에 더하여, 코어(101)에 예시된 기능 유닛들이 이하에 더 상세하게 설명되고, 코어(102)의 유닛들은 도시된 실시예에서와 마찬가지의 방식으로 오퍼레이팅한다.

도시된 바와 같이, 코어(101)는 2개의 하드웨어 스레드들(101a 및 101b)을 포함하고, 이들은 하드웨어 스레드 슬롯들(101a 및 101b)로도 지칭될 수 있다. 따라서, 일 실시예에서 운영 체제와 같은 소프트웨어 엔티티들은, 잠재적으로 프로세서(100)를 4개의 개별 프로세서들, 즉, 4개의 소프트웨어 스레드들을 동시에 실행할 수 있는 프로세싱 엘리먼트들 또는 4개의 논리 프로세서들로서 간주한다. 전술한 바와 같이, 제1 스레드는 아키텍처 상태 레지스터들(101a)과 연관되고, 제2 스레드는 아키텍처 상태 레지스터들(101b)과 연관되고, 제3 스레드는 아키텍처 상태 레지스터들(102a)과 연관될 수 있고, 제4 스레드는 아키텍처 상태 레지스터들(102b)과 연관될 수 있다. 여기에서, 아키텍처 상태 레지스터들(101a, 101b, 102a, 102b) 각각은 전술된 바와 같이 프로세싱 엘리먼트들, 스레드 슬롯들 또는 스레드 유닛들로 지칭될 수 있다. 도시된 바와 같이, 아키텍처 상태 레지스터들(101a)은 아키텍처 상태 레지스터들(101b)에 복제되므로, 논리 프로세서(101a) 및 논리 프로세서(101b)에 대하여 개별 아키텍처 상태들/콘텍스트들이 저장될 수 있다. 코어(101)에서, 알로케이터(allocator) 및 리네이머(renamer) 블록(130)의 리네이밍 로직 및 명령어 포인터들과 같은 그외의 작은 리소스들 또한 스레드들(101a 및 101b)에 대하여 복제될 수 있다. 리오더(reorder)/리타이어먼트(retirement) 유닛(135)의 리오더 버퍼들, BTB(branch target buffer) 및 I-TLB(instruction-translation buffer)(120), 로드/저장 버퍼들 및 큐들(queues)과 같은 일부의 리소스들은 파티셔닝(partitioning)을 통해 공유될 수 있다. 범용 내부 레지스터들, 페이지-테이블 베이스 레지스터(들), 하위 레벨 데이터 캐시 및 데이터-TLB(150), 실행 유닛(들)(140) 및 비순차적 유닛(135)의 일부분들과 같은 그외의 리소스들은 잠재적으로 완전히 공유된다.

프로세서(100)는 종종 그외의 리소스들을 포함하고, 그외의 리소스들은 완전히 공유되고, 파티셔닝을 통해 공유되고 또는 프로세싱 엘리먼트들에 의해/프로세싱 엘리먼트들에 전용될 수 있다. 도 1에서, 프로세서의 예시적인 논리 유닛들/리소스들을 갖는 순전히 예시적인 프로세서의 실시예가 도시된다. 프로세서는 이러한 기능적인 유닛들 중 임의의 것을 포함하거나 또는 생략할 뿐만 아니라, 도시되지 않은 그외의 기지의 기능적인 유닛들, 로직 또는 펌웨어를 포함할 수 있다는 것에 유의한다. 도시된 바와 같이, 코어(101)는 간략화된 대표적인 비순차적(out-of-order: OOO) 프로세서 코어를 포함한다. 그러나, 상이한 실시예들에서 순차적 프로세서가 이용될 수 있다. OOO 코어는, 실행될/취득될 브랜치들을 예측하는 BTB 및 I-TLB(120), 및 명령어들에 대한 어드레스 변환 엔트리들을 저장하는 BTB 및 I-TLB(120)를 포함한다.

코어(101)는 페치된(fetched) 엘리먼트들을 디코딩하기 위해 BTB 및 I-TLB(120)에 결합된 디코드 모듈(125)을 더 포함한다. 일 실시예에서, 페치 로직은 스레드 슬롯들(101a, 101b)과 각각 연관된 개별 시퀀서들을 포함한다. 통상, 코어(101)는 제1 ISA와 연관되고, 제1 ISA는 프로세서(100) 상에서 실행가능한 명령어들을 정의하고/특정한다. 제1 ISA의 일부분인 머신 코드 명령어들은 종종 (연산코드(opcode)로서 지칭되는) 명령어의 일부분을 포함하고, 이것은 수행될 명령어 또는 오퍼레이션을 참조/특정한다. 디코드 로직(125)은, 이 명령어들을 그들의 연산코드들로부터 인식하고 제1 ISA에 의해 정의된 바와 같은 프로세싱을 위해 파이프라인 상에서 디코딩된 명령어들을 통과시키는 회로를 포함한다. 예를 들어, 더 상세하게 후술하는 바와 같이, 일 실시예에서 디코더들(125)은 트랜잭션 명령어와 같은 특정 명령어들을 인식하도록 설계되거나 또는 구성된 로직을 포함한다. 디코더들(125)에 의한 인식의 결과로서, 아키텍처 또는 코어(101)는 특정한 미리 정의된 액션들을 취하여 적절한 명령어와 연관된 작업들을 수행한다. 본 명세서에 기술된 태스크들, 블록들, 오퍼레이션들 및 방법들 중 임의의 것은 단일 또는 복수의 명령어들에 응답하여 수행될 수 있고, 복수의 명령어들 중 일부는 새로운 또는 오래된 명령어들일 수 있다는 것에 유의하는 것은 중요하다. 일 실시예에서, 디코더들(125)은 동일한 ISA(또는 그 서브세트)를 인식한다는 것에 유의한다. 대안으로, 이종 코어 환경에서, 디코더들(125)은 제2 ISA(제1 ISA의 서브세트 또는 별개의 ISA 중 어느 하나)를 인식한다.

일 예시에서, 알로케이터 및 리네이머 블록(130)은 명령어 프로세싱 결과들을 저장하는 레지스터 파일들과 같은 리소스들을 보유하는 알로케이터를 포함한다. 그러나, 스레드들(101a 및 101b)은 비순차적 실행을 잠재적으로 행할 수 있고, 여기에서 알로케이터 및 리네이머 블록(130)은 또한 명령어 결과들을 트래킹하는 리오더 버퍼들과 같은 그외의 리소스들을 보유한다. 유닛(130)은 또한 프로그램/명령어 참조 레지스터들을 프로세서(100) 내부의 그외의 레지스터들로 리네임하기 위한 레지스터 리네이머를 포함할 수 있다. 리오더/리타이어먼트 유닛(135)은, 비순차적 실행 및 이후 비순차적 실행된 명령어들의 순차적 리타이어먼트를 지원하기 위해, 전술된 리오더 버퍼들, 로드 버퍼들 및 저장 버퍼들과 같은 컴포넌트들을 포함할 수 있다.

일 실시예에서, 스케줄러 및 실행 유닛(들) 블록(140)은 실행 유닛들 상의 명령어들/오퍼레이션을 스케줄하는 스케줄러 유닛을 포함한다. 예를 들어, 부동소수점(floating point) 명령어는 이용가능한 부동소수점 실행 유닛을 갖는 실행 유닛의 포트 상에 스케줄된다. 또한, 정보 명령어 프로세싱 결과들을 저장하기 위해 실행 유닛들과 연관된 레지스터 파일들이 포함된다. 예시적인 실행 유닛들은 부동소수점 실행 유닛, 정수 실행 유닛, 점프 실행 유닛, 로드 실행 유닛, 저장 실행 유닛 및 그외의 기지의 실행 유닛들을 포함한다.

하위 레벨 데이터 캐시 및 데이터 변환 버퍼(D-TLB)(150)는 실행 유닛(들)(140)에 결합된다. 데이터 캐시는, 메모리 일관성 상태들(memory coherency states)에 잠재적으로 유지되는, 데이터 연산자들과 같은, 최근에 사용된/오퍼레이팅된 엘리먼트들을 저장한다. D-TLB는 최근의 가상/선형 물리 어드레스 변환들을 저장한다. 구체적인 예시로서, 프로세서는 물리 메모리를 복수의 가상 페이지로 분리하는 페이지 테이블 구조를 포함할 수 있다.

여기에서, 코어들(101, 102)은 온칩 인터페이스 모듈(110)과 연관된 제2 레벨 캐시와 같은 상위 레벨 또는 퍼더-아웃(further-out) 캐시에 대한 액세스를 공유한다. 상위 레벨 또는 퍼더-아웃은 증가하거나 또는 실행유닛(들)으로부터 더 멀리 떨어진 캐시 레벨을 지칭한다는 것에 유의한다. 일 실시예에서, 상위 레벨 캐시는 제2 또는 제3 레벨 데이터 캐시와 같은 최종 레벨 데이터 캐시 - 프로세서(100) 상의 메모리 계층에서 최종 캐시 - 이다. 그러나, 상위 레벨 캐시는 명령어 캐시와 연관되거나 또는 명령어 캐시를 포함할 수 있으므로 매우 제한적이지는 않다. 대신에, 디코더(125) 이후 트레이스(trace) 캐시 - 일 타입의 명령어 캐시 - 가 결합되어 최근에 디코딩된 트레이스들을 저장할 수 있다. 여기에서, 명령어는 매크로-명령어(즉, 디코더들에 의해 인식되는 일반적인 명령어)를 잠재적으로 지칭하고, 매크로-명령어는 다수의 마이크로-명령어들(마이크로 오퍼레이션들)로 디코딩될 수 있다.

도시된 구성에서, 프로세서(100)는 또한 온칩 인터페이스 모듈(110)을 포함한다. 더 상세하게 후술되는 메모리 컨트롤러는 종래부터 프로세서(100) 외부의 컴퓨팅 시스템에 포함되어 왔다. 이러한 시나리오에서, 온칩 인터페이스 모듈(110)은, 시스템 메모리(175), 칩셋(메모리(175)에 접속하는 메모리 컨트롤러 허브 및 주변 디바이스들에 접속하는 I/O 컨트롤러 허브를 종종 포함함), 메모리 컨트롤러 허브, 노스브리지, 또는 그외의 집적 회로와 같은 프로세서(100) 외부의 디바이스들과 통신한다. 또한, 이러한 시나리오에서, 버스(105)는 멀티-드롭 버스, 점대점 상호접속, 직렬 상호접속, 병렬 버스, 일관성(예를 들어, 캐시 일관성) 버스, 계층형 프로토콜 아키텍처, 차동 버스 및 GTL 버스와 같은 임의의 기지의 상호접속을 포함할 수 있다.

메모리(175)는 프로세서(100)에 전용일 수 있거나 또는 시스템에서 그외의 디바이스들과 공유될 수 있다. 메모리(175)의 타입들의 공통 예시들은 DRAM, SRAM, 비휘발성 메모리(NV 메모리) 및 그외의 기지의 저장 디바이스들을 포함한다. 디바이스(180)는 그래픽 가속기, 메모리 컨트롤러 허브에 결합된 프로세서 또는 카드, I/O 컨트롤러 허브에 결합된 데이터 저장소, 무선 트랜시버, 플래시 디바이스, 오디오 컨트롤러, 네트워크 컨트롤러 또는 그외의 기지의 디바이스를 포함할 수 있다는 것에 유의한다.

그러나, 최근, SOC와 같이 더 많은 로직 및 디바이스들이 단일 다이 상에 집적됨에 따라, 이들 디바이스들 각각은 프로세서(100)에 통합될 수 있다. 예를 들어, 일 실시예에서, 메모리 컨트롤러 허브는 프로세서(100)와 동일한 패키지 및/또는 다이 상에 존재한다. 여기에서, 코어(온-코어(on-core) 부분)(110)의 일부분은 메모리(175) 또는 디바이스(180)와 같은 그외의 디바이스들과 인터페이스하기 위한 하나 이상의 컨트롤러(들)를 포함한다. 이러한 디바이스들과 인터페이스하기 위해 상호접속 및 컨트롤러들을 포함하는 구성은 종종 온-코어(또는 언-코어(un-core) 구성)으로 지칭된다. 일례로서, 온칩 인터페이스(110)는 온칩 통신용 링 상호접속 및 오프칩 통신용 고속 직렬 점대점 링크(105)를 포함한다. 또한, SOC 환경에서, 네트워크 인터페이스, 코-프로세서들, 메모리(175), 디바이스(180) 및 임의의 그외의 기지의 컴퓨터 디바이스들/인터페이스와 같은 더 많은 디바이스들이 단일 다이 또는 집적 회로에 통합되어 높은 기능성 및 저전력 소모를 갖는 작은 폼 팩터를 제공할 수 있다.

일 실시예에서, 프로세서(100)는, 본 명세서에 기술된 장치 및 방법들을 지원하거나 또는 그와 인터페이스하기 위해 애플리케이션 코드(176)를 컴파일하고, 변환하고 및/또는 최적화하도록 컴파일러, 최적화 및/또는 변환 코드(177)를 실행할 수 있다. 컴파일러는 종종 소스 텍스트/코드를 타겟 텍스트/코드로 변환하기 위한 프로그램 또는 프로그램들의 세트를 포함한다. 통상, 컴파일러를 이용하는 프로그램/애플리케이션 코드의 컴파일은 복수의 페이즈로 행해지고, 고레벨 프로그래밍 언어 코드를 저레벨 머신 또는 어셈블리 언어 코드로 변환하는 것을 거친다. 그러나, 단순한 컴파일을 위해 단일 패스 컴파일러들이 여전히 이용될 수 있다. 컴파일러는 임의의 기지의 컴파일 기법들을 이용할 수 있고, 렉시컬(lexical) 분석, 전처리, 파싱(parsing), 시맨틱(semantic) 분석, 코드 생성, 코드 변환 및 코드 최적화와 같은 임의의 기지의 컴파일러 오퍼레이션들을 수행할 수 있다.

더 큰 컴파일러들은 종종 복수의 페이즈(phase)를 포함하지만, 주로 이러한 페이즈들은 두 개의 일반적인 페이즈들 내에 포함된다: (1) 프론트 엔드(front-end), 즉, 일반적으로, 신택틱(syntactic) 프로세싱, 시맨틱 프로세싱, 및 일부 변환/최적화가 일어날 수 있는 곳, 및 (2) 백 엔드(back-end), 즉, 일반적으로, 분석, 변환, 최적화, 및 코드 생성이 일어나는 곳. 일부 컴파일러들은 미들(middle)을 참조하며, 이는 컴파일러의 프론트 엔드와 백 엔드 사이의 디리니에이션(delineation)의 흐려짐을 예시한다. 결과로서, 컴파일러의 삽입, 연관, 생성, 또는 다른 오퍼레이션에 대한 참조는 상술한 페이즈들 또는 패스(pass)들 중 임의의 것뿐만 아니라, 컴파일러의 임의의 다른 공지된 페이즈들 또는 패스들에서 일어날 수 있다. 예시적인 예로서, 컴파일러는, 컴필레이션(compilation)의 프론트 엔드 페이즈에서의 호출들/오퍼레이션들의 삽입 및 그 후 변환 페이즈 동안의 더 낮은 레벨의 코드로의 호출들/오퍼레이션들의 변환과 같이, 컴필레이션의 하나 이상의 페이즈들에서 오퍼레이션들, 호출들, 기능들 등을 잠재적으로 삽입한다. 동적 컴필레이션 동안, 컴파일러 코드 또는 동적 최적화 코드는 그러한 오퍼레이션들/호출들을 삽입할 수 있을 뿐 아니라, 런타임 동안의 실행을 위해 코드를 최적화할 수 있음에 유의한다. 구체적인 예시적인 예로서, 이진 코드(이미 컴파일링된 코드)는 런타임 동안 동적으로 최적화될 수 있다. 여기서, 프로그램 코드는 동적 최적화 코드, 이진 코드, 또는 이들의 조합을 포함할 수 있다.

컴파일러와 마찬가지로, 이진 변환기(binary translator)와 같은 변환기는 코드를 최적화 및/또는 변환하기 위해 코드를 정적으로 또는 동적으로 변환한다. 따라서, 코드, 애플리케이션 코드, 프로그램 코드, 또는 다른 소프트웨어 환경의 실행에 대한 참조는, (1) 동적으로 또는 정적으로 프로그램 코드를 컴파일링하거나, 소프트웨어 구조를 유지하거나, 다른 오퍼레이션들을 수행하거나, 코드를 최적화하거나 또는 코드를 변환하기 위한, 컴파일러 프로그램(들), 최적화 코드 최적화기, 또는 변환기의 실행, (2) 최적화/컴파일링된 애플리케이션 코드와 같은, 오퍼레이션들/호출들을 포함하는 메인 프로그램 코드의 실행, (3) 소프트웨어 구조들을 유지하거나, 다른 소프트웨어 관련 오퍼레이션들을 수행하거나, 또는 코드를 최적화하기 위한, 메인 프로그램 코드와 연관된, 라이브러리와 같은, 다른 프로그램 코드의 실행, 또는 (4) 이들의 조합을 참조할 수 있다.

온칩 인터페이스 모듈(110)은 데이터 링크(192)를 통해 사용자 장비(180)에 접속될 수 있다. 데이터 링크(192)는 USB(universal serial bus), PCIe, MIPI®(mobile industry processor interface), Thunderbolt, SSIC, Display Port, 또는 다른 유사한 고속 데이터 링크일 수 있다. 사용자 장비(오퍼레이션)는 송신기(184), 프로세서(186), 및 메모리(188)를 포함할 수 있다. 송신기(184)는 RFI 완화 모듈(182)을 이용하여 데이터를 수신기(104)에 보낼 수 있다. RFI 완화 모듈(182)은 하나 이상의 RFI 완화 회로(들)(190)를 포함할 수 있다.

고속 데이터 링크들은, 데이터 송신 기간을 현저히 단축시키고 사용자 경험을 향상시킬 수 있기 때문에, 컴퓨터 플랫폼 상에서 매우 중요하고 매력적인 기능이 되었다. USB 3.0(USB3) 및 PCIe는 가장 광범위하게 수용되는 고속 인터페이스들 중 두 개이다. 그러나, 일부 고속 데이터 링크들은 RFI를 초래할 수 있다. 예에서, USB3은 5 GHz에 걸쳐 비교적 광대역의 잡음 특징을 갖고, 이러한 광대역 잡음이 발산됨에 따라, 그것은 WiFi 안테나(191)와 같은 무선 안테나들 및 다른 라디오들, 예를 들어, 셀룰러 라디오, 2G, 3G, LTE, WiMax, GNSS 등에 의해 수신될 수 있다. 송신기 및/또는 수신기의 역할을 하는 USB3 디바이스(예를 들어, 사용자 장비(180))가 또한 송신기 및/또는 수신기의 역할을 하는 플랫폼(수신기(104))에 접속되면, WiFi 안테나(191)는 추가적인 15 dB의 대역내 잡음을 겪을 수 있으며, 이는 라디오 및 무선 주변 기기들이 오퍼레이션을 멈추도록 하기에 충분할 수 있다. 이러한 간섭을 감소시키기 위한 종래의 접근법 중 하나는 커넥터 및 케이블 쉴딩을 향상시키는 것이지만, 이러한 접근법은 BoM(billing of material) 비용을 현저히 증가시킬 수 있고, 커넥터들 및 케이블들에 대해 추가적인 검증/규정이 요구될 수 있다.

광대역 잡음에 의해 야기된 RFI를 감소시키기 위해, 복수의 송신 라인들 및 럼프형(lumped) 엘리먼트들(예를 들어, RFI 완화 모듈(182))로 구성되는 네트워크는 광대역 신호들에 대해 RFI 억제를 가능하게 할 수 있다. 저항, 인덕터, 및 캐패시터(RLC) 엘리먼트들(예를 들어, FRI 완화 회로(190))을 포함하는 전기 회로 및 송신 라인들로 구성되는 두 개의 동일한 네트워크가 송신기(184) 및 수신기(104) 사이에 삽입될 수 있다. 실시예에서, RFI 완화 모듈(182)은 양호한 RFI 감소를 보장하기 위해 가능한 송신기(184)에 가까울 수 있다. 그러한 네트워크는 신호 무결성(SI) 성능을 손상시키지 않으면서 WiFi 간섭을 대략 15 dB만큼 감소시킬 수 있다. 게다가, 네트워크는 송신 라인 길이들 및 럼프형 엘리먼트 값들을 구성함으로써 다른 라디오 대역들에 쉽게 일반화될 수 있다. 그러한 네트워크는 고속 링크들이 존재할 때 고속 인터페이스들에 대한 엄격한 쉴딩 요구사항들을 완화시키고 라디오 성능을 향상시킬 수 있다.

도 2를 참조하면, 도 2는 예시적인 RFI 완화 회로(190)를 도시한다. 본 예에서, RFI 완화 회로는 송신 라인(194)에 접속된다. RFI 완화 회로(190)는 제1 세그먼트(196), 제2 세그먼트(198), 저항(200)(예를 들어, 30 ohm), 인덕터(202)(예를 들어, 10 nH), 제1 캐패시터(204)(예를 들어, 100 nF), 제2 캐패시터(206)(예를 들어, 400 fF), 및 접지(208)를 포함한다. 제1 라인 세그먼트(196)는 임피던스 ZA(예를 들어, 150 ohm) 및 위상각 θA(예를 들어, 70도)를 갖는다. 제2 라인 세그먼트(198)는 상이한 임피던스 ZB(예를 들어, 50 ohm) 및 상이한 위상각 θB(예를 들어, 85도)를 갖는다. 구체적인 실시예에서, 제1 세그먼트(196)는 대략 1/4 파장(예를 들어, 대략 8 mm)인 한편, 제2 세그먼트(198)는 전형적으로 1/4 파장보다 짧다(예를 들어, VALUE?). RFI 감소 대역은 위상각(예를 들어, θB), 인덕터(202), 및 제2 캐패시터(206)의 조합에 의해 결정될 수 있다. 실시예에서, 제1 캐패시터(204)는 제2 캐패시터(206)보다 비교적 큰 용량을 가질 수 있다(예를 들어, 예시적인 값은 제1 캐패시터(204)에 대해 대략 100 nF일 수 있고, 제2 캐패시터(206)에 대해 VALUE일 수 있다).

도 3을 참조하면, 도 3은 예시적인 RFI 완화 회로(190)를 도시한다. 구체적인 실시예에서, 제1 세그먼트(196)는 대략 1/4 파장(예를 들어, 대략 8 mm)이고, 한편 제2 세그먼트(198)는 전형적으로 1/4 파장보다 짧다. 그러한 구성은 제1 라인 세그먼트(196)로 하여금 임피던스 ZA 및 위상각 θA를 가질 수 있도록 하며, 제2 라인 세그먼트(198)로 하여금 상이한 임피던스 ZB 및 상이한 위상각 θB를 가질 수 있도록 한다. 표면 마운팅된 컴포넌트들 외에도, RFI 완화 회로(190)의 엘리먼트들은 또한 PCB 보드 상의 금속 트레이스들 및 유전체를 이용하여 실현될 수 있다.

도 4a를 참조하면, 도 4a는 직류(dc)로부터 대략 5 GHz까지의 광대역 잡음을 갖는 USB3 송신의 전형적인 스펙트럼이다. 도 4b를 참조하면, 도 4b는 전형적인 WiFi 안테나 잡음 프로파일(402) 및 간섭된 WiFi 안테나 잡음 프로파일(404)를 포함한다. 간섭된 WiFi 안테나 잡음 프로파일(404)에 도시된 간섭은 USB3 송신 또는 다른 그외의 고속 데이터 송신으로부터의 것일 수 있다. 도시된 바와 같이, 간섭은 대략 2.4 GHz 내지 대략 2.5 GHz의 주파수 범위 내에 추가적인 15 dB의 대역내 잡음을 도입한다. 간섭을 감소시키기 위해, RFI 완화 모듈(182)이 고속 데이터 송신 라인에서 이용될 수 있다. 도 5를 참조하면, 도 5는 USB3 광대역 잡음(216) 및 RFI 완화된 잡음(218)을 도시한다. 도시된 바와 같이, WiFi 대역 내의 광대역 잡음은 대략 15 dB 작다.

도 6a를 참조하면, 도 6a는 고속 데이터 간섭이 없는 WiFi 채널의 아이(eye) 도면을 도시한다. 도시된 바와 같이, 아이(600)는 양호한 높이 및 폭으로 비교적 잘 정의되어 있다. 도 6b를 참조하면, 도 6b는 고속 데이터 간섭을 감소시키기 위한 시도로서 WiFi 채널에 LC 노치 필터들(L 및 C2만)이 접속되는 경우의 아이 도면을 도시한다. 도시된 바와 같이, 아이(602)는 비교적 잘 정의되어 있지 않으며, 아이의 높이 및 폭은 LC 노치 필터로부터의 신호 무결성(SI) 페널티에 기인하여 저하된다(예를 들어, 한 특정 예에서, 저하는 각각 47% 및 22%만큼이나 클 수 있다). 도 6c를 참조하면, 도 6c는 데이터 플로우에서 RFI 완화 모듈(182)이 이용된 경우의 아이 도면을 도시한다. 도시된 바와 같이, 아이(604)는 양호한 높이 및 폭으로 비교적 잘 정의되어 있다. RFI 완화 모듈(182)이 라디오 대역 내에서 RFI를 효과적으로 감소시킬 수 있지만 SI 페널티는 무시할 수 있기 때문에, 아이(604)는 도 6a에 도시된 아이(600)와 유사하게 보인다.

도 7은 본 발명의 예시적인 ARM 에코시스템 SOC(700)와 연관되는 간략화된 블록도이다. 본 발명의 적어도 하나의 예시적인 구현은 본원에 논의된 RFI 완화 피쳐들과 ARM 컴포넌트의 통합을 포함한다. 더 구체적으로, RFI 완화 모듈(182)은 칩대칩 연결들(예를 들어, SSIC(SuperSpeed Inter-Chip), MIPI 등), 외부 입력/출력 접속들(예를 들어, USB, Thunderbolt 등), 그래픽 신호들(예를 들어, HDMI(High-Definition Multimedia Interface), Display Port, 내장 디스플레이 포트(eDP) 등에 포함될 수 있다. 예를 들어, 도 7의 예는 임의의 ARM 코어(예를 들어, A-9, A-15 등)와 연관될 수 있다. 더욱이, 아키텍처는 임의의 종류의 태블릿, (안드로이드™ 폰, 아이폰™을 포함하는) 스마트폰, 아이패드™, 구글 넥서스™, 마이크로소프트 서피스™, 개인 컴퓨터, 서버, 비디오 프로세싱 컴포넌트들, (임의의 타입의 노트북을 포함하는) 랩톱 컴퓨터, 임의의 타입의 터치 가능형 입력 디바이스 등의 일부일 수 있다.

도 7의 본 예에서, ARM 에코시스템 SOC(700)는 LDC에 접속되는 MIPI(mobile industry processor interface)/HDMI(high-definition multimedia interface) 링크들과 연관될 수 있는 다수의 코어(706-707), L2 캐시 컨트롤(708), 버스 인터페이스 유닛(709), L2 캐시(710), 그래픽 프로세싱 유닛(GPU)(715), 인터커넥트(702), 비디오 코덱(720), 및 액정 디스플레이(LCD) I/F(725)를 포함할 수 있다.

ARM 에코시스템 SOC(700)는 또한, SIM(subscriber identity module) I/F(730), 부트 ROM(read-only memory)(735), SDRAM(synchronous dynamic random access memory) 컨트롤러(740), 플래시 컨트롤러(745), SPI(serial peripheral interface) 마스터(750), 적합한 전력 컨트롤(755), 동적 RAM(DRAM)(760), 및 플래시(765)를 포함할 수 있다. 게다가, 하나 이상의 예시적인 실시예는 블루투스(770), 3G 모뎀(775), GPS(global positioning system)(780), 및 802.11 WiFi(685)의 예와 같은 하나 이상의 통신 능력들, 인터페이스들, 및 피쳐들을 포함한다.

오퍼레이션 시에, 도 7의 예시는 다양한 타입들의 컴퓨팅(예를 들면, 모바일 컴퓨팅, 하이-엔드 디지털 홈, 서버, 무선 기간 시설, 등)을 가능하게 하는 상대적으로 낮은 전력 소비와 함께, 프로세싱 기능들을 제공할 수 있다. 또한, 그러한 아키텍처는 임의의 수의 소프트웨어 애플리케이션(예를 들면, Android™, Adobe® Flash® 플레이어, 자바 플랫폼 스탠다드 에디션(Java SE), JavaFX, 리눅스, 마이크로소프트 윈도우즈 임베디드, 심비안 및 우분투, 등)을 가능하게 할 수 있다. 적어도 하나의 예시의 실시예에서, 코어 프로세서는 연결된 로우-레이턴시 레벨-2 캐시로 비순차적 수퍼스칼라(superscalar) 파이프라인을 구현할 수 있다.

도 8은 본원에서 논의되는 RFI 완화 오퍼레이션들 중 임의의 것과 연관될 수 있는 잠재적 전자 장치 및 로직을 도시하는 블록도이다. 적어도 하나의 예시적인 실시예에서, 시스템(800)은 터치 컨트롤러(802), 하나 이상의 프로세서(804), 적어도 하나의 프로세서(들)(804)에 연결된 시스템 컨트롤 로직(806), 시스템 컨트롤 로직(806)에 연결된 시스템 메모리(808), 시스템 컨트롤 로직(806)에 연결된 비휘발성 메모리 및/또는 저장 디바이스(들)(810), 시스템 컨트롤 로직(806)에 연결된 디스플레이 컨트롤러(812), 디스플레이에 연결된 디스플레이 컨트롤러(812), 시스템 컨트롤 로직(806)에 연결된 전력 관리 컨트롤러(818) 및/또는 시스템 컨트롤 로직(806)에 연결된 통신 인터페이스들(816)을 포함한다.

시스템 컨트롤 로직(806)은, 적어도 하나의 실시예에서, 적어도 하나의 프로세서(804)에 및/또는 시스템 컨트롤 로직(806)과 통신하는 임의의 적절한 디바이스 또는 컴포넌트에 임의의 적절한 인터페이스를 제공하기 위한 임의의 적절한 인터페이스 컨트롤러들을 포함한다. 시스템 컨트롤 로직(806)은, 적어도 하나의 예시의 실시예에서, 시스템 메모리(808)에 대한 인터페이스를 제공하는 하나 이상의 메모리 컨트롤러를 포함한다. 시스템 메모리(808)는, 예를 들면, 시스템(800)에 대한 데이터 및/또는 명령어들을 로드 및 저장하는 데에 사용될 수 있다. 시스템 메모리(808)는, 적어도 하나의 예시의 실시예에서, 예를 들면, 적절한 동적 랜덤 액세스 메모리(DRAM)와 같은 임의의 적절한 휘발성 메모리를 포함한다. 시스템 컨트롤 로직(806)은, 적어도 하나의 예시의 실시예에서, 디스플레이 디바이스, 터치 컨트롤러(802), 및 비휘발성 메모리 및/또는 저장 디바이스(들)(810)에 대한 인터페이스를 제공하는 하나 이상의 입력/출력(I/O) 컨트롤러를 포함한다.

비휘발성 메모리 및/또는 저장 디바이스(들)(810)는, 예를 들면, 소프트웨어(828) 내의 데이터 및/또는 명령어들을 저장하는 데에 이용될 수 있다. 비휘발성 메모리 및/또는 저장 디바이스(들)(810)는, 예를 들면, 플래시 메모리와 같은 임의의 적절한 비휘발성 메모리를 포함할 수 있고/있거나, 예를 들면, 하나 이상의 하드 디스크 드라이브(HDD), 하나 이상의 콤팩트 디스크(CD) 드라이브, 및/또는 하나 이상의 DVD(digital versatile disc) 드라이브와 같은 임의의 적절한 비휘발성 저장 디바이스(들)를 포함할 수 있다.

전력 관리 컨트롤러(818)는 본원에 개시된 다양한 RFI 완화 기능 또는 그의 임의의 일부를 제어하도록 구성되는 전력 관리 로직(830)을 포함할 수 있다. 적어도 하나의 예시의 실시예에서, 감소된 전력으로 오퍼레이팅하거나, 또는 전자 디바이스가 닫힌 구성인 경우 턴 오프될 수 있는 시스템(800)의 컴포넌트들 또는 디바이스들의 전력 소비를 감소시키도록 전력 관리 컨트롤러(818)가 구성된다. 예를 들면, 적어도 하나의 예시의 실시예에서, 전자 디바이스가 닫힌 구성일 때, 전력 관리 컨트롤러(818)는 다음 중 하나 이상을 수행한다: 디스플레이 및/또는 그와 연관된 임의의 백라이트의 사용되지 않는 부분을 전원 끄기; 닫힌 구성에서 더 적은 컴퓨팅 전력이 요구된다면 하나 이상의 프로세서(들)(804)를 더 낮은 전력 상태로 만들기; 및 전자 디바이스가 닫힌 구성일 때 사용되지 않는, 키보드와 같은, 임의의 디바이스들 및/또는 컴포넌트들을 셧다운하기.

통신 인터페이스(들)(820)는 하나 이상의 네트워크를 통해 및/또는 임의의 다른 적절한 디바이스와 통신하도록 시스템(800)을 위한 인터페이스를 제공할 수 있다. 통신 인터페이스(들)(820)는 임의의 적절한 하드웨어 및/또는 펌웨어를 포함할 수 있다. 통신 인터페이스(들)(820)는, 적어도 하나의 예시의 실시예에서, 예를 들면, 네트워크 어댑터, 무선 네트워크 어댑터, 전화 모뎀, 및/또는 무선 모뎀을 포함할 수 있다.

시스템 컨트롤 로직(806)은, 적어도 하나의 예시의 실시예에서, 예를 들면, 사운드를 대응하는 디지털 신호로 변환하는 것을 돕고/돕거나 디지털 신호를 대응하는 사운드로 변환하는 것을 돕는 오디오 디바이스, 카메라, 캠코더, 프린터, 및/또는 스캐너와 같은 임의의 적절한 입력/출력 디바이스(들)에 대한 인터페이스를 제공하는 하나 이상의 입력/출력(I/O) 컨트롤러를 포함한다.

적어도 하나의 예시적인 실시예에 대하여, 적어도 하나의 프로세서(804)는 시스템 컨트롤 로직(806)의 하나 이상의 컨트롤러를 위한 로직과 함께 패키징될 수 있다. 적어도 하나의 예시의 실시예에서, 적어도 하나의 프로세서(804)는 SiP(System in Package)를 형성하는 시스템 컨트롤 로직(806)의 하나 이상의 컨트롤러를 위한 로직과 함께 패키징될 수 있다. 적어도 하나의 예시의 실시예에서, 적어도 하나의 프로세서(804)는 시스템 컨트롤 로직(806)의 하나 이상의 컨트롤러를 위한 로직과 동일한 다이 상에 집적될 수 있다. 적어도 하나의 예시의 실시예에 대하여, 적어도 하나의 프로세서(804)는 SoC(System on Chip)를 형성하는 시스템 컨트롤 로직(806)의 하나 이상의 컨트롤러를 위한 로직과 동일한 다이 상에 집적될 수 있다.

터치 컨트롤을 위해, 터치 컨트롤러(802)는 터치 센서 인터페이스 회로(822) 및 터치 컨트롤 로직(824)을 포함할 수 있다. 터치 센서 인터페이스 회로(822)는 디스플레이(즉, 디스플레이 디바이스(810))의 제1 터치 표면층 및 제2 터치 표면층 상의 터치 입력을 검출하도록 연결될 수 있다. 터치 센서 인터페이스 회로(822)는, 예를 들면, 터치 입력 디바이스를 위해 이용되는 터치-감응 기술에 적어도 부분적으로 의존할 수 있는 임의의 적절한 회로를 포함할 수 있다. 터치 센서 인터페이스 회로(822)는, 일 실시예에서, 임의의 적절한 멀티-터치 기술을 지원할 수 있다. 터치 센서 인터페이스 회로(822)는, 적어도 하나의 실시예에서, 제1 터치 표면층 및 제2 표면층에 대응하는 아날로그 신호들을 임의의 적절한 디지털 터치 입력 데이터로 변환하는 임의의 적절한 회로를 포함한다. 일 실시예의 경우에, 적절한 디지털 터치 입력 데이터는, 예를 들면, 터치 위치 또는 좌표 데이터를 포함할 수 있다.

터치 컨트롤 로직(824)은 제1 터치 표면층 및 제2 터치 표면층 위의 터치 입력을 검출하는 임의의 적절한 방식으로 터치 센서 인터페이스 회로(822)를 제어하는 것을 돕도록 연결될 수 있다. 적어도 하나의 예시의 실시예의 경우에 터치 컨트롤 로직(824)은 터치 센서 인터페이스 회로(822)에 의해 검출되는 터치 입력에 대응하는 디지털 터치 입력 데이터를 임의의 적절한 방식으로 출력하도록 연결될 수 있다. 터치 컨트롤 로직(824)은, 예를 들면, 터치 센서 인터페이스 회로(822)에 이용되는 회로에 적어도 부분적으로 의존할 수 있는, 임의의 적절한 하드웨어, 펌웨어, 및/또는 소프트웨어 로직(예를 들면, 비일시적 유형의 매체)을 포함하는, 임의의 적절한 로직을 사용하여 구현될 수 있다. 일 실시예의 경우에, 터치 컨트롤 로직(824)은 임의의 적절한 멀티-터치 기술을 지원할 수 있다.

터치 컨트롤 로직(824)은 시스템 컨트롤 로직(806) 및/또는 프로세싱을 위한 적어도 하나의 프로세서(804)에 디지털 터치 입력 데이터를 출력하도록 연결될 수 있다. 일 실시예의 경우에, 적어도 하나의 프로세서(804)는 터치 컨트롤 로직(824)으로부터 출력된 디지털 터치 입력 데이터를 프로세싱하기 위해 임의의 적절한 소프트웨어를 실행할 수 있다. 적절한 소프트웨어는, 예를 들면, 임의의 적절한 드라이버 소프트웨어 및/또는 임의의 적절한 애플리케이션 소프트웨어를 포함할 수 있다. 도 8에 도시된 바와 같이, 시스템 메모리(808)는 적절한 소프트웨어(826) 및/또는 비휘발성 메모리 및/또는 저장 디바이스(들)를 저장할 수 있다.

전술된 장치들, 방법들, 및 시스템들은 상기한 바와 같이 임의의 전자 디바이스 또는 시스템으로 구현될 수 있다. 특정한 예시로서, 하기의 도면들은 본원에서 기재된 본 발명을 이용하기 위한 예시적인 시스템들을 제공한다. 하기의 시스템들이 더 구체적으로 설명됨에 따라, 다수의 상이한 인터커넥트들이 개시되고, 설명되고, 전술된 논의로부터 재고된다. 용이하게 알 수 있는 바와 같이, 전술된 이점들은 임의의 인터커넥트들, 구조들, 또는 아키텍처들에 적용될 수 있다.

본 발명이 제한된 수의 실시예들에 관해 설명되었지만, 당업자들은 그로부터 다수의 변경 및 변형을 이해할 것이다. 첨부의 특허청구범위는 본 발명의 진실된 사상 및 범위 내에서 모든 이러한 변경 및 변형을 포함하도록 의도되었다.

설계는, 창조로부터 시뮬레이션으로 제작으로, 다양한 스테이지들을 거칠 수 있다. 설계를 나타내는 데이터는 다수의 방식으로 설계를 나타낼 수 있다. 먼저, 시물레이션에서 유용한 바와 같이, 하드웨어는 하드웨어 기술 언어 또는 다른 기능적 기술 언어를 이용하여 나타내질 수 있다. 또한, 로직 및/또는 트랜지스터 게이트들을 갖는 회로 레벨 모델은 설계 프로세스의 일부 스테이지들에서 만들어질 수 있다. 게다가, 일부 스테이지에서, 대부분의 설계는 하드웨어 모델에서 다양한 디바이스들의 물리적 배치를 나타내는 데이터의 레벨에 도달한다. 종래의 반도체 제조 기법들이 이용되는 경우에, 하드웨어 모델을 나타내는 데이터는 집적 회로를 생산하는 데에 이용되는 마스크들을 위한 상이한 마스크 층들 상의 다양한 피쳐들의 존재 또는 부재를 특정하는 데이터일 수 있다. 설계의 임의의 표현에서, 데이터는 임의의 머신 판독가능 매체의 형태로 저장될 수 있다. 디스크와 같은 자기 또는 광 저장소 또는 메모리는 그러한 정보를 송신하도록 변조되거나 또는 다르게는 생성되는 광파 또는 전파를 통해 송신되는 정보를 저장하기 위한 머신 판독가능 매체일 수 있다. 코드 또는 설계를 나타내거나 반송하는 전자 반송파가 송신되면, 전자 신호의 복사, 버퍼, 또는 재-전송이 수행되는 정도까지, 새로운 복사본이 생성된다. 따라서, 통신 제공자 또는 네트워크 제공자는 본 발명의 실시예들의 기법들을 구현하는, 반송파로 인코딩된 정보와 같은 것을, 유형의, 머신-판독가능 매체, 적어도 일시적으로는, 물품에 저장할 수 있다.

본 명세서에서 사용되는 바와 같은 모듈은 하드웨어, 소프트웨어 및/또는 펌웨어의 임의의 조합을 지칭한다. 예로서, 모듈은 마이크로컨트롤러에 의해 실행되도록 적응된 코드를 저장하기 위해 비일시적인 매체와 연관된, 마이크로컨트롤러와 같은 하드웨어를 포함한다. 따라서, 모듈에 대한 참조는, 일 실시예에서, 하드웨어를 지칭하고, 이는 비일시적인 매체 상에 유지되어야 할 코드를 인식하고 및/또는 실행하도록 구체적으로 구성된다. 또한, 다른 실시예에서, 모듈의 사용은 코드를 포함하는 비일시적인 매체를 지칭하고, 이것은 구체적으로 미리결정된 오퍼레이션들을 수행하기 위해 마이크로컨트롤러에 의해 실행되도록 적응된다. 추론될 수 있는 바와 같이, 또 다른 실시예에서, (본 예에서는) 용어 모듈은 마이크로컨트롤러와 비일시적인 매체의 조합을 지칭할 수 있다. 종종 별개의 것으로서 예시된 모듈 바운더리들은 흔히 달라지고, 잠재적으로 오버랩한다. 예를 들어, 제1 및 제2 모듈은 하드웨어, 소프트웨어, 펌웨어, 또는 이들의 조합을 공유할 수 있지만, 잠재적으로 일부 독립적인 하드웨어, 소프트웨어, 또는 펌웨어를 보유한다. 일 실시예에서, 용어 로직의 사용은 트랜지스터, 레지스터, 또는 프로그램가능한 로직 디바이스들과 같은 기타 하드웨어와 같은 하드웨어를 포함한다.

일 실시예에서, 어구 '~하기 위한' 또는 '~하도록 구성된'의 사용은 지정된 또는 결정된 태스크를 수행하기 위해 장치, 하드웨어, 로직 또는 엘리먼트를 배치, 조립, 제조, 판매 제안, 수입 및/또는 설계하는 것을 지칭한다. 본 예에서, 오퍼레이팅하고 있지 않은 장치 또는 엘리먼트는, 그것이 지정된 태스크를 수행하기 위해 설계되고, 결합되고, 및/또는 상호접속되었다면, 여전히 상기 지정된 태스크를 수행'하도록 구성된다'. 순전히 예시적인 예로서, 로직 게이트는 오퍼레이션 중에 0 또는 1을 제공할 수 있다. 클록에 인에이블 신호를 제공'하도록 구성된' 로직 게이트는 1 또는 0을 제공할 수 있는 모든 잠재적인 로직 게이트를 포함하지는 않는다. 대신에 로직 게이트는 오퍼레이션 중에 1 또는 0 출력이 클럭을 인에이블하는 어떤 방식으로 결합된 로직 게이트이다. 다시 한번, 용어 '~하도록 구성된'의 사용은 오퍼레이션을 필요로 하지 않고, 대신에 장치, 하드웨어 및/또는 엘리먼트의 잠재적인(latent) 상태에 주목하며, 잠재적인 상태에서, 장치, 하드웨어 및/또는 엘리먼트는, 장치, 하드웨어, 및/또는 엘리먼트가 오퍼레이팅하고 있을 때 특정 태스크를 수행하도록 설계된다.

또한, 일 실시예에서 용어 '~할 수 있는' 및/또는 '~하도록 동작가능한'의 사용은 장치, 로직, 하드웨어 및 또는 엘리먼트를 명시된 방식으로 사용할 수 있게 하는 방식으로 설계된 일부 장치, 로직, 하드웨어, 및/또는 엘리먼트를 지칭한다. 위에서와 같이, 일 실시예에서 '~하기 위한', '~할 수 있는' 또는 '~하도록 동작가능한'은 장치, 로직, 하드웨어, 및/또는 엘리먼트의 잠재적인 상태를 지칭하고, 장치, 로직, 하드웨어 및/또는 엘리먼트는 오퍼레이팅하고 있지 않지만, 장치를 명시된 방식으로 사용할 수 있게 하는 방식으로 설계된다.

본 명세서에서 사용되는 바와 같은 값은, 수, 상태, 논리 상태, 또는 이진 논리 상태의 임의의 공지된 표현을 포함한다. 종종, 논리 레벨, 로직값, 또는 논리값의 사용은, 이진 로직 상태를 단순히 표현하는 1들 및 0들로서도 지칭된다. 예를 들어, 1은 높은 로직 레벨을 지칭하고, 0은 낮은 로직 레벨을 지칭한다. 일 실시예에서, 트랜지스터 또는 플래시 셀과 같은 저장 셀은 단일 논리값 또는 다수의 논리값을 보유할 수 있다. 그러나, 컴퓨터 시스템에서 값들의 다른 표현들이 이용되어 왔다. 예를 들어, 10진수 10은 이진값 1010으로서 그리고 16진수 A로서 표현될 수 있다. 따라서, 값은 컴퓨터 시스템에서 보유될 수 있는 정보의 임의의 표현을 포함한다.

게다가 상태는 값들 또는 값들의 부분들에 의해 표현될 수 있다. 예로서, 논리 1과 같은 제1 값은 디폴트 또는 초기 상태를 나타낼 수 있는 반면, 논리 0과 같은 제2 값은 디폴트가 아닌 상태를 나타낼 수 있다. 또한, 용어 재설정 및 설정은, 일 실시예에서, 각각 디폴트 및 갱신된 값 또는 상태를 각각 지칭할 수 있다. 예를 들어, 디폴트 값은 잠재적으로 높은 논리값, 즉 재설정을 포함하는 반면, 갱신된 값은 잠재적으로 낮은 논리값, 즉 설정을 포함한다. 값들의 임의의 조합이 임의의 수의 상태를 나타내기 위해 사용될 수 있다는 점을 유의한다.

위에서 설명된 방법들, 하드웨어, 소프트웨어, 펌웨어 또는 코드들의 실시예들은 머신 액세스가능한, 머신 판독가능한, 컴퓨터 액세스가능한, 또는 컴퓨터 판독가능한 매체 상에 저장된, 프로세싱 엘리먼트에 의해 실행가능한 명령어들 또는 코드를 통해 구현될 수 있다. 비일시적인 머신 액세스가능한/판독가능한 매체는 컴퓨터 또는 전자 시스템과 같은 머신에 의해 판독가능한 형태로 정보를 제공(즉, 저장 및/또는 송신)하는 임의의 메커니즘을 포함한다. 예를 들어, 비일시적인 머신 액세스가능한 매체는 정적 랜덤 액세스 메모리(SRAM) 또는 동적 RAM(DRAM)과 같은 RAM, ROM, 자기 또는 광 저장 매체, 플래시 메모리 디바이스, 전기 저장 디바이스, 광 저장 디바이스, 음향 저장 디바이스, 일시적인 (전파) 신호(예를 들어, 반송파들, 적외선 신호들, 디지털 신호들)로부터 수신된 정보를 보유하는 다른 형태의 저장 디바이스들 등을 포함하고, 이들은 그로부터 정보를 수신할 수 있는 비일시적 매체들과는 구별되어야 한다.

본 발명의 실시예들을 수행하기 위해 로직을 프로그램하는데 사용되는 명령어들은 DRAM, 캐시, 플래시 메모리, 또는 다른 저장소와 같은, 시스템의 메모리 내에 저장될 수 있다. 또한, 명령어들은 네트워크를 통해, 또는 다른 컴퓨터 판독가능한 매체에 의해 배포될 수 있다. 따라서, 머신 판독가능한 매체는, 머신(예를 들어, 컴퓨터)에 의해 판독가능한 형태로 정보를 저장 또는 송신하는 임의의 메커니즘을 포함할 수 있고, 플로피 디스켓, 광 디스크, 콤팩트 디스크, 판독 전용 메모리(CD-ROM), 및 자기광 디스크, 판독 전용 메모리(ROM), 랜덤 액세스 메모리(RAM), 소거가능 프로그램가능한 판독 전용 메모리(EPROM), 전기적으로 소거가능 프로그램가능한 판독 전용 메모리(EEPROM), 자기 또는 광 카드, 플래시 메모리, 전기, 광, 음향 또는 다른 형태의 전파 신호(예를 들어, 반송파, 적회선, 디지털 신호 등)를 통해 인터넷을 거쳐 정보를 송신하는데 이용되는 유형의 머신 판독가능한 스토리지를 포함할 수 있다. 따라서, 컴퓨터 판독가능한 매체는 머신(예를 들어 컴퓨터)에 의해 판독가능한 형태로 전자 명령어들 또는 정보를 저장 또는 송신하기에 적절한 임의의 타입의 유형의 머신 판독가능한 매체를 포함하나, 이에 제한되지 않는다.

다음의 예들은 본 명세서에 따른 실시예들에 관한 것이다. 하나 이상의 실시예는 고속 데이터 링크의 제1 단을 송신기에 접속하고, 고속 데이터 링크의 제2 단을 수신기에 접속하여, 고속 데이터 링크가 초래하는 무선 주파수 간섭(RFI)을 완화하기 위해 RFI 완화 모듈을 포함하는 경로를 통해 송신기와 수신기를 접속하는 장치, 시스템, 머신 판독가능한 저장소, 머신 판독가능한 매체, 및 방법을 제공할 수 있으며, RFI 완화 모듈은 적어도 하나의 저항기, 적어도 하나의 인덕터 및 적어도 하나의 캐패시터를 포함한다.

적어도 하나의 예에서, 고속 데이터 링크는 범용 직렬 버스(USB) 3.0 데이터 링크이다.

하나 이상의 예들은 사용자 장비를 더 제공할 수 있으며, 사용자 장비는 고속 데이터 링크의 제1 단에 접속되는 송신기와, 고속 데이터 링크의 제2 단에 접속되는 수신기를 포함한다.

적어도 하나의 예에서, RFI 완화 모듈은 고속 데이터 링크의 제1 단에 위치한다.

적어도 하나의 예에서, RFI 완화 모듈은 고속 데이터 링크의 송신 라인에 접속되는 RFI 완화 회로를 포함한다.

적어도 하나의 예에서, 완화 회로는 제1 임피던스 및 제1 위상각을 갖는 제1 세그먼트, 및 제2 임피던스 및 제2 위상각을 갖는 제2 세그먼트를 포함한다.

적어도 하나의 예에서, 제1 세그먼트는 RFI를 초래하는 참조 파장의 1/4에 근사한 길이를 갖는다.

적어도 하나의 예에서, 제2 세그먼트는 제1 세그먼트보다 짧다.

적어도 하나의 예에서, RFI 완화 회로는 제1 세그먼트에 연결되는 저항기, 제1 세그먼트에 연결되는 제1 캐패시터, 제2 세그먼트에 연결되는 인덕터, 제2 세그먼트에 연결되는 제2 캐패시터를 더 포함한다.

적어도 하나의 예에서, 제1 캐패시터의 제1 캐패시턴스는 제2 캐패시터의 제2 캐패시턴스보다 크다.

적어도 하나의 예에서, 제1 캐패시터의 캐패시턴스는 대략 100 nF이다.

적어도 하나의 예에서, RFI에 대한 RFI 감소 대역은 제2 위상각, 인덕터, 및 제2 캐패시터에 의해 결정될 수 있다.

적어도 하나의 예에서, 참조 파장은 WiFi 주파수의 파장이다.

적어도 하나의 예에서, RFI 완화 모듈은 적어도 14 dB만큼 RFI를 감소시킨다.

본 명세서 전반에 걸쳐 "일 실시예" 또는 "실시예"에 대한 참조는, 그 실시예와 관련하여 설명된 특정한 피쳐, 구조 또는 특성이 본 발명의 적어도 일 실시예에 포함된다는 것을 의미한다. 따라서, 본 명세서의 전반에 걸쳐 어구 "일 실시예에서" 또는 "실시예에서"의 다양한 위치에서의 출현은 모두 동일한 실시예를 지칭하는 것일 필요는 없다. 또한, 특정한 피쳐, 구조 또는 특성은 하나 이상의 실시예에서 임의의 적절한 방식으로 조합될 수 있다.

앞선 명세서에서, 구체적인 예시적인 실시예들에 대하여 상세한 설명이 주어졌다. 그러나, 첨부의 특허청구범위에서 설명되는 바와 같이 본 발명의 더 넓은 사상 및 범주로부터 벗어나지 않고 다양한 수정 및 변경이 행해질 수 있다는 것은 명백할 것이다. 따라서, 명세서 및 도면은 제한적인 의미라기보다는 예시적인 의미로서 간주되어야 한다. 또한, 실시예 및 다른 예시적인 언어의 앞선 사용은 동일한 실시예 또는 동일한 예를 지칭할 필요는 없고, 잠재적으로 동일한 실시예뿐만 아니라 상이한 별개의 실시예들도 지칭할 수도 있다.

Claims (25)

1. 고속 데이터 링크, 및
   상기 고속 데이터 링크에 연결되는 무선 주파수 간섭(RFI) 완화 모듈
   을 포함하고,
   상기 RFI 완화 모듈은 상기 고속 데이터 링크가 초래하는 RFI를 감소시키고,
   상기 RFI 완화 모듈은,
   적어도 하나의 저항기,
   적어도 하나의 인덕터, 및
   적어도 하나의 캐패시터
   를 포함하는 장치.
2. 제1항에 있어서,
   상기 고속 데이터 링크는 범용 직렬 버스(USB) 3.0 데이터 링크인 장치.
3. 제1항에 있어서,
   상기 고속 데이터 링크의 제1 단에 접속되는 송신기를 포함하는 사용자 장비, 및
   상기 고속 데이터 링크의 제2 단에 접속되는 수신기
   를 더 포함하는 장치.
4. 제3항에 있어서,
   상기 RFI 완화 모듈은 상기 고속 데이터 링크의 제1 단에 위치하는 장치.
5. 제1항에 있어서,
   상기 RFI 완화 모듈은 상기 고속 데이터 링크의 송신 라인에 접속되는 RFI 완화 회로를 포함하는 장치.
6. 제5항에 있어서,
   상기 완화 회로는,
   제1 임피던스 및 제1 위상각을 갖는 제1 세그먼트, 및
   제2 임피던스 및 제2 위상각을 갖는 제2 세그먼트
   를 포함하는 장치.
7. 제6항에 있어서,
   상기 제1 세그먼트는 상기 RFI를 초래하는 참조 파장의 1/4에 근사한 길이를 갖는 장치.
8. 제7항에 있어서,
   상기 제2 세그먼트는 상기 제1 세그먼트보다 짧은 장치.
9. 제6항에 있어서,
   상기 RFI 완화 회로는,
   상기 제1 세그먼트에 연결되는 저항기,
   상기 제1 세그먼트에 연결되는 제1 캐패시터,
   상기 제2 세그먼트에 연결되는 인덕터, 및
   상기 제2 세그먼트에 연결되는 제2 캐패시터
   를 더 포함하는 장치.
10. 제9항에 있어서,
    상기 제1 캐패시터의 제1 캐패시턴스는 상기 제2 캐패시터의 제2 캐패시턴스보다 큰 장치.
11. 제10항에 있어서,
    상기 제1 캐패시터의 캐패시턴스는 대략 100 nF인 장치.
12. 제9항에 있어서,
    상기 RFI에 대한 RFI 감소 대역은 상기 제2 위상각, 상기 인덕터 및 상기 제2 캐패시터에 의해 결정될 수 있는 장치.
13. 제6항에 있어서,
    상기 참조 파장은 WiFi 주파수의 파장인 장치.
14. 제1항에 있어서,
    상기 RFI 완화 모듈은 적어도 14 dB 만큼 상기 RFI를 감소시키는 장치.
15. 무선 주파수 간섭(RFI) 완화를 제공하는 방법으로서,
    고속 데이터 링크의 제1 단을 송신기에 접속시키는 단계와,
    상기 고속 데이터 링크의 제2 단을 수신기에 접속시켜, 상기 고속 데이터 링크가 초래하는 RFI를 감소시키는 RFI 완화 모듈을 포함하는 경로를 통해 상기 송신기와 상기 수신기를 접속시키는 단계
    를 포함하고,
    상기 RFI 완화 모듈은,
    적어도 하나의 저항기,
    적어도 하나의 인덕터, 및
    적어도 하나의 캐패시터
    를 포함하는 방법.
16. 제15항에 있어서,
    상기 고속 데이터 링크는 범용 직렬 버스(USB) 3.0 데이터 링크를 포함하는 방법.
17. 제15항에 있어서,
    상기 RFI 완화 모듈은 상기 고속 데이터 링크의 제1 단에 위치하는 방법.
18. 제15항에 있어서,
    상기 RFI 완화 모듈은 상기 고속 데이터 링크의 송신 라인에 접속되는 RFI 완화 회로를 포함하는 방법.
19. 제15항에 있어서,
    상기 완화 회로는,
    제1 임피던스 및 제1 위상각을 갖는 제1 세그먼트, 및
    제2 임피던스 및 제2 위상각을 갖는 제2 세그먼트
    를 포함하는 방법.
20. 제19항에 있어서,
    상기 제1 세그먼트는 상기 RFI를 초래하는 파장의 1/4에 근사한 길이를 갖는 방법.
21. 제20항에 있어서,
    상기 제2 세그먼트는 상기 제1 세그먼트보다 짧은 방법.
22. 제19항에 있어서,
    상기 RFI 완화 회로는,
    상기 제1 세그먼트에 연결되는 저항기,
    상기 제1 세그먼트에 연결되는 제1 캐패시터,
    상기 제2 세그먼트에 연결되는 인덕터, 및
    상기 제2 세그먼트에 연결되는 제2 캐패시터
    를 더 포함하는 방법.
23. 제22항에 있어서,
    상기 제1 캐패시터의 제1 캐패시턴스는 상기 제2 캐패시터의 제2 캐패시턴스보다 큰 방법.
24. 제23항에 있어서,
    상기 제1 캐패시터의 캐패시턴스는 대략 100 nF인 방법.
25. 제15항에 있어서,
    상기 RFI 완화 모듈은 적어도 14 dB 만큼 상기 RFI를 감소시키는 방법.

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