CN104239040B - 用于n相数据映射的装置、系统和方法 - Google Patents

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Abstract

本申请公开了用于N相数据映射的装置、系统和方法。本文描述了装置、方法和系统用于提供一种方法，该方法用于：通过在至少一个消隐间隔期间执行训练序列而校准通道。在一个实施例中，装置包括第一控制逻辑，以在至少一个消隐间隔期间发送命令以生成预定的数据模式。此外，该装置包括第二控制逻辑，以确定接收的数据模式是否匹配预定的数据模式。

Description

用于N相数据映射的装置、系统和方法
本申请要求2013年6月14日提交的美国临时专利申请61/956,836和2013年7月15日提交的美国临时专利申请61/846,233的权益。
背景技术
本公开涉及计算系统，特别(但不排他地)涉及用于改善通信链路的性能的技术。
附图简要说明
图1是示出用于包括多核处理器的计算系统的框图的实施例的图表。
图2是示出低功率计算平台的实施例的图表。
图3是示出低功率数据传输平台的实施例的图表。
图4示出使用CSI2堆栈的移动生态系统，CSI2堆栈包括相机图像传感器和SOC器件。
图5示出根据本发明实施例的MIPI DSI输出驱动器。
图6示出与图5的实施例相关的进一步的实施例。
图7和图8示出根据本发明实施例的电路中的分割，以支持3相和4相模式。
图9示出与MIPI3相相关的实施例。
图10示出3相时钟恢复电路中的实施例。
图11示出通过切换3条数据线生成的可能的数据模式的时序图。
图12示出4相时钟恢复电路中的实施例。
图13显示从现有状态到下一状态中3个不同的电压电平的6个可能的分配。
图14显示根据本发明实施例的转换表。
图15显示到MIPI技术指导小组中建议的3相定义的MIPI4相增强中的实施例。
图16显示根据本发明的实施例的转换表。
图17显示可包括简单的解码器以将4位数据模式映射为16个不同的转换状态的算法。
图18是为由4个数据位定义的16个状态中的每一个显示推荐的随后的状态的转换表。
详细说明
在下面的描述中，提出了许多具体细节，例如具体类型的处理器和系统配置、具体的硬件结构、具体的架构和微结构细节、具体的寄存器配置、具体的指令类型、具体的系统组件、具体的测量/高度、具体的处理器流水线级和操作等的实例，以便提供本公开的全面理解。然而，对于本领域技术人员将显而易见的是：不必使用这些具体细节来实施本公开。在其他实例中，未详细描述公知的组件或方法，例如具体的和可替代的处理器架构、用于所述算法的具体的逻辑电路/代码、具体的固件代码、具体的互连操作、具体的逻辑配置、具体的制造技术和材料、具体的编译器实现、代码中算法的具体表达、具体的断电和门控技术/逻辑以及计算机系统的其它具体操作细节，以便避免不必要地模糊本公开。
虽然可参照专用集成电路中(例如在计算平台或微处理器中)的节能和能量效率来描述下面的实施例，但其他实施例适用于其它类型的集成电路和逻辑器件。本文所述实施例的相似的技术和教导可应用于也可从更好的能量效率和节能受益的其他类型的电路或半导体器件。例如，公开的实施例不限于台式计算机系统或超极本(UltrabooksTM)。并且也可用于其它设备中，例如手持设备、平板电脑、其它薄笔记本、片上系统(SOC)设备和嵌入式应用。手持设备的一些实例包括手机、因特网协议设备、数码相机、个人数字助理(PDA)和手持式PC。嵌入式应用通常包括微控制器、数字信号处理器(DSP)、片上系统、网络计算机(NetPC)、机顶盒、网络中枢、广域网(WAN)开关或可执行下面教导的功能和操作的任何其他系统。此外，本文所述的装置、方法和系统不限于物理计算设备，还可涉及用于节能和效率的软件优化。正如将在下面的描述中将变得易于显而易见的是：本文所述的方法、装置和系统的实施例(是否参照硬件、固件、软件或其组合)对于用性能考虑平衡的‘绿色技术’未来是至关重要的。
随着计算系统的发展，其中的组件正变得越来越复杂。结果，在组件之间耦合和通信的互连架构也越来越复杂，以确保满足最佳组件操作的带宽需求。此外，不同的市场分割要求互连架构的不同方面，以适合市场的需要。例如，服务器需要更高的性能，而移动生态系统有时能够牺牲功率节省的整体性能。然而，大多数织状结构(fabrics)的单一目的是提供具有最大功率节省的最高可能的性能。下面论述许多互连，其将可能从本文所述的公开的方面中受益。
注意：本文所述的装置、方法和系统可以在任何电子设备或系统中实现。作为具体说明，附图提供用于使用如本文所述的发明的示例性系统。如下面更详细地描述的系统，从上面的论述中公开、描述和再访问许多不同的互连。并且易于显而易见的是：上述的进展可应用于任意的这些互连、结构或架构。
参照图1，描述了用于包括多核处理器的计算系统的框图的实施例。处理器100包括任何处理器或处理设备，例如微处理器、嵌入式处理器、数字信号处理器(DSP)、网络处理器、手持式处理器、应用处理器、协处理器、片上系统(SOC)或用于执行代码的其他设备。在一个实施例中，处理器100包括至少两个核-核101和102，其可包括非对称核或对称核(示出的实施例)。然而，处理器100可包括任意数量的可以是对称的或不对称的处理元件。
在一个实施例中，处理元件指的是支持软件线程的硬件或者逻辑。硬件处理元件的实例包括：线程单元、线程槽、线程、处理单元、上下文、上下文单元、逻辑处理器、硬件线程、核和/或任何其它元件，所述任何其它元件能够保持处理器的状态，例如执行状态或架构状态。换言之，在一个实施例中，处理元件指的是能够与诸如软件线程、操作系统、应用程序或其他代码的代码独立关联的任何硬件。物理处理器(或处理器插槽)通常指的是集成电路，其可能包括任意数量的其它处理元件，例如核或硬件线程。
核通常是指位于集成电路上的逻辑，所述集成电路能够维持独立的架构状态，其中每个独立维持的架构状态与至少一些专用的执行资源相关联。和核相反，硬件线程通常是指位于集成电路上的任何逻辑，该集成电路能够维持独立架构状态，其中独立维持的架构状态共享对执行资源的访问。正如所见，当某些资源被共享，而其他专用于结构状态时，硬件线程与核的命名之间的线重叠。然而很多时候，核和硬件线程由作为单个逻辑处理器的操作系统查看，其中所述操作系统能够单独地调度每个逻辑处理器上的操作。
如图1所示，物理处理器100包括两个核-核101和102。此处，核101和102被认为是对称的核，即具有相同配置、功能单元和/或逻辑的核。在另一个实施例中，核101包括无序的处理器核，而核102包括有序的处理器核。然而，核101和102可以从任意类型的核中的单独选择，例如本机核、软件管理的核、适于执行本机指令集架构(ISA)的核、适于执行转换指令集结架构(ISA)的核、共同设计的核或其它已知的核。在异构核环境(即非对称核)中，某种形式的转换，例如二进制转换，可用于调度或执行一个或两个核上的代码。然而，在进一步的论述中，下面进一步详细描述在核101中所示的功能单元，因为核102中的单元以所述实施例中类似的方式操作。
正如所述，核101包括两个硬件线程101a和101b，其也被称为硬件线程槽101a和101b。因此，在一个实施例中诸如操作系统的软件实体可能将处理器100视为四个独立的处理器，即能够同步执行四个软件线程的四个逻辑处理器或处理元件。正如上面提到的，第一线程与架构状态寄存器101a相关联，第二线程与架构状态寄存器101b相关联，第三线程可能与架构状态寄存器102a相关联，而第四线程可能与架构状态寄存器102b相关联。这里，每个架构状态寄存器(101a、101b、102a和102b)可以被称为处理元件、线程槽或线程单元，如上文所述。如图所示，架构状态寄存器101a被复制在架构状态寄存器101b中，所以个别架构状态/上下文能够被存储，用于逻辑处理器101a和逻辑处理器101b。在核101中，其他较小的资源，例如指令指针以及在分配器和重命名器块130中的重命名逻辑也可被复制用于线程101a和101b。某些资源，例如重排序/隐退单元135中的重排序缓冲器、ILTB 120、加载/存储缓冲器和队列可通过分区来共享。其它资源，例如通用内部寄存器、页表基址寄存器、低级数据高速缓存和数据-TLB 115、执行单元140以及部分无序单元135可能被完全共享。
处理器100通常包括其它资源，其可以被完全共享，通过分区共享，或由处理元件专用/专用于处理元件。在图1中，示出了具有处理器的示例性的逻辑单元/资源的纯粹示例性处理器的实施例。注意，处理器可包括或省略任意的这些功能单元，以及包括未描述的任意的其它已知的功能单元、逻辑或固件。如图所示，核101包括简化的、代表性的无序(OOO)处理器核。但顺序处理器可用于不同的实施例中。OOO核包含分支目标缓冲器120以预测将被执行/采用的分支，并包含指令转换缓冲器(I-TLB)120为指令存储地址转换条目。
核101还包括耦合到提取单元120以解码提取的元件的解码模块125。在一个实施例中，提取逻辑包括分别与线程槽101a和101b相关联的单个序列发生器。核101通常与第一ISA相关联，第一ISA定义/指定可在处理器100上执行的指令。通常作为第一ISA的一部分的机器码指令包括该指令(被称为操作数)的一部分，其引用/指定待执行的指令或操作。解码逻辑125包括从它们的操作数中识别这些指令并在用于由第一ISA定义的处理的流水线中传递解码的指令的电路。例如，如下面更详细地论述的，在一个实施例中，解码器125包括经设计或适于识别诸如交易指令的具体指令的逻辑。由于解码器125的识别，架构或核101采取具体的、预定义的行动来执行与适当的指令相关联的任务。重要的是要注意：可响应于单个或多个指令来执行本文所述的任务、块、操作和方法中的任意一个；所述指令中的一些可能是新的或旧的指令。注意：在一个实施例中，解码器126识别相同的ISA(或其子集)。或者，在异构核环境下，解码器126识别第二ISA(或者是第一ISA的子集，或者是不同的ISA)。
在一个实例中，分配器和重命名器块130包括分配器以预留资源，例如寄存器文件以存储指令处理结果。然而，线程101a和101b可能能够无序执行，其中分配器和重命名器块130还预留其他资源，例如跟踪指令结果的重排序缓冲器。单元130还可包括寄存器重命名器，以将程序/指令引用寄存器重命名为处理器100内部的其它寄存器。重排序器/隐退单元135包括部件，例如上面提到的重排序缓冲器、加载缓冲器和存储缓冲器，以支持无序执行以及之后的无序执行的指令的顺序隐退。
在一个实施例中，调度器和执行单元块140包括：调度执行单元上指令/操作的调度器单元。例如，在执行单元的端口调度浮点指令，所述执行单元具有可用的浮点执行单元。与执行单元相关联的寄存器文件也被包含以存储信息指令处理结果。示例性的执行单元包括浮点执行单元、整数执行单元、跳转执行单元、加载执行单元、存储执行单元和其它已知的执行单元。
较低级数据高速缓存和数据转换缓冲器(D-TLB)150耦合到执行单元140。数据高速缓存将存储最近使用/操作的元件，例如数据操作数，其可能保持在存储器一致性状态。D-TLB将存储最近虚拟/线性到物理地址转换。作为具体的实例，处理器可包括页表结构以将物理存储器分成多个虚拟页。
此处，核101和102共享到较高级或进一步的高速缓存的访问，例如与片上接口110相关联的第二级高速缓存。注意：较高级或进一步指的是从执行单元增加或得到进一步的方式的高速缓存级。在一个实施例中，较高级的高速缓存是最后一级数据高速缓存——处理器100上的存储器层次中的最后的高速缓存——例如第二或第三级数据高速缓存。然而，较高级的高速缓存并不局限于此，因为它可与指令高速缓存相关联或包括指令高速缓存。追踪缓存——一种指令高速缓存——反而可在解码器125后耦合以存储最近解码的踪迹。此处，指令可能是指宏指令(即由解码器识别的一般指令)，其可解码为许多微指令(微操作)。
在所描述的配置中，处理器100还包括片上接口模块110，从历史上看，下面更详细描述的存储器控制器已被包括在处理器100外部的计算系统中。在这种情况下，片上接口110将与处理器100外部的设备通信，例如系统存储器175、芯片组(通常包括连接到存储器175的存储器控制器中枢和连接外围设备的I/O控制器中枢)、存储器控制器中枢、北桥或其他集成电路。并且在这种情况下，总线105可包括任何已知的互连，例如多点总线、点到点互连、串行互连、并行总线、相干(例如高速缓存相干)总线、分层协议架构、差分总线和GTL总线。
存储器175可以专用于处理器100或与系统中其它设备共享。存储器175的类型的常见实例包括DRAM、SRAM、非易失性存储器(NV存储器)以及其它已知的存储设备。注意：设备180可包括图形加速器、耦合到存储器控制器中枢的处理器或卡、耦合到I/O控制器中枢的数据存储、无线收发器、闪存设备、音频控制器、网络控制器或其它已知的设备。
然而最近，随着更多的逻辑和设备集成在单个管芯，例如SOC上，这些设备中的每一个可并入到处理器100上。例如在一个实施例中，存储器控制器中枢与处理器100在同一封装和/或管芯上。此处，核110的一部分(核上(on-core)部分)包括一个或多个用于与诸如存储器175或图形设备180的其它设备通过接口连接的控制器。包括用于与这样的设备通过接口连接的互连和控制器的配置通常被称为核上(或非核(un-core)配置)。例如，片上接口110包括用于片上通信的环互连和用于片外通信的高速串行点对点链路105。然而，在SOC环境中，甚至更多的设备可集成在单个管芯或集成电路上以提供具有高功能性和低功耗的小形状因数，所述更多的设备例如网络接口、协处理器、存储器175、图形处理器180以及任何其它已知的计算机设备/接口。
在一个实施例中，处理器100能够执行编译器、优化和/或转换器代码177以编译、转换和/或优化应用程序代码176，以支持本文所述的装置和方法或与之通过接口连接。编译器通常包括程序或程序组来将源文本/代码转换成目标文本/代码。通常，在多个相和多次运行中中用编译器完成程序/应用程序代码的编译，以将高级编程语言代码转换成低级机器或汇编语言代码。然而，单次运行编译器可能仍然用于简单的编译。编译器可以使用任何已知的编译技术，并执行任何已知的编译器操作，例如词法分析、预处理、语法分析、语义分析、代码生成、代码变换和代码优化。
较大的编译器通常包括多个相，但大多数情况下，这些相包括在两个一般相中：(1)前端，即通常在其中可能发生句法处理、语义处理以及一些变换/优化，以及(2)后端，即通常在其中发生分析、变换、优化和代码生成。一些编译器指的是中间，其示出编译器的前端和后端之间描述的模糊。结果，参照编译器的插入、关联、生成或其他操作可能发生在任何前述的相或通过数据集中，以及编译器的任何其它已知的相或通过数据集中。作为说明性的实例，编译器在编译的一个或多个相中可能插入操作、调用、函数等，例如在编译的前端相插入调用/操作，然后在变换相过程中将调用/操作变换成较低级别的代码。注意：在动态编译的过程中，编译器代码或动态优化代码可以插入这样的操作/调用，以及在运行时间期间优化执行的代码。作为具体的说明性的实例，二进制代码(已编译的代码)可在运行时间期间被动态优化。此处，程序代码可包括动态优化代码、二进制代码或者它们的组合。
类似于编译器，转换器，例如二进制转换器，或者静态地或者动态地转换代码以优化和/或转换代码。因此，参照执行代码、应用程序代码、程序代码或其他软件环境可能是指：(1)或者动态或者静态地执行编译器程序、优化代码优化器或转换器，以编译程序代码、保持软件结构、执行其它操作、优化代码或转换代码；(2)执行包括操作/调用的主程序代码，例如已被优化/编译的应用程序代码；(3)执行与主程序代码相关联的其他程序代码，例如库，以保持软件结构、执行其他软件相关的操作或优化代码；或(4)它们的组合。
参照图2，描述低功率计算平台的实施例。在一个实施例中，低功率计算平台200包括：用户终端，例如电话、智能电话、平板电脑、超便携式笔记本电脑、笔记本电脑、台式机、服务器、发送设备、接收设备或任何其它已知的或可用的计算平台。示出的平台描述耦合多个不同设备的许多不同的互连。下面提供这些互连的示例性论述，以提供关于实现和包含的选项。然而，无需低功率平台200包括或实现所述的互连或设备。此外，可包括未被具体显示的其它设备和互连结构。
在图表的中心开始，平台200包括应用处理器205。通常这包括低功率处理器，其可以是本文所述的或在工业中已知的处理器配置的版本。作为一个实例，处理器200被实现为片上系统(SoC)。作为具体的示例性实例，处理器200包括基于架构CoreTM的处理器，例如可从加州圣克拉拉的英特尔公司获得的i3、i5、i7或另一种这样的处理器。然而，理解的是：例如可从加州桑尼维尔的先进微设备公司(AMD)获得的其他低功率处理器、来自加州桑尼维尔的MIPS技术公司的基于MIPS的设计、从ARM控股公司或其消费者或其被许可方或采用者批准的基于ARM的设计，可能反而出现在其他实施例中，例如苹果A5/A6处理器、高通Snapdragon处理器或TI OMAP处理器。
图3是示出低功率数据传输平台的实施例的图表。如图所示，应用层、协议标准层和物理标准层显示在图中。特别地，应用层提供了相机串行接口(CSI)的各种实例——311、316、356、361、367、371和376。值得注意的是，CSI可包括单向差分串行接口以发送数据和时钟信号。
协议标准层包括CSI接口310和数字串行接口(DSI)315的另一个实例。DSI可定义主机处理器和使用D-PHY物理接口的外围设备之间的协议。此外，协议标准层包括DigRF接口355、UniPro接口360、低延迟接口(LLI)365、超高速芯片间(SSIC)接口370和外围组件互连快速(PCIe)375接口。
最后，物理标准层提供了D-PHY305子层。可由本领域普通技术人员理解的是：D-PHY包括物理层解决方案，MIPI相机接口、显示器串行接口以及通用高速/低速接口基于物理层解决方案。此外，物理标准层包括M-PHY子层Q650，这是D-PHY的接续者，需要较少的引脚，并提供每个引脚(对)更多的带宽以及改善的功率效率。
如下面进一步描述的本发明的实施例可以在各种系统和平台中实现，包括图1、2和3中示出的那些。
图4示出使用CSI2堆栈的移动生态系统，其包括相机图像传感器和SOC器件。在一个实施例中，为了确保n相D-PHY应用的通道强健，根据CSI2 CCI(相机命令接口)协议、通过I2C接口，将已知的训练有序集(TS)从SOC器件发送到相机图像传感器。随后，从SOC器件通过I2C接口生成命令以从相机图像传感器生成TS有序集。
例如，确保n相D-PHY解决方案的强健通道的解决方案可包括如下。使用现有的I2C接口、通过CSI2CCI协议、可用已知的TS有序集(例如32'hA5A5)编程驻留在相机图像传感器中的32位寄存器。在一个实施例中，TS有序集包括预定的数据模式。然后，在水平消隐/垂直消隐间隔期间，可从SOC器件通过CSI2CCI启动命令以通过n相通道发送TS有序集。在一个或多个应用程序中，该间隔的时间间隔可能持续约10微秒。该命令可被重复，直到已由SOC器件中的n相接收器实现强健的DLL锁定。在一个实施例中，命令可被重复几次(例如10次迭代)，用于各种DLL延迟设置，直到再现预定的数据模式为止。
本实施例的各种变化可能在本发明的范围之内。训练序列可包括启动来自SOC器件的命令，以在消隐间隔期间通过n相通道发送TS有序集。训练序列可能在初始化期间或定期在运行期间开始以重新校准链接。消隐间隔可包括水平和/或垂直消隐间隔。该命令可包括用于DLL延迟的设定。TS有序集可以是在驻留在相机图像传感器中的寄存器内编程的独特的数据模式。可以用不同的DLL延迟值继续重新开启该命令，直到实现编程的独特的数据模式的匹配。
由于以下原因，可能期望使用这些实施例中的一个或多个。通过在消隐间隔周期期间在通道内使用训练序列，实施例可以节省带宽。可在多个间隔期间执行该序列，使得可在单个间隔期间执行该序列的一部分。可在初始化期间并且定期执行该序列，以维持信道强健性。
图5示出根据本发明实施例的MIPI DSI输出驱动器。输出驱动器或者用50欧姆上拉或者用50欧姆下拉使能工作。在一个实施例中，驱动器用0.4V电源工作，并且驱动入50欧姆终端到0.2V。本领域普通技术人员可以理解：驱动器外部是接收器(未示出)处的终端点。
在一个实施例中，3相操作将输出驱动器分割成两个100欧姆驱动器，该100欧姆驱动器可工作在三种模式之一：驱动低(0.1V)，其中两个100欧姆下拉被并联使能；驱动中(0.2V)，其中100欧姆上拉与100欧姆下拉并联工作，以及驱动高(0.3V)，其中两个100欧姆上拉都被使能。在一个实施例中，驱动器工作在0.4V，同时50欧姆终端在0.2V。
图6示出与图5的那些实施例相关的进一步的实施例。在一个实施例中，对于4相模式，输出驱动器被划分成三个150欧姆驱动器。四种操作模式用上拉和下拉驱动器的各种组合显示，上拉和下拉驱动器在不同电压电平上用5欧姆输出驱动器的戴维南等效来使能。另外，电源电压上升到0.5V，同时50欧姆终端上升到0.25V。四种模式是：驱动0.1V-打开所有的下拉；驱动0.2V-打开2个下拉，1个上拉；驱动0.3V-打开2个上拉，1个下拉；以及驱动0.4V-打开所有的上拉。
图7示出根据本发明实施例的电路中的分割，以支持3相和4相模式。通过使用与300欧姆驱动器并联的150欧姆驱动器而生成用于3相的100欧姆驱动器。通过使用两个300欧姆的驱动器来生成4相的150欧姆操作，以生成所需的150欧姆驱动器之一。
该电路的其余部分是小的解码器，以使能每个模式的各种选择晶体管。DSI模式使用单一数据位来定义高或低的状态。3相和4相模式使用2个数据位来定义3个或4个状态。
图8示出实施例，其中用于3相的00、01、1X(参见数据列)分别代表0.1V、0.2V和0.3V。此外，用于4相的00、01、10和11分别表示0.1V、0.2V、0.3V和0.4V。
本实施例的各种变化可能在本发明的范围之内。用于3相和4相MIPI数据映射的输出驱动器可包括将单输出驱动器分区为多个驱动器。单输出驱动器可以是分区成三个150欧姆驱动器的50欧姆驱动器。100欧姆驱动器可用于3相MIPI数据映射，通过使用与300欧姆驱动器并行的150欧姆驱动器而生成100欧姆驱动器。150欧姆驱动器可用于4相MIPI数据映射，通过使用两个300欧姆驱动器来生成150欧姆驱动器以生成一个150欧姆驱动器。可在三种模式之一工作的3相MIPI数据映射可以将输出驱动器分割成两个100欧姆驱动器。4相MIPI数据映射可以在4种模式之一工作-驱动低、驱动中1、驱动中2和驱动高。
图9示出另一实施例。MIPI3相定义3个模拟数据信号以利用每个时钟周期发送数据。这3个信号可被驱动到3个不同的电压电平之一，类似于具有0.2V的附加信号的MIPICSI/DSI。在任何时间，一个信号将在3个电压电平中的每一个上。有5个转换状态，以及至少一个切换数据对。有效状态被标记为类型1至5。
图10示出3相时钟恢复电路中的另一个实施例。如图所示，三条数据线(A、B和C)被路由到3个差分比较器。每个数据线与其他数据线中的每一个比较(A与B、A与C以及B与C)。这些比较器信号的真值和补码被发送到掩蔽电路。真值或补码的信号将被掩蔽，使得只有上升转变仍然为DLL生成早期的时钟(preclk)。在固定的DLL延迟后产生恢复的时钟(clkout)。恢复的时钟用于在最佳的时间、在数据眼的中心锁存数据信号。锁存的数据信号变为下一个数据周期的掩码。所示的恢复电路可以是MIPI3相接收器的部件。第一个3相产品包括相机传感器，而与本公开一致的SOC器件可实现接口的接收器部分。
图11示出通过切换3条数据线生成的可能的数据模式的时序图。如图所示，当比较器输出信号(AB#，BA#等)包括焊盘切换时的上升和下降转换。在一个实施例中，比较器输出信号之一将被过滤，使得在周期的开始时，被掩蔽的信号都将为低。在该实施例中，比较器输出信号中的至少一个将切换高，生成preclk。添加DLL延迟以产生恢复的时钟clkout。
图12示出4相时钟恢复电路的实施例。在一个实施例中，扩大时钟恢复电路到4相包括添加额外的比较器和较宽的OR门，以生成被掩蔽信号。在该实施例中，4相包括6个比较器，以比较每个引脚和其他所有的引脚。此外，每个比较器可以被分配一个掩码，而每个比较器可包括触发器电路(未示出)。可添加少量的逻辑，以在双模式设计中的3相和4相操作之间切换。恢复电路可以嵌入到3相接收器的模拟前端内。
图13显示从现有状态到下一状态中3个不同的电压电平的6个可能的分配。转换类型A是无效的，因为没有转换，所以时钟是不可检测的。剩余5个转换类型中的每一个是有效的。两个转换类型(D和E)具有全部的3个线切换。该转换类型可由任何有效的转换类型跟随而无风险。其他3个转换类型(B、C和F)具有一个静态信号。该转换类型可由任何转换类型跟随，除了重复之前的转换类型。例如，转换类型B可由C、D、E或F跟随，而不是另一个类型B转换。
MIPI3相是协议，通过引入在中间电压电平的第三个数据信号，该协议可提高MIPICSI和MIPI DSI数据传输。在一个实施例中，在任何给定的时间，一个模拟信号将在0.1V、0.2V和0.3V。此外，每个数据周期切换三个模拟信号中的至少两个，这取决于数据模式。因而，可实现自同步接口。实施例可使用新的数据映射功能，该数据映射功能保证在每两个时钟周期至少切换一次所有的模拟信号。在一个实施例中，有在每个时钟周期期间可能出现的5个转换状态。该实施例使用智能映射算法来选择转换状态，如果在之前的周期期间没有切换，则该转换状态迫使信号切换。每个状态可能具有至少4个可用的下一状态，允许每个时钟周期传送两位信息。
该实施例可为所有的3个模拟数据信号将符号间干扰(ISI)降低到2个时钟周期的数据长度。该实施例对静态数据信号的长度没有限制。此外，该实施例可以使用新的状态机，用于编码器和解码器电路。查找表比现有的查找表简单得多。它只使用查看来自先前时钟周期的2位数据以及当前的2数据位，以确定下一个转换。每个可能的数据模式将生成至少4个潜在的转换状态，以允许2位信息被打包进每个时钟周期中。此外，实施例可能生成更好的ISI并以更快的时钟速率运行，以补偿较低的数据密度(每时钟2个数据位对比用于现有的MIPI3相提出的每时钟2.28个数据位)。最后，简单得多的编码器和解码器可被配置用于所述的MIPI3相协议。
图14显示定义映射的转换表，该映射将允许来自每个现有状态的4个下一状态并防止数据模式具有大于1个时钟周期的数据长度。每个现有的状态定义4个下一状态，因此每个时钟周期只需要发送2位数据信息。
图15显示到MIPI技术指导小组中建议的3相定义的MIPI4相增强中的实施例。它在每个时钟周期期间用至少一对信号转换将4个模拟数据信号驱动到4个不同的电压电平。有23个不同的转换类型。选择导致最佳的电压容限的16个数据转换以允许每时钟周期发送4位信息。
现有的3相建议使用3线提供每个周期2.28位的最大数据带宽。本实施例使用4线将数据带宽增加到每时钟周期4位信息。当以相同频率运行时，在每根线上数据带宽有31％的改善。
MIPI3相协议定义驱动到3个不同的电压电平之一的3个模拟数据信号，类似于具有在0.2V的附加信号的MIPI CSI/DSI。在任何时间，一个信号将在3个电压电平中的每一个上。将此扩展到4相操作增加了驱动到第4个电压电平的额外的线。每个时钟周期导致至少2个信号转换，有时是3个或4个信号转换。该表格显示具有4个电压电平的4个信号的每个可能的转换状态。这些转换状态被标记为A到Z(忽略I和O)。注意：转换类型A是无效的，因为它不具有任何转换，因此时钟无法恢复。
这些数据转换中的一些被认为是带有风险的，因为它们具有大的电压转换，并且将仅仅开发少量的电压容限。例如，数据转换K、L、R、S、U、V和X可被认为是带有风险的。将不使用这些转换，并且只选择最好的16个最好的转换。
图16显示16个最好的转换状态并且4个数据位被分配给每一个的表格。例如，如果数据模式是“0000”，则较低的2条数据线将切换而较高的2条数据线保持静态。
图17显示可包括简单的解码器以将4位数据模式映射为16个不同的转换状态的算法。该接收器将使用逆表来将16个转换状态映射回4个数据位中。
图18是为由4个数据位定义的16个状态中的每一个显示推荐的随后的状态的转换表。
MIPI4相在每个时钟周期期间用至少一对信号转换将4个模拟数据信号驱动到4个不同的电压电平。当信号保持静态很长一段时间(例如ISI)时，定时失真会发生。该实施例定义了一种数据映射算法，该算法迫使每个数据信号每2个时钟周期至少切换一次，以限制ISI的影响。
该算法确定哪些信号在之前的周期期间没有转换，并确定转换类型以用于下一个周期。在一个实施例中，有16个可能的转换类型，而算法选择它们的16个之一，以在每个时钟周期打包4位数据。
该实施例使用4线将数据带宽增加到每时钟周期4位信息，当在相同频率运行时，它在每线数据带宽方面提供了31％的改善。
虽然本公开已经描述了关于有限数量的实施例，但本领域技术人员将理解其中的许多修改和变化。所附权利要求旨在覆盖落入本公开真实精神和范围内的所有这些修改和变化。
设计可能会经历各种阶段，从创建到模拟到制造。表示设计的数据可以许多方式表示设计。首先，因为在模拟中有用，可使用硬件描述语言或另一种功能描述语言来表示硬件。另外，可在设计过程的某些阶段产生具有逻辑和/或晶体管门的电路级模型。此外，在某个阶段，大多数设计达到表示硬件模型中各种设备的物理布局的数据级。在使用常规半导体制造技术的情况下，表示硬件模型的数据可以是在用于掩蔽的不同掩蔽层上指定存在或不存在各种特征的数据，所述掩蔽用于生产集成电路。在设计的任何表示中，数据可以存储在任何形式的机器可读介质中。存储器或者磁或光存储设备，例如光盘，可以是存储通过光或电波发送的信息的机器可读介质，所述光或电波经调制或以其他方式生成以发送这种信息。当发送指示或携带代码或设计的电载波时，就执行电信号的复制、缓冲或重新传输而言，新的副本被生成。因此，通信提供商或网络提供商至少暂时可在有形的机器可读介质上存储实施本公开实施例的技术的物品，例如编码成载波的信息。
本文中所使用的模块指的是硬件、软件和/或固件的任意组合。例如，模块包括与非瞬态介质相关联以存储适于由微控制器执行的代码的硬件，例如微控制器。因此，在一个实施例中，模块的参考是指硬件，该硬件经专门配置以识别和/或执行在非瞬态介质中保持的代码。此外，在另一实施例中，模块的使用是指包括代码的非瞬态介质，该代码特别适合于由微控制器执行以执行预定的操作。并且可以推断，在另一个实施例中，术语模块(在该实例中)可以指微控制器和非瞬态介质的组合。经常被示为分离的模块边界通常变化，并可能重叠。例如，第一和第二模块可以共享硬件、软件、固件或它们的组合，同时可能预留了一些独立的硬件、软件或固件。在一个实施例中，术语逻辑的使用包括硬件，例如晶体管、寄存器或其它硬件，例如可编程逻辑器件。
在一个实施例中，使用短语“用于(to)”或“被配置为”指的排列、放在一起、制造、许诺销售、进口和/或设计设备、硬件、逻辑或元件以执行指定的或确定的任务。在这个实例中，如果经设计、耦合和/或互连以执行所述指定的任务，则装置或其不工作的元件仍然“被配置为”执行指定的任务。作为纯粹的说明性实例，逻辑门在运行过程中可以提供0或1。但“被配置为”向时钟提供使能信号的逻辑门并不包括可提供1或0的每个可能的逻辑门。相反，逻辑门是在操作期间1或0输出将使能时钟以某种方式耦合的一种门。再次注意的是：术语“配置为”的使用不需要操作，而是专注于装置、硬件和/或元件的潜伏状态，其中在潜伏状态中，当该装置、硬件和/或元件正在运行时，该装置、硬件和/或元件经设计以执行具体任务。
此外，在一个实施例中，短语“能够/以”和或“可操作以”的使用是指以这样一种方式设计的一些装置、逻辑、硬件和/或元件，以指定方式使能装置、逻辑、硬件和/或元件的使用。如上注意：在一个实施例中，能够以或可操作以的使用是指装置、逻辑、硬件和/或元件的潜伏状态，其中该装置、逻辑、硬件和/或元件不在运行，但以这样一种方式设计，以具体方式使能装置的使用。
如本文所使用的，值包括数量、状态、逻辑状态或二进制逻辑状态中的任何已知表示。通常，逻辑电平、逻辑值或逻辑的值的使用也被称为1和0，其简单地表示二进制逻辑状态。例如，1是指高逻辑电平而0是指低逻辑电平。在一个实施例中，存储单元，例如晶体管或闪存单元，可能能够保持单个逻辑值或多个逻辑值。然而已使用了计算机系统中值的其它表示。例如，十进制数十还可被表示为二进制值的1010和十六进制字母A。因此，值包括能够在计算机系统中保持的信息的任何表示。
此外，可以通过值或部分值来表示状态。例如，第一个值，例如逻辑1，可以表示默认或初始状态，而第二个值，例如逻辑0，可表示非默认状态。此外，在一个实施例中，术语复位和设置分别是指默认和更新的值或状态。例如，默认值可能包括高逻辑值，即复位，而更新的值可能包括低逻辑值，即设置。注意：值的任何组合可用来表示任何数量的状态。
上面阐述的方法、硬件、软件、固件或代码的实施例可通过可由处理元件执行的指令或代码来实现，所述指令或代码存储在机器可访问的、机器可读的、计算机可访问的或计算机可读的介质上。非瞬态机器可访问的/可读的介质包括任何机制，所述机制以可由诸如计算机或电子系统的机器可读的形式提供(即存储和/或发送)信息。例如，非瞬态机器可访问介质包括：随机存取存诸器(RAM)，例如静态RAM(SRAM)或动态RAM(DRAM)；ROM；磁或光存储介质；闪存设备；电存储装置；光存储设备；声学存储设备；其他形式的存储设备，用于保持从瞬态(传播的)信号(例如载波、红外信号、数字信号)接收的信息；等等，这些将不同于可从中接收信息的非瞬态介质。
用于编程逻辑以执行本公开的实施例的指令可存储在系统的存储器中，例如DRAM、高速缓存、快闪存储器或其它存储设备。此外，可通过网络或通过其他计算机可读介质分配该指令。因此，机器可读介质可包括用于以机器(例如计算机)可读形式存储或发送信息的任何机制，但不限于软盘、光盘、致密盘、只读存储器(CD-ROM)、以及磁光盘、只读存储器(ROM)、随机存取存储器(RAM)、可擦除可编程只读存储器(EPROM)、电可擦除可编程只读存储器(EEPROM)、磁卡或光卡、快闪存储器、或在因特网上通过电、光、声或其它形式的传播信号(例如载波、红外信号、数字信号等)传输信息所用的有形的机器可读存储设备。因此，该计算机可读介质包括任何类型的有形机器可读介质，适合于以机器(例如计算机)可读形式存储或发送电子指令或信息。
贯穿本说明书提及的“一个实施例”或“一实施例”意味着结合包括在本公开的至少一个实施例中的实施例所述的特殊的特征、结构或特性。因此，在贯穿此说明书中各个地方的短语“在一个实施例中”或“在一些实施例中”的出现并不一定都指同一实施例。此外，特殊的特征、结构或特性可以一个或多个实施例中任何合适的方式组合。
在前述说明书中，已参考具体示例性实施例给出详细的描述。然而，将显而易见的是：可对其做出各种修改和改变而不脱离如所附权利要求所阐述的本公开的更宽的精神和范围。因此本说明书和附图被认为是说明性的意义而不是限制性的意义。此外，前述实施例和其它示例性语言的使用不一定是指相同的实施例或相同的实例，而是可以指不同的和独特的实施例，以及可能是指相同的实施例。

Claims (2)

1.一种非瞬态计算机可读介质，存储用于一种方法的机器执行的计算机可读指令，所述方法用于：
使用数据映射功能经由信道传输相机数据，其中所述信道包括至少三个分开的线，其中所述数据映射功能每两个时钟周期至少一次在所述至少三个分开的线的第一线上切换第一模拟相机信号，每两个时钟周期至少一次在所述至少三个分开的线的第二线上切换第二模拟相机信号，并且每两个时钟周期至少一次在所述至少三个分开的线的第三线上切换第三模拟相机信号，所述第二模拟相机信号与所述第一模拟相机信号分开，所述第二线与所述第一线分开，所述第三模拟相机信号与所述第一模拟相机信号、所述第二模拟相机信号分开，并且所述第三线与所述第一线、所述第二线分开。
2.一种用于数据映射的装置，包括：
用于使用数据映射功能经由信道传输相机数据的装置，其中所述信道包括至少三个分开的线，其中所述数据映射功能每两个时钟周期至少一次在所述至少三个分开的线的第一线上切换第一模拟相机信号，每两个时钟周期至少一次在所述至少三个分开的线的第二线上切换第二模拟相机信号，并且每两个时钟周期至少一次在所述至少三个分开的线的第三线上切换第三模拟相机信号，所述第二模拟相机信号与所述第一模拟相机信号分开，所述第二线与所述第一线分开，并且所述第三模拟相机信号与所述第一模拟相机信号、所述第二模拟相机信号分开，并且所述第三线与所述第一线、所述第二线分开。
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