JP2021090188A - ストリーミングファブリックインタフェース - Google Patents

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Abstract

【課題】エージェントをファブリックに結合するためのインタフェースを提供する。【解決手段】エージェントをファブリックに結合するためのインタフェース２０５は、ロード／ストア相互接続プロトコルをサポートし、複数の物理レーンの第１のサブセットに実装されるヘッダチャネルを含む。ヘッダ（ＨＤＲ）チャネルは、パケットのヘッダデータを送信する際に使用するためのインタフェースの複数レーンの第１のセットである信号５０５、５１５、５２０のセットを具現化する。インタフェースは、さらに、複数の物理レーンの別個の第２のサブセットに実装されるデータチャネルを含む。データ（ＤＡＴＡ）チャンネルは、インタフェースの複数レーンの追加セットにマップされ、メッセージのペイロードデータを送信する際に使用される、別の信号５１０、５２５、５３０のセットを具現化する。【選択図】図５

Description

［関連技術］
本出願は、２０１９年１２月５日に出願された米国仮特許出願第６２／９４４，２０７号の利益を主張するものであり、その開示は、本出願の開示の一部であるとみなされ、その全体が参照により本明細書に組み込まれる。
本開示は、コンピューティングシステム、特に（排他的ではないが）ポイントツーポイント相互接続（point-to-point interconnects）に関する。
半導体加工および論理設計の進歩により、集積回路デバイス上に存在し得るロジックの量の増加が可能になった。当然の結果として、コンピュータシステム構成は、システム内の単一または複数の集積回路から、個々の集積回路上に存在する複数のコア、複数のハードウェアスレッド、および複数の論理プロセッサ、ならびにそのようなプロセッサ内に集積された他のインタフェースへと進化してきた。プロセッサまたは集積回路は、典型的には、単一の物理的プロセッサダイを有し、プロセッサダイは、任意の数のコア、ハードウェアスレッド、論理プロセッサ、インタフェース、メモリコントローラハブなどを含むことができる。
より小さなパッケージにおいてより多くの処理能力を適合させるより大きな能力の結果として、より小さいコンピューティングデバイスは、人気が高まっている。スマートフォン、タブレット、超薄型ノートパソコン、および他のユーザ機器が指数関数的に伸びている。しかし、これらの小さいデバイスは、データ記憶およびフォームファクタを超える複雑な処理の両方のために、サーバに依存している。その結果、高性能コンピューティング市場（すなわち、サーバ空間）の需要も増加している。例えば、現代のサーバでは、典型的には、複数のコアを有する単一のプロセッサだけでなく、計算能力を増大させるための複数の物理的プロセッサ（マルチソケットとも呼ばれる）が存在する。しかし、処理能力がコンピューティングシステム内のデバイスの数と共に増加するにつれて、ソケットと他のデバイスとの間の通信は、より重要になる。
実際、相互接続は、主に電気通信を扱う従来のマルチドロップバスから、高速通信を容易にする本格的な相互接続アーキテクチャへと成長してきた。残念ながら、将来のプロセッサに対する需要はさらに高いレートで消費するので、対応する需要は、既存の相互接続アーキテクチャの能力に置かれる。
システムオンチップ（ＳｏＣ）デバイスの例示の実施形態を示す簡略ブロック図である。 ストリーミングファブリックインタフェースの簡略ブロック図である。 別の例示的なストリーミングファブリックインタフェースの簡略ブロック図である。 例示的なコンピュートエクスプレスリンク（ＣＸＬ）トポロジを示す簡略ブロック図である。 例示的なストリーミングファブリックインタフェースのチャネルの簡略ブロック図である。 例示的な受信機バッファを示す簡略ブロック図である。 ストリーミングファブリックインタフェースのヘッダチャネルに対するメタデータの例示的なフィールドの表現である。 例示的なストリーミングファブリックインタフェースのヘッダチャネル上の例示的なデータフローを示すタイミング図である。 例示的なストリーミングファブリックインタフェースのデータチャネル上の例示的なデータフローを示すタイミング図である。 例示的なフレキシブルオンダイ（flexible on-die）ファブリックインタフェースのための例示的な初期化状態機械を示す図である。 例示的なフレキシブルオンダイファブリックインタフェースの初期化を示すタイミング図である。 例示的なフレキシブルオンダイファブリックインタフェースにおける切断フローの第１の例を示すタイミング図である。 例示的なフレキシブルオンダイファブリックインタフェースにおける切断フローの第２の例を示すタイミング図である。 ロード／ストアプロトコルのための例示的ストリーミングファブリックインタフェースを使用するシグナリングの例示的な技術を示すフロー図である。 ロード／ストアプロトコルのための例示的ストリーミングファブリックインタフェースを使用するシグナリングの例示的な技術を示すフロー図である。 マルチコアプロセッサを含むコンピューティングシステムのブロック図の一実施形態を示す。 マルチコアプロセッサを含むコンピューティングシステムのブロック図の別の実施形態を示す。 プロセッサのブロック図の一実施形態を示す。 プロセッサを含むコンピューティングシステムのブロック図の別の実施形態を示す。 複数のプロセッサを含むコンピューティングシステムのブロックの一実施形態を示す。 システムオンチップ（ＳｏＣ）として実装されたシステムの例を示す。
以下の説明では、本開示の完全な理解を提供するために、特定のタイプのプロセッサおよびシステム構成、特定のハードウェア構造、特定のアーキテクチャおよびマイクロアーキテクチャの詳細、特定のレジスタ構成、特定の命令タイプ、特定のシステムコンポーネント、特定の寸法／高さ、特定のプロセッサパイプラインステージおよび動作などの例のような、多数の特定の詳細が説明される。しかし、当業者には、これらの特定の詳細は、本開示の実施形態を実施するために使用される必要はないことが明らかであろう。他の例では、本開示を不必要に不明瞭にすることを避けるために、特定のおよび代替のプロセッサアーキテクチャ、記述されたアルゴリズムのための特定の論理回路／コード、特定のファームウェアコード、特定の相互接続動作、特定の論理構成、特定の製造技術および材料、特定のコンパイラ実装、コードにおけるアルゴリズムの特定の表現、特定のパワーダウンおよびゲーティング技術／論理ならびにコンピュータシステムの他の特定の動作詳細などの良く知られた構成要素または方法が詳細に説明されていない。
以下の実施形態は、コンピューティングプラットフォームまたはマイクロプロセッサなどの特定の集積回路における効率的な高速データ伝送およびコンフィギュアビリティを参照して説明することができるが、他の実施形態は、他のタイプの集積回路およびロジックデバイスに適用可能である。本明細書に記載する実施形態の同様の技術および教示は、より良いエネルギ効率およびエネルギ節約からも利益を得ることができる他のタイプの回路または半導体デバイスにも適用することができる。例えば、開示された実施形態は、サーバ、ブレード、デスクトップコンピュータシステム、システムオンチップ（ＳｏＣ）デバイス、ハンドヘルドデバイス、タブレット、セットトップボックス、車載型コンピューティングシステム、コンピュータビジョンシステム、ゲームシステム、機械学習システム、および組み込みアプリケーションとして具現化されたコンピューティングシステムに適用することができる。以下の説明で容易に明らかになるように、本明細書に記載される方法、装置、およびシステムの実施形態（ハードウェア、ファームウェア、ソフトウェア、またはそれらの組み合わせに関するものであるか否かを問わない）は、高性能コンピュータ相互接続およびそれらのそれぞれのシステムの開発に有益である。
コンピューティングシステムが進歩するにつれて、その中のコンポーネントはより複雑になってきている。その結果、コンポーネント間で結合し通信するための相互接続アーキテクチャも、最適なコンポーネント動作のための帯域幅要件が満たされることを確実にするために、複雑さを増している。さらに、異なる市場セグメントは、市場のニーズに適合するために相互接続アーキテクチャの異なる態様を必要とする。例えば、サーバはより高いパフォーマンスを必要とするが、モバイルエコシステムは、時には、省電力のために全体的なパフォーマンスを犠牲にすることができる。しかし、最大の電力節約で可能な限り最高の性能を提供することは、ほとんどのファブリックの唯一の目的である。以下では、本明細書に記載される解決策の態様から潜在的に利益を得るであろう、いくつかの相互接続が議論される。
一例として、相互接続ファブリックアーキテクチャは、ペリフェラルコンポーネントインターコネクト（ＰＣＩ）エクスプレス（ＰＣＩｅ）アーキテクチャを含む。ＰＣＩｅの主な目的は、異なるベンダーのコンポーネントおよびデバイスが、複数の市場セグメント、クライアント（デスクトップおよびモバイル）、サーバ（スタンダードおよびエンタープライズ）、組み込みデバイスおよび通信デバイスにまたがるオープンアーキテクチャで相互運用できるようにすることである。ＰＣＩエクスプレスは、広範な将来のコンピューティングおよび通信プラットフォーム用に定義された高性能の汎用Ｉ／Ｏ相互接続である。使用モデル、ロードストアアーキテクチャ、およびソフトウェアインタフェースなどのいくつかのＰＣＩ属性は、その改訂によって維持されてきまたが、以前のパラレルバスの実装は、高度にスケーラブルな完全なシリアルインタフェースに置き換えられてきた。より最近のバージョンのＰＣＩエクスプレスは、ポイントツーポイント相互接続、スイッチベースの技術、およびパケット化されたプロトコルの進歩を利用して、新しいレベルの性能と機能を提供している。パワーマネジメント、サービスの品質（ＱｏＳ）、ホットプラグ／ホットスワップサポート、データ保全性、エラー処理は、ＰＣＩエクスプレスでサポートされている高度な機能の一部である。
ファブリックをプロトコルエージェントに結合するための従来のストリーミングインタフェースは、一般に、専有インタフェース（例えば、Intel（商標）On-Chip System Fabric（ＩＯＳＦ（商標）））、コヒーレントまたは順不同プロトコルのために開発されたインタフェース、および現代のプロトコルおよびアーキテクチャにおける進化するデータレートを扱うためのスケーリングにあまり適応していない他のインタフェースが含まれている。例えば、独自のインタフェースは、カスタムまたはユースケースに特有の情報または機能を持ち、これは、インタフェースの標準化を妨げたり、次世代帯域幅にスケールできない場合がある。他の従来のインタフェースは、例えば、パケットを運ぶためのデータバスとして、より一般的な方法で定義されることができる。しかし、伝統的なバス定義およびインタフェースは、特に、データレートが増加し、より多くのパケットがクロックサイクル毎に処理されることを可能にするにつれて、特に、複数のフロー制御クラスまたは仮想チャネルが存在する場合に、受信機デコードの複雑性をもたらす可能性がある。一例として、任意のチャネルまたはフロー制御の４つ（またはそれより多く）のパケットが所与のクロックサイクルに到達する可能性があり、これらが共有バッファにアクセスしている場合、対応する４つ（またはそれより多く）の論理書き込みポートが受信機に設けられる必要があり、その結果、そのようなロジック（およびバッファ）を提供する専用の過剰な表面積になる。いくつかの例では、従来のインタフェースは、単にインタフェースの複数のコピー（例えば、各フロー制御クラスに対して１つ）をスタンプすることによって、（異なるフロー制御クラスの）サイクル毎の複数のパケットの場合のユースケースを扱い、高いピンカウントをもたらす。さらに、従来のストリーミングインタフェースは、同じ物理的なワイヤ上で互いに続くヘッダおよびデータパケットを有し、待ち時間最適化の可能性を制限する。いくつかの従来のインタフェースは、その他の例示の欠点の中でも、フローをクレジット化する（crediting flows）ための効果的でフレキシブルなメカニズムを提供できない。
幾つかの実装形態では、プロトコル層とファブリックに結合された他のデバイス（例えば、ＣＰＵ、エンドポイントデバイス、スイッチなど）との間など、デバイス上のエージェントロジックとファブリックとの間で、改善されたスケーラブルなストリーミングインタフェースを定義し得る。ストリーミングインタフェースは、他のロード／ストアプロトコルの中でも、ＰＣＩｅ、コンピュートエクスプレスリンク（ＣＸＬ）（例えば、ＣＸＬ．ｉｏ）などのロード／ストアプロトコルをサポートし得る。改良されたストリーミングインタフェースは、他の例の中でも、特にプロトコルが、ＰＣＩｅ Ｇｅｎ５における３２．０ＧＴ／ｓ、または６４．０ＧＴ／ｓへの動き、およびＰＣＩｅ Ｇｅｎ６およびＣＸＬ３．０で開始することを超えるなど、より高速に近づくにつれて、一層重要となる、電力効率の良い帯域幅スケーリングの利点を提供しながら、実装中にチップ面積および待ち時間の利点を可能にするために、インタフェースルールおよびインタフェースのチャネルを定義し得る。このようなインタフェースは、ピン数対受信機デコードの複雑性の最良のバランスを最適化し得る。いくつかの実装形態では、本明細書で論じられる改良されたストリーミングインタフェースは、受信機バッファが複数の仮想チャネルおよびフロー制御クラスの間で共有される受信機バッファ上の適度な数の論理書き込みポートを可能にし得る。さらに、改良されたストリーミングインタフェースは、パケットのヘッダおよびデータを独立した物理チャネル（例えば、ヘッダチャネルおよびデータチャネル）に二分し、それによってデータが依然としてストリーミングしている間に受信機がヘッダの処理を開始することを可能にし、それによって全体的な待ち時間およびバッファサイズ決定および複雑性を低減するのを助ける。さらに、本明細書で論じる改良されたストリーミングインタフェースは、ＩＰブロックのエコシステムが、従来の専有インタフェースではなく、スケーラブルで標準化されたインタフェースを採用するとともに開発することを可能にし、特に本明細書で論じるような例示的な特徴および利点の中でも、より多くの相互運用性のオプションを可能にするために、標準化され得る。
図１の簡略ブロック図１００を参照すると、システムオンチップ（ＳｏＣ）デバイス１０５の簡略化された例が示されている。ＳｏＣマップが、コンピュータの複数のコンポーネント、またはコンピューティングブロック（または知的財産（ＩＰ）ブロック）を組み込んだ集積回路として実装される。そのようなブロック（例えば、１１０、１１５、１２０、１２５、１３０、１３５、１４０、１４５）は、１つまたは複数のＣＰＵコンポーネント１１０、１１５、１２０、１２５（例えば、マイクロプロセッサまたはマイクロコントローラ）、専用目的プロセッサ１３０、１３５（例えば、グラフィックス処理ユニット（ＧＰＵ）、画像信号プロセッサ（ＩＳＰ）、テンソルプロセッサユニット、アクセラレータデバイスなど）、メモリコンポーネント、入力／出力（Ｉ／Ｏ）ポート、二次記憶ブロック、およびシリコンダイなどの単一のダイまたは基板上の他の計算ブロックなどのコンポーネントを含み得る。
例示的なＳｏＣ１０５の計算ブロック（例えば、１１０、１１５、１２０、１２５、１３０、１３５、１４０、１４５）は、ＳｏＣファブリック（例えば、１５０）によって相互接続され得る。ファブリック１５０は、計算ブロック（例えば、１１０、１１５、１２０、１２５、１３０、１３５、１４０、１４５）間の通信を容易にする１つまたは複数のＩＰブロックのセットを使用してそれ自体で実装され得る。幾つかの実装形態では、ファブリック１５０は、ネットワークオンチップ（ＮＯＣ）実装された１つまたは複数の回路ブロックなどの、ネットワークオンチップ（ＮＯＣ）として実装され得る。
種々のブロック（例えば、１１０、１１５、１２０、１２５、１３０、１３５、１４０、１４５）による通信は、ブロック（例えば、１１０、１１５、１２０、１２５、１３０、１３５、１４０、１４５）上に設けられるプロトコルエージェント（例えば、１６０ａ〜ｈ）を介して促進され得る。各エージェント（例えば、１６０ａ〜ｈ）は、それを介して対応する計算ブロックがシステム内の他の計算ブロックと通信する１つまたは複数の相互接続プロトコル（例えば、ＰＣＩｅ、コンピュートエクスプレスリンク（ＣＸＬ）、Ｇｅｎ−Ｚ、ＯｐｅｎＣＡＰＩ、インダイ（In-Die）インタフェース、アクセラレータ用のキャッシュコヒーレント相互接続（ＣＣＩＸ）、ウルトラパス相互接続（ＵＰＩ）など）の層のすべてまたはサブセットを実装するためのロジック（例えば、ハードウェア回路、ファームウェア、および／またはソフトウェアで実装される）を含み得る。本明細書に記載されているように、エージェントは、それぞれのインタフェースを介してファブリック１５０に結合し得る。このようなエージェントは、伝統的に、専有のワイヤインタフェースを介してファブリックに結合されるが、１つまたは複数のエージェント（例えば、１６０ａ〜ｈ）は、構成可能なフレキシブルオンダイワイヤインタフェースのそれぞれのインスタンス（instances）を利用し得、これは、ＳｏＣ１０５の複数の異なるエージェントの複数の異なるプロトコルをサポートするように展開され得る。他の例では、エージェント（例えば、１６０ａ〜ｈ）間のインタフェースは、非コヒーレントおよび／またはロード／ストアストリーミングプロトコルをサポートするようになり得るとともに、対応するストリーミングファブリックインタフェースは、他の実施例の中でも特に、ブロック（例えば、１１０、１１５、１２０、１２５、１３０、１３５、１４０、１４５）およびファブリック１５０上に定められ得るとともに実装され得る。
上述のように、改良されたストリーミングファブリックインタフェースアーキテクチャ（ＳＦＩ）は、エージェントとファブリックとの間のロード／ストアプロトコル（例えば、ＰＣＩｅ、ＣＸＬ．ｉｏ）をマッピングするために、システムのコンポーネント（例えば、システムのファブリックを実装するＩＰブロックおよびコンポーネント）内に設けられ得る。ＳＦＩインタフェースは、そのようなプロトコルのための新たな次世代速度を含む、ロード／ストアプロトコルの高帯域幅要求を維持することができるスケーラブルストリーミングインタフェースを提供することができる。ＳＦＩインタフェースは、このような高いデータ転送速度を送信するときに、送信側と受信側の両方で実装を容易にし得る。加えて、ＳＦＩインタフェースを実装するロジックは、他の例示な利点の中で、受信機上の読み出し／書き込みポートのコンテキストにおけるストレージオーバーヘッドを大幅に単純化するために、インタフェース上の通信のためのルール（例えば、インタフェースによってサポートされているプロトコルで定義されているものを超える）を具体化し、実現し、実施し得る。
ＳＦＩインタフェースは、ホストＣＰＵのコンテキスト（例えば、ルートコンプレックスを通して）またはデバイスエンドポイントのコンテキストの両方で使用され得る。どちらの場合も、ＳＦＩは、異なる処理エンティティ間でプロトコル層（トランザクション層）固有の情報を運ぶ役割を果たす。一例として、デバイス側では、ＳＦＩを使用して、ＰＣＩｅコントローラとアプリケーション層（例えば、コントローラとファブリックとの間のファブリックまたはガスケット層）との間をインタフェースすることができる。同様に、ホスト側では、ＳＦＩを使用して、ＰＣＩｅルートポートとＣＰＵファブリックとの間をインタフェースすることができる。設定可能なパラメータは、ＳＦＩインタフェースで定義され、インタフェースのインスタンスが十分に広くパラメータ化され、サポートされているプロトコルとシステムの使用例（複数可）に従って単一の転送で複数のパケットを運ぶことを可能にし得る。与えられたＳＦＩインタフェース上では、データ転送は一方向であり得る。従って、幾つかの実装形態では、通信ブロック間の双方向データ転送を利用する実装を容易にするために、一対のＳＦＩインタフェースインスタンス（各方向に１つ）が設けられ得る。従って、本明細書では、多くの例が、ＳＦＩインタフェースの単一インスタンスに対する送信機（ＴＸ）及び受信機（ＲＸ）の対について論じる。
異なる構成（configurations）が、中間インタフェースとしてＳＦＩを使用して有効にされることができる。例えば、ＳＦＩインタフェースは、インタフェースの送信機と受信機のプロトコルまたはアプリケーション固有の責任（responsibilities）について想定しなくてもよい。むしろ、ＳＦＩインタフェースは、単に広帯域パケット転送のためのメカニズムとルールを提供するだけでよい。例えば、図２は、２つのＳＦＩインタフェースインスタンス２０５ａ、２０５ｂを介して、コントローラ２１０（例えば、エージェントの）をアプリケーション層２１５（例えば、ファブリックを介して実装される）に結合する例示の実装を示す簡略ブロック図２００である。コントローラ２１０は、特定の相互接続プロトコル（例えば、ＰＣＩｅ）に従ってリンク２２０を確立し、リンク２２０を介した初期化、トレーニング、および通信に参加するためのプロトコル回路または他のロジックを含み得る。図２の例は、ＰＣＩｅアプリケーションにおけるＳＦＩの使用例を示し得る。ＳＦＩインスタンス２０５ａは、ＰＣＩｅコントローラ２１０を送信機として、アプリケーション層エレメント２１５を受信機として扱い得る。従って、アプリケーション層エレメント２１５は、フロー制御クレジット（ＳＦＩインタフェース２０５ａのチャネルに対する共有クレジットを含む）を維持する際に使用するために、ＳＦＩインタフェース２０５ａのための受信バッファを含み得る。同様に、ＳＦＩインタフェース２０５ｂは、アプリケーション層エレメント２１５を送信機と、およびＰＣＩｅコントローラ２１０を受信機と見なし得る（コントローラ２１０は、インタフェース２０５ｂと共に使用するための対応する受信機キューまたはバッファ２２５を含み得る）。
ＳＦＩのいくつかの実装は、ＰＣＩｅベースのプロトコルのセマンティクスおよびヘッダフォーマットを利用し得るが、ＳＦＩはサポートされているＰＣＩｅベースのプロトコルに限定されない。さらに、ＳＦＩは新しいプロトコル定義を含まない。ＳＦＩセマンティクスは、他の例示の機能の中で、プロトコルが、ＳＦＩが提供するフロー制御（ＦＣ）および仮想チャネル（ＶＣ）セマンティクスにマッピングされるまたは適合されることができれば、様々な異なるプロトコルをサポートするために使用することができる。例えば、ＳＦＩは、受信側キューに対する0以上の共有クレジットプールの広告をサポートする（詳細は後述）。
図３を参照すると、簡略化されたブロック図３００が示され、従来のＳＦＩインタフェースを利用するルート複合スタックを示す。例えば、ＳＦＩインタフェース２０５ａ、２０５ｂは、プロトコルスタックロジック（例えば、３０５、３１０）を、非コヒーレントからコヒーレントへのプロトコル変換器３１５（例えば、プロトコルスタックロジックとシステムの相互接続ファブリック２１５との間に位置し得る）に結合するために使用され得る。例えば、プロトコルスタックロジックは、特定の非コヒーレントロード／ストア相互接続プロトコル（例えば、ＰＣＩｅ、ＣＸＬ．ｉｏなど）のためのエージェントまたはコントローラとして具体化され得、物理層ロジックおよびリンク層ロジックを含む下位層ロジック３０５（例えば、回路において実施される）を含み得る。また、トランザクション層ロジック３１０が設けられ得るとともに、ＳＦＩインタフェース（例えば、２０５ａ、２０５ｂ）を介してコンバータ３１５とインタフェースする層であり得る。バッファ２２５（例えば、Ｉ／Ｏ／キュー（Ｉ／ＯＱ）バッファ）が設けられ得るとともに、デバイスとホストとの間の物理的なリンク待ち時間を隠すために使用され得る。このようなバッファ２２５の深さは、典型的には浅く、必要とされる論理書き込みポートの数は、１クロックサイクルでリンクから利用可能な同時パケットの数である。例えば、一例では、ＰＣＩｅ Ｇｅｎ５の速度（３２ＧＴ／ｓ）では、最大４つのパケットが１つの１ＧＨｚサイクルで到達することができるので、パケットが異なるフロー制御クラスおよび／または仮想チャネルのものである可能性があるとすれば、これらのパケットを同時に処理するためには、４つの論理ポートがこのような例では必要となる。一方、ファブリック側バッファ２３０（例えば、ＰｒｏｃＱバッファ）は、（例えば、インバウンド書き込みのために、所有権要求を取得し、データをコヒーレンスドメインにコミットする待ち時間に変換する）ＣＰＵファブリック待ち時間を隠すために使用される深いバッファとして実装され得る。これらは、１つまたは複数の書き込みポートを使用し得る。分割キューによる実装では、ＳＦＩセマンティクスは、さらなる最適化（例えば、ＰｒｏｃＱ側でトランザクションの「バッチ処理」を実行する）を可能にし得る。実際、ＳＦＩセマンティクスは、他の例示の利点の中で、様々なシステム構成におけるバッファ実装を改善するように指向され、受信機の複雑さと帯域幅スケーリング能力のバランスを提供する。
例で採用された例示の特徴の中で、改善されたＳＦＩインタフェース、受信機デコーディングは、広範囲のデータペイロード（例えば、４Ｂ程度から４ＫＢ程度（またはそれより多く））をサポートするように、インタフェーススケーリングで単純化され得る。改善されたストリーミングインタフェースは、同じサイクルで複数のパケットが配送されることを可能にし、共通のセマンティクスのセットと順序（例えば、ＰＣＩｅベースなど）を維持しながら、様々なペイロードサイズにわたってスケーラブルインタフェースを可能にする。設定可能なパラメータは、受信機における論理書き込みポートの数（例えば、１または２）を含み得、これは、対応する数のフロー制御クラスおよび／または仮想チャネルを使用するためにクロックサイクルで送信される異なるパケットまたはヘッダの数を制限するインタフェースのためのルールを定義することによってサポートされ得る。受信機における論理書き込みポートの数を減らすことは、かなりの面積と複雑さを節約し得る。加えて、上述のように、改善されたストリーミングインタフェースは、データが遅延を改善するために（例えば、ＣＰＵホストの場合は、着信データストリームと所有権リクエストの遅延を重複させることを助けるために）、データをストリーミング中に開始することができるように、受信機でヘッダ処理（例えば、専用のヘッダチャネルを介して受信されたヘッダの処理）を開始することを可能にし得る。
コンピュートエクスプレスリンク（ＣＸＬ）は、コヒーレンスプロトコル（ＣＸＬ．ｃａｃｈｅ）、メモリアクセスプロトコル（ＣＸＬ．ｍｅｍ）、およびＩ／Ｏプロトコル（ＣＸＬ．ｉｏ）の動的プロトコル多重化（multiplexing）（または多重化（muxing））をサポートする、低遅延、高帯域幅の離散リンクまたはオンパッケージリンクである。ＣＸＬ．ｃａｃｈｅはホストメモリのデバイスキャッシュをサポートするエージェントコヒーレントプロトコルであり、ＣＸＬ．ｍｅｍはデバイス接続メモリをサポートするメモリアクセスプロトコルであり、ＣＸＬ．ｉｏはアクセラレータサポートを強化するＰＣＩｅベースの非コヒーレントＩ／Ｏプロトコルである。ＣＸＬは、これにより、アクセラレータデバイスなどの広範囲のデバイスをサポートするための豊富なプロトコルのセットを提供することを意図している。特定のアクセラレータ使用モデルに依存して、すべてのＣＸＬプロトコル（ＣＸＬ．ｉｏ、ＣＸＬ．ｍｅｍ、ＣＸＬ．ｃａｃｈｅ）またはサブセットのみが、システムにアクセスするための対応する計算ブロックまたはデバイス（例えば、アクセラレータ）に対する、低遅延、高帯域幅のパスを提供することを可能にし得る。
上述のように、いくつかの実装では、ＣＸＬ．ｉｏプロトコルを実装するために利用されるエージェントは、本明細書に記載されるような、ＳＦＩインタフェースを利用するシステムファブリックに結合し得る。例えば、図４を参照すると、簡略化されたブロック図４００が示されており、例示的なＣＸＬエージェントおよびそのようなエージェントのファブリックへの結合が示されている。図４は、ＣＸＬリンク４１５をサポートするポートのための例示のシステムトポロジを示している。例えば、ＣＸＬリンク４１５は、ＣＰＵホストデバイス４０５を別のデバイス４１０（例えば、メモリデバイスまたはアクセラレータデバイス）に結合し得る。各エージェント（デバイス４０５、４１０上）は、ＣＸＬのサブプロトコルの各々（例えば、ＣＸＬ．ｉｏ、ＣＸＬ．ｍｅｍ、ＣＸＬ．ｃａｃｈｅ）をサポートするために、リンク層ロジック（例えば、４２０ａ〜ｂ、４２５ａ〜ｂ）を含み得る。ＣＸＬ．ｍｅｍおよびＣＸＬ．ｃａｃｈｅの場合、共通コントローラ（例えば、４２５ａ〜ｂ）が使用され得る。ＣＸＬ．ｉｏについては、コヒーレントＣＸＬ．ｍｅｍおよびＣＸＬ．ｃａｃｈｅプロトコルとは別個のコントローラ４２０ａ〜ｂが提供され得る。プロトコル多重化は、フレックスバス（Ｆｌｅｘ Ｂｕｓ（商標））物理層（例えば、４３０ａ〜ｂ）とインタフェースするＣＸＬアービトレーション／多重化ロジック（例えば、ハードウェア回路で実装される４２５ａ〜ｂ）を介して容易にされ得る。フレックスバスは、ＰＣＩｅまたはＣＸＬのいずれかをサポートするように静的に構成されるフレキシブル高速ポートとして実装され得る。フレックスバスは、ＰＣＩｅプロトコルまたはＣＸＬプロトコルのいずれかが、広帯域幅のオフパッケージリンク上で送信されることを可能にする。フレックスバスＰＨＹ４３０ａ〜ｂでのプロトコル選択は、アプリケーションに基づいて、オートネゴシエーションを介してブート時に行われ得る。
図４の例に続いて、第１のインタフェースタイプ４５０ａ、４５０ｂは、ＣＸＬ．ｃａｃｈｅおよびＣＸＬ．ｍｅｍなどのコヒーレントプロトコルに使用され、他の異なるワイヤインタフェース定義（例えば、２０５’、２０５”）（例えば、ＳＦＩインタフェース）は、ＰＣＩｅおよびＣＸＬ．ｉｏのようなロード／ストアプロトコルに使用される。一例では、ＳＦＩ２０５’、２０５”は、中間インタフェースとして機能し、これは、送信機と受信機との間のプロトコルまたはアプリケーション特有の責任に関する仮定を行わず、ロード／ストアプロトコル（例えば、ＰＣＩｅ、ＣＸＬ．ｉｏなど）の高帯域幅要件を維持することができるスケーラブルなストリーミングインタフェースを提供する。ＳＦＩは、他の例およびインタフェースの実装の中で、スタンドアロンのプロトコル定義、フロー制御にマッピングされることができる異なるプロトコルをサポートするために提供されるＳＦＩセマンティクス、ＳＦＩ定義によって提供される仮想チャネルセマンティクス、を含んでいない。
図４に示すように、システムは、例示的なインタフェース４５０ａ、４５０ｂを使用して、ワイヤがファブリックで共有されることを可能にし、異なるコヒーレントプロトコルが共通のワイヤを共有することを可能にすることによって、ファブリックおよびエージェント周辺でワイヤ効率を達成し得る。例えば、エージェントから発信される種々のプロトコルのチャネルは、物理チャネルおよび仮想チャネルの最小限のセットに注意深くマッピングされ得るので、エージェントおよびプロトコルの帯域幅およびチャネル分離要件は、最低の総ワイヤ数で満足される。インタフェース４５０ａ、４５０ｂは、他の例示の実装の中で、これらの複数のプロトコルを共通のチャネルのセットにし得、これらのチャネル上の共通のフロー制御および仮想化機能を使用し得る。
いくつかの実装では、ＰＣＩｅまたはＰＣＩｅのセマンティクス（例えば、ＰＣＩｅまたはＣＸＬ．ｉｏ）に少なくとも部分的に基づいたロード／ストアプロトコルをサポートするように改良されたストリーミングインタフェースが実装され得る。例えば、サポートされるプロトコルは、ＰＣＩｅで定義されたフォーマットに基づくパケットフォーマットを利用し得る。さらに、フロー制御／仮想チャネルの概念がＰＣＩｅ定義から拡張され得る。他の追加のプロトコル（例えば、非ＰＣＩｅまたはＣＸＬプロトコル）も、そのようなＳＦＩインタフェースによってサポートされ得ることが理解されるべきである。実際、本明細書で論じた例の多くは、ＰＣＩｅ-またはＣＸＬ．ｉｏ−ベースのプロトコルおよび実装を参照しているが、本明細書で論じた原理、特徴、および解決策は、他の例示のシステムの中で、例えば、他の様々なストリーミングまたはロード／ストアプロトコルに、より一般的に適用され得ることを理解されたい。
いくつかの実装では、ＳＦＩインタフェースは、それぞれが複数のパケットのヘッダまたはペイロードを同時に運ぶことができる、別々のヘッダ（ＨＤＲ）とデータバスまたはチャネルを有し得る。さらに、正式なルールが、ヘッダおよびデータインタフェース上でパケットがどのようにパック／アンパック（packed/unpacked）されるかを支配するために、エージェントのロジックで設定および採用され得る。例えば、追加のメタデータチャネルまたはバスが、別個のヘッダおよびペイロードデータチャネルそれぞれで送られたヘッダ／データをどのようにアンパックするかを受信機が識別できるようにするために、メタデータを運ぶために改良されたインタフェース上に提供され得る。別々の並列ヘッダおよびデータチャネルを介して、システム（例えば、ＣＰＵホストのルートコンプレックス）は、例えば、対応するペイロードが受信される前に、潜在的に複数のヘッダを受信することによって、待ち時間の利益を享受し得る。この結果生じるリードタイムは、システムが、複数のヘッダ要求のデータが依然としてストリーミングされている間に、ヘッダを処理し、複数のヘッダ要求のキャッシュラインの所有権を取得し始めるために使用され得る。これは、他の例示の利点の中で、待ち時間の重複を助け、バッファレジデンシーの減少を助ける。
図５を参照すると、簡略化されたブロック図５００が示されており、ＳＦＩインタフェースの例示の実装を示している。例えば、ＳＦＩインタフェースの各インスタンス（instance）では、一組の物理レーン（例えば、ワイヤまたは他の導体）が、インタフェースのために定義されるとともにインタフェースのそれぞれの物理レーンに割り当てられる信号の論理セットを具体化する種々のチャネルに提供され得るとともに割り当てられ得る。各デバイスは、ピンおよび対応するＳＦＩロジック（ハードウェア回路および／またはソフトウェアで実装される）を有し、インタフェースの、その端部（送信機または受信機）、またはインスタンスを実装し、インタフェース上の送信機と受信機との間の接続を具体化する物理レーンに結合し得る。ＳＦＩインタフェースインスタンスは、さらに、送信機から受信機へのパケットまたは他のデータ転送メッセージの送信のための２つのチャネルを定義し得る。具体的には、いくつかの実装では、ＳＦＩインタフェース２０５は、それぞれ、パケットのヘッダデータを送信する際に使用するためのインタフェースの複数レーンの第１のセットである信号のセット（例えば、５０５、５１５、５２０）を具現化するヘッダ（ＨＤＲ）チャネルを含み得る。ＳＦＩインタフェースは、さらに、インタフェース２０５の複数レーンの追加セットにマップされ、メッセージのペイロードデータを送信する際に使用される、別の信号のセット（例えば、５１０、５２５、５３０）を具現化するデータ（ＤＡＴＡ）チャンネルを含む。ＨＤＲチャネルの信号は、ヘッダ自体を搬送するためのメインＨＤＲ信号５０５と、ヘッダメタデータ信号５１５と、ヘッダクレジットリターン信号５２０（受信機から送信機へ向けられる）とを含み得る。同様に、ＤＡＴＡチャネルは、他の例示の信号の中で、ペイロードデータを搬送するためのメインＤＡＴＡ信号５１０と、データメタデータ信号５２５と、データクレジットリターン信号５３０（受信機から送信機へも向けられる）とを含み得る。いくつかの実装では、ＳＦＩインタフェース２０５は、インタフェースのすべての物理チャネル（例えば、ＨＤＲおよびＤＡＴＡ）にわたって適用される双方向制御信号を含むグローバルチャネルまたは層（例えば、５５０）を追加的に含み得る。例えば、グローバルチャネルは、他の特徴の中で、インタフェースの初期化またはシャットダウンを実行し、インタフェースのための制御またはパラメータを通信するために使用され得るグローバル制御信号のセットを搬送し得る。
ＨＤＲチャンネルとＤＡＴＡチャンネルは、同じ転送サイクルで複数のパケットを運ぶことができる。ほとんどのロード／ストアプロトコルはセマンティクスの順序付けに依存するので、ＳＦＩは複数のパケットが同じサイクルで送られるとき、暗黙の順序付けを想定する。パケットは、例えば、最下位の位置から最上位の位置まで順序付けされ得る。例えば、ＴＬＰ ０がヘッダ信号５０５のバイト０から始まり、ＴＬＰ １がヘッダ信号５０５のバイト１６から始まる場合、受信機は、そのような順序付けルールが適用されるとき、ＴＬＰ １がＴＬＰ ０の後ろに順序付けされると考える。異なるクロックサイクルにわたる転送については、関連するプロトコルの順序付けルールに従う（例えば、ＰＣＩｅに使用される場合、ＳＦＩはすべてのＰＣＩｅ順序付けルールを引き継ぐ）。リンクサブディビジョン（例えば、リンクの全体のレーンを２つ以上のより狭い幅のリンク（例えば、それぞれのルートポートに関連付けられる）に分割する）の場合、コントローラの観点からの異なるポートは、ＳＦＩ上の異なる仮想チャネルにマップされる。例えば、そのような場合、実装は、同じ物理ブロック内の複数のポート設定をサポートすることができる（例えば、エージェントまたはコントローラとして実装される）。これらの場合、ＳＦＩの同じ物理チャネルを使用して、異なるポートに対してパケットを転送することができ、各ポートは、他の例示の実装の中で、独自の仮想チャネルのセット（例えば、ポート当たり１つまたは複数の仮想チャネル）にマップされる。
パラメータのセットが、ＳＦＩインタフェースのインスタンスに対して定義され、インスタンスのアスペクトを設定し得る。例えば、ＨＤＲチャンネルおよびＤＡＴＡチャンネルのメタデータ信号は、設定可能なパラメータの１つまたは複数に基づき得る。例えば、パラメータは、メタデータ信号が、他の例の情報の中でも、単一転送内の異なるパケットの位置に関する情報を運ぶためにどのようにメタデータを運ぶかを識別し得る。例えば、ＳＦＩでは、それに関連付けられるデータを有するパケットヘッダが、ＨＤＲチャネル上のパケットヘッダを送信し、関連付けられたデータを、ＤＡＴＡチャネル上で別々に送信する。ＤＡＴＡチャンネルとＨＤＲチャンネルの転送の間のタイミング関係が保証されていない場合がある。受信機は、各受信ヘッダに対して関連するデータ長を追跡し、関連するデータサイズのみを処理すると仮定する。データサイズは、パケットヘッダ情報と共に送信され得る（例えば、ＰＣＩｅパケットヘッダフォーマットを使用するＰＣＩｅ実装は、ＰＣＩｅＴＬＰヘッダの長さフィールド内のデータ量を識別し、いくつのデータの４バイトのチャンクがそのヘッダに関連付けられていることを示す）。メタデータ信号を介して送信されるメタデータ内の情報は、他の例示的な情報の中でも、どのヘッダがどのデータに（例えば、フロー制御および仮想チャネルＩＤの組み合わせを介して）マップされるか、パリティ情報、ヘッダフォーマットに関する情報（例えば、ヘッダサイズ）を決定するために、受信機によって使用され得る。
信号のグローバル層またはチャネル（例えば、５５０）は、制御信号、ベンダー定義信号、および他の例示の機能性を可能にする他の信号など、インタフェース２０５のすべての物理チャネルにわたって適用される信号を搬送し得る。例えば、グローバルチャネル５５０は、（例えば、以下に説明する実施例において）インタフェースの初期化およびシャットダウンにも使用される信号を搬送し得る。表１は、例示的なＳＦＩインタフェースのグローバルチャネルの信号の例示的な実装を示す。
Figure 2021090188
ＨＤＲチャンネルは、送信側から受信側への要求メッセージのヘッダを搬送する。様々な情報が、ＨＤＲチャネルを使用して送信されるヘッダの（プロトコル固有の）フィールドにカプセル化され得、アドレスおよび他のプロトコルレベルのコマンド情報を含む。表２は、例示のＳＦＩインタフェースのＨＤＲチャネルの信号の例示の実装を示す。
Figure 2021090188
ヘッダサイズは、システムの期待または要求されるピーク持続帯域幅に基づく所定のパラメータであり得る。ＳＦＩインタフェース（および対応するロジック）は、パケットヘッダを開始し、同じ転送サイクルで終了するなど、ＨＤＲチャネルのルールを強制し得る。それにもかかわらず、複数のパケットヘッダは、ヘッダ信号レーンの第１のサブセット上のパケットヘッダの１つと、ヘッダ信号レーンの別のサブセット上の他のパケットヘッダを送ることによって、同じサイクルで送られ得る。しかし、インタフェースは、有効なヘッダ転送上の最初のパケットが（論理的にヘッダ信号レーンで表される）ヘッダフィールドのバイト０に対応するヘッダ信号のレーン上で開始することを定義し得る。
ヘッダ有効信号（hdr_valid）は、ヘッダ信号のレーン上の対応する有効値を示すためにアサートされ得る。いくつかの実装では、ヘッダ信号のレーン数は、ヘッダ信号上で搬送されるプロトコルヘッダの１つのサイズに対応するバイト単位のサブセット（例えば、各サブセットにおけるレーン幅の１６バイトまたは３２バイト）に論理的に分割され得る。さらに、各ヘッダ有効レーンは、有効ヘッダデータがヘッダ信号のレーンのサブセットの対応する１つのサブセット上に送信されていることを示すために、サブセットの１つにマップされ得る。さらに、ヘッダメタデータ信号（hdr_info_bytes）は、対応するヘッダをデコードするために受信機によって使用され得るキー属性を記述するために、メタデータ（例えば、ヘッダ信号上に搬送されるヘッダの１つと整列されたもの）を搬送し得る。
ＳＦＩインタフェースのＤＡＴＡ物理チャネルは、それに関連するデータを持つすべての要求のペイロードデータを搬送するために使用され得る。ＳＦＩでは、ＨＤＲチャンネルと、ＤＡＴＡチャンネルで搬送される関連データとの間に、明示的なタイミング関係や必要条件が存在しない場合がある。しかし、送信機は、ＨＤＲチャンネル上のヘッダデータまたはＤＡＴＡチャンネル上のペイロードデータのいずれかをスケジュールする前に、ＨＤＲチャンネルとＤＡＴＡチャンネルのクレジットの両方をチェックするロジックを備え得る。表３は、例示のＳＦＩインタフェースのＤＡＴＡチャンネルの信号の例示の実装を示している。
Figure 2021090188
ＳＦＩインタフェースの実装において、ペイロードデータは、マルチバイトの粒度（granularity）（例えば、４バイトの粒度）に従って、ＤＡＴＡチャネルのデータ信号上に送信され得る。従って、任意のペイロードのデータは、データの特定の「チャンク」（例えば、特定の４バイトのチャンク）で終わるものとして識別され得る。一例として、データ信号Ｄの幅が６４バイトの場合、可能なデータ終端位置の数はＤＥ＝６４／４＝１６であり、data_end［０］はdata_bytes［３：０］に対応し、data_end［１］はdata_bytes［７：４］に対応し、data_end［ＤＥ−１］はdata_bytes［Ｄ−１：Ｄ−４］に対応するなどである。データ信号の開始（data_start）は、データ信号の終了と同じまたは異なる粒度を利用し得る。ＳＦＩインタフェースのインスタンスは、パラメータ化されて、クロックサイクルにおける最大開始数ＤＳをサポートし（および、それに従ってペイロードの開始数を制限し）得る。一例として、データ信号バスＤの幅が６４バイトであり、かつＳＦＩインタフェースのインスタンスが、１サイクルにおける開始数を２、ＤＳ＝２に制限するように構成されている場合、データバスを、事実上、２つの３２バイトのチャンクに分割し、そこで新しいペイロードが送信され得る。例えば、Ｄ＝６２およびＤＳ＝２の場合、他の例（データの開始およびデータチャンクの終了におけるより低いまたはより高い粒度（例えば、ＤＳ＞２）、より小さいまたはより大きいデータバスサイズなどを含む）の中で。data_start［０］は、data byte［０］において始まるデータのチャンクに対応し、data_start［1］は、data byte［３２］において始まるデータのチャンクに対応する。
ＳＦＩインタフェースのＤＡＴＡチャネルの一つの例示的な実装では、データ開始信号の幅はＤＳに等しくてもよく、信号は、各ペイロードの開始に対応するデータ信号（例えば、同じクロックサイクル内で整列される）上の対応するデータの各チャンクを識別するためのマスクとして効果的に作用してもよい。さらに、各データ開始ビットは、それとともに送信される対応するペイロードのメタデータを示すdata_info_byte信号を有し得る。いくつかの実装では、data _info_byteは、（例えば、対応するデータ開始チャンクおよびdata _start_bitとともに）所与のペイロードに対して１回だけ送信されるが、他の例では、メタデータは、他の例示の実装の中で、同じペイロード内のすべてのデータのチャンクに対応するように送信され（例えば、反復され）得る。１つの実装では、data_info_byte信号は、データ信号バスを介して送信されるデータペイロードを処理する際の受信機による使用のための他の例示の情報の中で、ＦＣ ＩＤを搬送する対応するパケット（例えば、data_info_byte［3:0］の４ビットを持つ）およびＶＣ ＩＤを搬送する（例えば、data_info_byte［7:4］）他の４ビットのそれぞれのＦＣ ＩＤおよびＶＣ ＩＤを示し得る。
ＨＤＲチャンネルとは異なり、ＤＡＴＡチャンネルのいくつかの実装では、同じパケットからのデータチャンクが複数のサイクルにわたって転送されることができる。例えば、生データバス幅は、サイクル当たり６４Ｂとして実装することができ、１２８Ｂデータパケットが２クロックサイクルにわたって転送されることを可能にする。いくつかの実装では、ペイロードが一旦送信を開始すると、送信機はペイロード中の全ての関連データチャンクがＬＳＢからＭＳＢへ連続的に且つ連続的なクロック（例えば、ギャップやバブルなしで）にわたって転送されることを保証し得る。いくつかの実装では、特定のＦＣ ＩＤ／ＶＣ ＩＤの組み合わせのうちの一つのパケットのみがインタフェース上で一度に送信され得る（ＦＣ ＩＤ／ＶＣ ＩＤの組み合わせは、組み合わせを使用する前のパケットが送信を終了した後でのみ再利用される）。いくつかの実装では、異なるＦＣ ＩＤ／ＶＣ ＩＤの組み合わせを持つパケットは、他の例の中で、ＳＦＩインタフェース上でインタリーブされ得る（例えば、１つのＦＣ ＩＤ／ＶＣ ＩＤの組み合わせのパケットが、別のＦＣ ＩＤ／ＶＣ ＩＤの組み合わせを持つパケットの少なくとも一部を送信するために中断されている）。
データチャネル上のクレジットの粒度は、また、（例えば、設計コンパイル時に）設定可能であり得るとともに、Ｎバイトの倍数に対応し得る。例えば、一例では、粒度は４バイトの倍数であることが要求され得る。クレジット粒度が１６バイトであるように選択される場合、転送された４バイトのデータパケットでさえ、例示的な実装の中で、１つの１６バイト相当のクレジット（one 16-byte worth of credit）を使用する。
図６は、例示的なＳＦＩインタフェースと共に使用するための受信バッファの例示的な実装を示す簡略化されたブロック図６００である。一例では、受信バッファは、単一の書き込みポートを有するリンクリストとして実装され、１つのフロー制御クラス（ＦＣ０）の２つの仮想チャネル（例えば、ＶＣ０およびＶＣ１）の間で共有され得る。この例では、サイクル当たり４つのヘッダが対応するＳＦＩインタフェースで受信されることがきる。リンクリストは、４つのヘッダ位置のブロック（例えば、６３０ａ〜ｃ）で一度に管理される。リンクされたリストは、論理的に隣接するメモリ内にあるように見え得るが、物理的なブロックは、隣接しないように、または別個の記憶素子にさえ実装され得る。一例において、与えられたブロック（例えば、６３０ａ）内の全ての位置は、次のブロック（例えば、６３０ｂ）に移動する前に満たされることになる。バッファは、受信機によって一度に１ブロックずつ割り当てられ、したがって対応する共有クレジットもブロック粒度（block granularity）にあり得る。実装では、ブロック（例えば、６３０ａ）内の４つのヘッダ（例えば、６０５ａ〜ｄ）のセットが、実際には別々のストレージ構造で作られている場合、これらのストレージカラムの各々は、単一の書き込みポートのみでうまく実装され得る。例えば、図６のリンクされたリストバッファに示された列の各々は、それぞれの単一の書き込みポートを有する別個のバッファ／記憶素子として物理的に実装され得る。さらに、次のブロックポインタは、４つのヘッダ（図６の例では）中の一度検索される必要があるだけなので、タイミングリリーフおよびパイプラインの可能性は、リンクされたリストポインタ（例えば、６１５、６２０、６２５）の「ブロック」管理を使用することによってアンロックされ得る。いくつかのストリーミングプロトコルでは、受信機は、一般的なケースでは、１サイクルあたり１つのだけのＦＣ／ＶＣの組み合わせを想定することはできないため、複数の書き込みポートを有して設計され得、それを備え得る（例えば、異なるＦＣ／ＶＣのテールが同じストレージカラム内で衝突する可能性があるため）。
上述したように、ＳＦＩインタフェース（および、送信機および／または受信機によってそのインタフェースの半分を実装するために利用される対応するロジックおよびバッファ／トラッカ）は、データがストリーミングしている間にヘッダ処理のパイプライン化を可能にし得る。実際、それを通して実現される待ち時間の節約は、ヘッダ処理の観点から、直接、受信機内の保存されたバッファに変換される。ロード／ストアプロトコルのコンテキストでは、ヘッダは制御パスによって大量に消費されるが、大部分のデータはデータパスに隔離されるので、受信機はいずれにしてもヘッダとデータを内部的に分離すると想定される。例示的なＳＦＩインタフェース上でヘッダとデータチャネルを分割することによって、後続のリクエストのヘッダは、以前のリクエストのデータをバイパスさえし得、これは、データ転送が完了している間に受信機がヘッダを処理することを開始することを可能にすることができる。ホストＣＰＵがインバウンド（デバイスからホストへ）書き込みを処理するコンテキストでは、これは、例示的な使用ケースおよび利点の中で、関連するキャッシュラインの所有権を取得する有利なスタートに変換し得る。実際、所有権を取得すること（fetching ownership）は、処理が書き込むときの待ち時間の最も重要なドライバの１つであるため、データがストリームする間にこれをオーバーラップすることは、ＣＰＵにおける全体的な待ち時間およびバッファを減らすのに役立つ。デッドロックは、ヘッダまたはデータのいずれかを送信する前に送信機がヘッダおよびデータクレジットの両方をチェックしていることを確認することによって回避される。
いくつかの実装では、ＳＦＩインタフェースのために定義された各VCとFCは、メッセージを送信するためにクレジットを使用し、受信機からクレジットリターンを収集する。ソースは、メッセージが完了するために必要なすべてのクレジットを消費し得る。送信機は、それぞれのチャンネルで対応するメッセージを受信機に送信する前に、ＨＤＲチャンネルとＤＡＴＡチャンネル両方のクレジットをチェックする。ＨＤＲとＤＡＴＡチャンネルのクレジットの粒度は、ＴＸとＲＸとの間であらかじめ決められている。例えば、データチャネル上のクレジットの粒度は、Ｎバイトの倍数のみに設定され得る（例えば、設計コンパイル時に）。例えば、一例では、粒度は４バイトの倍数であることが要求され得る。クレジット単位が１６バイトに選択される場合、転送される４バイトのデータパケットでさえ、他の例示的な実装の中で、１つの１６バイト相当のクレジットを使用する。一例では、ＦＣ ＩＤは、他の例示的な実装の中でも、ＰＣＩｅセマンティクス（例えば、４’ｈ０＝ポストされている、４’ｈ１＝ポストされていない、４’ｈ２＝完了）に基づくことができる。さらに、物理チャネル（例えば、ＤＡＴＡおよびＨＤＲ）の各々は、（受信機から送信機に流れる残りのチャネルとは異なり、）専用のクレジットリターンワイヤが装備され得る。例えば、動作中に、受信機はメッセージを処理したとき（または次のトランザクションのバッファ位置を保証したとき）にいつでもクレジットを返す。
いくつかの実装では、ＳＦＩは、異なるＦＣおよびＶＣ ＩＤ間のバッファ共有をサポートする２つのスキームを許可している。両方のスキームにおいて、受信機は、前方進行保証（forward progress guarantee）に必要な最小数の専用リソースを広告する。大きなパケット転送の場合、これは、最大ペイロードサイズが専用のクレジット広告に基づいていることを意味する。共有クレジットが使用される場合、送信機および受信機は、どのクレジットタイプまたはスキームが使用されるべきかを事前に決定する。この決定は、幾つかの実装では、設計時に行われ得る。他の実装では、クレジットスキームは、他の例の中で、動的に決定され得る（例えば、対応する構成レジスタに書き込まれたパラメータに基づいて）。
クレジット共有のための２つのスキームのうちの最初の１つは、送信機管理であり得る。このスキームでは、送信機は受信機内の共有バッファを管理する責任を負う。１つまたは複数の共有クレジットプールが、スペアのＶＣ ＩＤ／ＦＣ ＩＤエンコーディングで広告または消費される。送信機が共有クレジットプールクレジットを消費する時、送信機は対応するＶＣ ＩＤ／ＦＣ ＩＤエンコーディングを使用してパケットを送信する。受信機が、共有クレジットを使用したトランザクションの割り当てを解除するとき、対応するＶＣ／ＦＣ ＩＤの組み合わせに対してクレジットリターンを実行する。いくつかの実装では、クレジットが共有クレジットであるか否かを示すために、（ＨＤＲチャネル上の対応する信号と共に）ヘッダ内にビットが提供され得る。従って、受信機は、他の例の中で、パケットの実際のＶＣ ＩＤまたはＦＣ ＩＤを明示的に決定するために、ヘッダパケットをさらにデコードしなければならない場合がある。
送信機管理クレジットシェアリングの１つの例示の実装では、受信機によって広告された例示の共有クレジットプールのマッピング（例えば、ＰＣＩｅベースの実装における）は、リンク上の２つのＶＣをサポートし、表４に示されている以下の例のマッピングを採用し得る:
Figure 2021090188
２つのクレジット共有スキームのうちのもう１つのスキームは、受信機管理され得る。受信機管理スキームでは、レシーバは共有バッファを管理する責任がある。専用クレジットだけが送信機に広告される。典型的には、広告された専用クレジットは、ＳＦＩにわたるポイントツーポイントクレジットループをカバーし、共有クレジットは、より大きいクレジットループ（例えば、ＣＰＵファブリックまたはアプリケーション層待ち時間）をカバーするために使用される。特定のＦＣ／ＶＣ ＩＤトランザクションが受信され、共有クレジットが利用可能になった後、クレジットが、そのＦＣ／ＶＣ ＩＤの組み合わせに対して返されることができる（例えば、トランザクションが受信機キューから解放されるのを待つことなく）。これは暗黙のうちにそのＦＣ／ＶＣ ＩＤに対する共有バッファスポットを与える。内部的には、受信機はＦＣ／ＶＣベースで送信機に返されたクレジットを追跡し、送信機が現在消費しているクレジットをさらに追跡する。この追跡により、受信機はＦＣ／ＶＣごとに使用されるバッファの最大数を保証することができる。受信機は、他の例示の実装の中で、前方進行保証のために必要な専用リソースを保証し得る。
不正なフロー制御の場合のエラー処理は、未定義の動作になる可能性がある。従って、エージェントおよびファブリック上のＳＦＩインタフェースロジックは、ＲＴＬにおけるアサーションをトリガするための不法なケースをチェックし、また、ポストシリコンデバッグを可能にするために致命的エラーをログ／シグナルし得る。例えば、ＳＦＩは、ＨＤＲストリームとＤＡＴＡストリームの間の一貫性を維持することができ、これは、送信機が、対応するヘッダを送信するのと同じ順序でデータペイロードを送信することを意味し、その逆も同様である。幾つかの実装では、受信機ロジックは、他のエラー処理機能の中で、違反の致命的エラーを検出しフラグを立てる機能を含み得る。いくつかの実装では、ＳＦＩは、データ転送の終わりに送られることになるデータ汚染に備える。時々のエラーの場合、所有権要求は、変更することなく破棄／書き戻され得るか、またはホストは、他の例の中で、関連するキャッシュラインを汚染し、更新されたデータを書き込むことを選択し得る。
図７を参照すると、例示のメタデータフォーマット７００の表現が示されており、これは、ヘッダメタデータ信号のレーン上で搬送され得る。最下位バイトと最下位ビットが右側に表示される。Ｐ（７０５）は、対応するヘッダのパリティビットである。幾つかの実装では、パリティビットに対するサポートはオプションであり得る（例えば、パリティビット７０５は追加の予約ビットとして扱われる）。サポートされる場合、パリティは、例えば、パケットヘッダのビットの少なくとも全てをＸＯＲする（XOR-ing）ことによってサポートされ得る。いくつかの実装では、関連するメタデータ７００のビットおよび非パリティビットの両方が、他の例の中で、パリティを決定するためにＸＯＲされ（XOR-ed）得る。ビットＤ（７１０）は、ヘッダが、それに関連付けられる対応するペイロードデータを有するかどうかを示す。すべての予約ビット（例えば、７１５）は、受信機を無視し得る、又は、送信機によって０に駆動されることを要求され得る。いくつかの実装では、ウィッチ／ファブリックルータが、何らの変更もなく、予約ビット７１５をそのまま伝搬することを要求され得る。いくつかの実装では、予約ビット７１５は、他の例の中で、ベンダー定義のエンコーディングまたは将来の情報のために使用され得る。例示的なメタデータ７００におけるヘッダサイズ（ＨＤＲサイズ）７２５は、ヘッダのサイズ（例えば、４バイト単位）を指定し得る。ヘッダサイズを計算するとき、ヘッダメタデータ（７００）の長さは無視され得る（そしてヘッダの一部と見なされない）。
ＳＦＩインタフェースの実装では、インタフェース上の１サイクルで送信可能な最大パケットヘッダの数は予め決定され得る（例えば、インタフェースの設定可能なパラメータに記録され得る）。１サイクルあたりの最大パケットヘッダは、ヘッダ信号の幅（またはレーン数）（Ｈ）と最大パケットヘッダサイズによって決定され得る。ＳＦＩインタフェースは、ヘッダ幅（Ｈ）が、一般的なケースの使用法が最大スループットを維持することを可能にするように実装（および設計）され得る。一例として、一般的なアプリケーションヘッダサイズが１６バイト（例えば、ＰＣＩｅの４つのＤ−Ｗｏｒｄヘッダへのマッピング）であり、インタフェースがサイクル当たり２つのヘッダを維持すると仮定すると、Ｈ＝２＊（１６）＝３２バイトとなる。対応する有効な信号（およびレーン）が、サイクル当たりの所望のヘッダ数に対応するように、ＨＤＲチャネルに含まれ得る。一例として、インタフェースがサイクル当たり２つまでヘッダを維持することが望ましい場合、対応するＭ＝２の有効レーンの数が、サイクル中の潜在的な２つのヘッダの各々に対して１つの有効な信号をサポートするために定義され得る（例えば、hdr_valid［0］はヘッダ信号のバイト０で始まるヘッダに対応し、hdr_valid［1］はヘッダ信号のバイト１６で始まるヘッダに対応する。）。いくつかの場合、サポートされるプロトコルのヘッダフォーマットの１つ又は複数が、ヘッダ信号に定義されたレーンのサブセットの１つのみで送信され（および有効な信号レーンのそれぞれに割り当てられ）るには大きすぎる可能性があり、そのようなヘッダは、送信のためのヘッダ信号のレーンのサブセットの２つ以上を利用し得る（そして、２つ以上の関連した有効な信号のうち最初の（最下位）の１つのみがアサートされ得る）。このような場合、サイクル当たりの最大ヘッダが２に設定されているときに、より大きなヘッダフォーマットがヘッダ信号に対して送信される場合、1ヘッダのみがそのサイクルでは転送されることができ、hdr_valid［1］は、他の例の中で、主張されない。
図７の例に続き、ヘッダメタデータは、ヘッダ（および関連パケット）のフロー制御に使用するための情報を追加的に含み得る。例えば、メタデータは、ヘッダ用の仮想チャネル（ＶＣ）識別子（ＩＤ）７２０と、ヘッダ用のフロー制御クラス（ＦＣ）ＩＤ７３０とを含み得る。いくつかの場合、パケットの順序付けは、パケットのＶＣ ＩＤおよびＦＣ ＩＤ（例えば、ＶＣ ＩＤおよびＦＣ ＩＤの組み合わせ）に従い得る。幾つかの実装では、ＳＦＩインタフェースのパラメータは、インタフェースに対して、インタフェースの任意の与えられた転送サイクル（例えば、クロックサイクル）において使用されることが可能にされる、所定の数の最大ＦＣおよびＶＣ ＩＤの組み合わせを設定するように構成され得る。このＦＣ−ＶＣの組み合わせの最大数は、送信機と受信機のインタフェースロジックの両方で、広告されるか、さもなければ設定され得る（例えば、設計コンパイル時）。この最大値は、例えば、受信機バッファがサポートされたＦＣおよび／またはＶＣ間で共有されるときに、受信機のストレージにおける書き込みポートを最小化するのを支援するように設定され得る。一例として、インタフェースは、あるサイクルで最大の２つの異なるＦＣ−ＶＣの組み合わせを受け入れるようにパラメータ化され得、その結果、任意の所与のサイクルにおいて、転送された全てのパケットヘッダは、同一のＶＣ内の最大２つの異なるＦＣ、同一のＦＣだが２つの異なるＶＣ、または同一のＦＣ−ＶＣの組み合わせに属することになる。
送信機は、ＦＣ、ＶＣ、またはＦＣ−ＶＣの組み合わせに関連するクレジットを利用して、パケットがチャネルを介して送信されるかどうかを判定し得る。例えば、パケットヘッダはそれに関連するデータがある場合、パケットヘッダはＨＤＲチャンネルで送信され、関連するデータはＤＡＴＡチャンネルで送信される。ヘッダまたはペイロードデータを送信する前に、送信機は、ヘッダまたはペイロードデータ転送をスケジュールする前に、ヘッダおよびペイロードデータ（および対応するＨＤＲおよびＤＡＴＡチャネル）の両方について利用可能なクレジットを（例えば、ローカルメモリにおけるトラッキングレコードを）チェックし得る。いくつかの実装では、ヘッダチャネルのクレジット粒度が最大サポートヘッダサイズに設定され得る。例えば、サポートされる最大ヘッダサイズが２０バイトである場合、ヘッダチャネル上の１クレジットは、受信機での２０バイト相当のストレージに対応し得る。いくつかの例では、たとえ１６バイトのヘッダだけが送信される場合でも、他の例並びに同様の代替フロー制御及びクレジット実装の中で、完全な２０バイトに対応する完全な１クレジットが消費され、
図８を参照すると、簡略化されたタイミング図８００が、例示のＳＦＩインタフェースのヘッダチャネルを使用するヘッダ転送の例を示すために示されている。ヘッダチャネルは、クロックレーン、ヘッダ有効信号専用の１つまたは複数のレーン（例えば、８１０、８２５）、ヘッダメタデータ通信専用のレーン（例えば、８１５、８３０）、およびヘッダバスの複数バイトを実装する専用のレーン（例えば、８２０、８３５）を含み得る。図８の例では、ヘッダバスの対応するサブセクション上の有効なヘッダデータの送信を制御するために、複数の有効な信号が提供される。例えば、ヘッダレーン８１０は、ヘッダバスのバイト０〜１５を実装するレーン（例えば、８２０）に対応する有効な信号を搬送することができ、ヘッダレーン８２５は、ヘッダバスのバイト１６〜３１を実装するレーン（例えば、８３５）に対応する有効な信号を搬送することができる。従って、有効な信号８１０は、有効なデータがヘッダバスのバイト０〜１５で送信される限り（例えば、クロックサイクル１、２、および４のように）、アサートされ得、同様に、有効な信号８２５は、バイト１６〜３１で送信される有効なデータに対応するようにアサートされ得る。一例では、図８のように、対応するヘッダデータは、対応するアサートされた有効な信号として整列して（例えば、同じクロックサイクル）送信され得、代替の実装では、他の例示の特徴および実装の中で、有効な信号のアサートとヘッダデータの送信との間で遅延が定義され得る。
図８の例に続き、ヘッダバスを実装するレーンのサブセクションはまた、それぞれのヘッダメタデータ（またはhdr_info）信号（例えば、８１５、８３０）に関連付けられ得る。例えば、ヘッダバイト０〜１５（例えば、８２０）は、第１のヘッダメタデータ信号８１５に関連付けられ得、ヘッダバイト１６〜３１は、第２のヘッダメタデータ信号８３０に関連付けられ得る。ヘッダメタデータ信号は、対応するヘッダバスレーン上で搬送されるヘッダの属性を記述するサイクル毎にデータ（例えば、８バイト）を搬送し得る。いくつかの場合には、ヘッダバスの両方のサブセクションがより大きなヘッダを搬送するために利用され得、与えられたサイクル（例えば、クロックサイクル４）において送信される１サイクル当たりのヘッダの最大数よりも少ない数となる。ヘッダバスの２つ以上のサブセクションが単一のヘッダを送信するために使用される場合、いくつかの実装では、対応するメタデータ信号の１つ（例えば、ヘッダの最下位バイトに対応する信号）のみがデータを搬送し得、一方、残りのメタデータ信号はメタデータを全く搬送しない。このようにして、受信機は、ヘッダバスレーンの２つ以上のサブセットが、他の例の中でも、単一のヘッダを送信するために使用されていることを識別し得る（例えば、ヘッダを通信するために使用されるヘッダバスのサブセクションに対応する有効な信号（例えば、８１０、８２５）の一方または両方のアサーション）。
特に、図８の単純化された例では、５つのトランザクション層パケット（ＴＬＰ）のヘッダが例示のＳＦＩヘッダチャネルを介して送信されていることが示されている。例えば、ヘッダバスサブセクション８２０、８３５は、各々、クロックサイクル１および２内の２つの別個のＴＬＰのヘッダ（例えば、ＴＬＰ０（８４０）およびＴＬＰ１（８４５）のヘッダはサイクル１であり、ＴＬＰ２（８５０）およびＴＬＰ３（８５５）のヘッダはサイクル２である）を搬送し得る。これはそれぞれのパケットのヘッダサイズに基づいて可能であり得る。さらに、対応するヘッダメタデータ（例えば、８６５、８７０、８７５、８８０）は、サイクル１および２において対応するヘッダメタデータ信号８１５、８３０上に送信され得る。有効な信号８１０、８２５は、サイクル３においてデアサートされ得、このサイクル中に追加のヘッダデータが送信されることはない。
サイクル４では、別のＴＬＰ、ＴＬＰ４のヘッダが送信される。この例では、ＴＬＰ４のヘッダのサイズは、単一クロックサイクルでＨＤＲチャンネル上でヘッダを通信するために、両方のヘッダバスサブセクション８２０、８３５上の転送を必要とする。例えば、ＴＬＰ０〜３のヘッダ（例えば、８４０、８４５、８５０、８５５）は、ＨＤＲ＿ＳＩＺＥ＝４のサイズであり得、一方、ＴＬＰ４ヘッダのサイズは、ＨＤＲ＿ＳＩＺＥ＝５であり得る。従って、この例では、ＴＬＰ４ヘッダ（８６０ａ〜ｂ）のバイトは、両方のヘッダバスサブセクション８２０および８３５のレーン上で送信される。この例では、ヘッダの先頭（または最下位バイト）を搬送するヘッダバスのサブセクション（またはバイト）に対応する有効な信号８１０のみが（８９０で）高をアサートされ、一方、他の有効な信号８２５はクロックサイクル４においてデアサートされたままである。同様に、ヘッダメタデータ信号（例えば、８１５）のうちの１つのみが、ＴＬＰ４ヘッダのメタデータ情報を搬送するために使用され得、ヘッダの最上位バイトに対応するメタデータ信号（例えば、８３０）は、ヌルまたは他の信号を搬送する。一例では、ＴＬＰ０〜４のヘッダは、ＰＣＩｅベースのプロトコルに従いえる。このような場合、ＴＬＰ ＨＤＲバイトは、ＰＣＩエクスプレスベース仕様に記載されたフォーマットに従う。この例では、他の例示の実装の中で、ＨＤＲ＿ｓｔａｒｔ［０］はヘッダバイト［０］に関連付けられ、hdr＿start［１］は常にヘッダバイト［１６］に関連付けられる。
いくつかの実装では、ＳＦＩインタフェースは同期インタフェースとして実装され、インタフェースの両側は同じクロック上で動作する。それにもかかわらず、送信機及び受信機は、各々の装置においてリセットを調整することを要求されないことがある。代わりに、幾つかの実装では、インタフェースのために定義された初期化フローは、インタフェース上でトラフィックが始まる前に、インタフェースリセットおよびフロー制御に関する情報を送信機と受信機とで確実に交換するために、別個のハンドシェイクを定義し得る。
図９を参照すると、簡略化されたタイミング図９００が、例示のＳＦＩインタフェースのデータチャネルを使用するデータ転送の例を示すために示されている。この例では、ＤＡＴＡチャネルは、クロック９０５と、単一の有効信号９１０（例えば、チャネルの単一のレーン上）と、データバスの１つまたは複数のサブセクションを実装するレーンのセット（例えば、９１５、９２０）とを含む。図９の特定の例示的な例では、Ｘ−１サブセクションが示されている。有効な信号９１０がアサートされると（例えば、９４５において）、データバス上に現れるデータ（およびサポート信号（例えば、９２５、９３０、９３５、９４０））は、有効であるとみなされる。有効９１０がデアサートされるとき（例えば、９６６において）、データバス上のデータの送信は、有効が再アサートされるまで、一時停止または停止される。
ＳＦＩ ＤＡＴＡチャネルのいくつかの実装では、データの開始（またはｄａｔａ＿ｓｔａｒｔ）信号が提供され得、これは、ｄａｔａ＿ｓｔａｒｔ信号の対応する数のビットを実装するために、レーンのセットに実装される。例えば、ｄａｔａ＿ｓｔａｒｔ信号は、対応するｄａｔａ＿ｓｔａｒｔレーン（例えば、９２５、９２６、９２８など）がデータバス内のそれぞれのバイトまたはスパンにマップされたビットベクトルとして実装され得る。例えば、各ｄａｔａ＿ｓｔａｒｔレーン（例えば、９２５、９２６、９２８等）は、データバスのＸ＋１サブセクションの対応する１つにマップし得る。例えば、データバスの８つのサブセクションがある場合、データ信号の開始は、各ビットがサブセクションの１つにマップされた８つのビットまたはレーンから構成され得る。ペイロードの第１のバイト（例えば、最下位バイトから最上位バイトまで測定されるような）が特定のクロックサイクルで通信されるとき、データ信号の対応する開始（例えば、９２５）がアサートされ、その第１のペイロードバイトが見つかることができるデータバスのサブセクション（または、チャンク）を識別し得る（例えば、９５４において）。これにより、受信機は、チャネル上で通信される２つのペイロード間の境界を識別し得る。
ＨＤＲチャネルの例のように、ＳＦＩ ＤＡＴＡチャネルはまた、専用のメタデータ（ｄａｔａ＿ｉｎｆｏ）信号レーン（例えば、９３０、９３５）上のメタデータを運び、データバス上で送信される対応するペイロードデータを記述し得る。いくつかの実装では、ペイロードのメタデータは、ペイロードの開始に関連して（例えば、ペイロードの最初のバイトおよび対応するｄａｔａ＿ｓｔａｒｔ信号と整列して）、ＤＡＴＡチャネル上で通信され得る。実際、複数のメタデータ信号は、ＤＡＴＡチャネル上で定義され、搬送され得、１つがデータバスの対応する数のサブセクション（例えば、９１５、９２０）の各々に対応する。サブセクションまたはチャンクは、いくつかの実装では、ｄａｔａ＿ｓｔａｒｔ信号（および／またはｄａｔａ＿ｅｎｄ信号９４０）において利用されるのと同じ論理チャンクに対応し得る。例えば、特定のチャンクが新しいペイロードの最初のバイトを搬送する場合、メタデータ信号のうちの対応するもの（例えば、９３０、９３５）は、そのペイロードの対応するメタデータを搬送する責任を負う。一例として、図９に示されるように、クロックサイクル１において、ＴＬＰ０のペイロード（９５０）の開始は、データバスの第１のサブセクション（例えば、９１５）上で開始され得る。従って、ｄａｔａ＿ｓｔａｒｔ信号９２５は、（９５４において）サブセクション（例えば、データバスの０バイトに対応する）が新しいペイロードの開始を搬送することを示し得る。データバスの他のサブセクション（例えば、９２０）を使用して、同じペイロードの追加の他のチャンク（例えば、９５２）を通信し得る。さらに、データバスの第１のサブセクション（例えば、９１５）に対応するメタデータ信号（例えば、９３０）のうちの１つは、ＴＬＰ０ペイロードのメタデータ（例えば、９５６）と共にエンコードされ得る。
図９の例を続けると、ＴＬＰ０のペイロードデータ（例えば、９５０，９５２，９６０）は、それがすべて送信されるまで、データバス上の複数クロックサイクルにわたって送信され続け得る。データ（またはｄａｔａ＿ｅｎｄ）信号９４０は、ペイロードデータの最終的なチャンクが、対応するクロックサイクル内に送られたデータバスのサブセクションを識別するためにマップされたいくつかのレーン（例えば、９４０、９４２）を有するデータ信号の開始と同様の方法で動作し得る。ｄａｔａ＿ｅｎｄ信号によって参照されるサブセクションまたはチャンクの粒度は、ｄａｔａ＿ｓｔａｒｔ信号およびメタデータ信号で使用される粒度よりも高くても低くてもよく、または同じであってもよい。一例では、ｄａｔａ＿ｅｎｄ信号９４０によって参照されるサブセクションまたはチャンクは、他の例の中で、４バイトであり得る。図９の特定の例では、ＴＬＰ０のペイロードの最後のバイト／ビットは、ｄａｔａ＿ｅｎｄ信号のために構成された粒度に従って測定されるように、データバスバイトおよびレーンのサブセクション「Ｎ」で送信される。従って、サブセクションＮにマップされたｄａｔａ＿ｅｎｄ信号のレーン（例えば、９４０）は、サブセクションＮがペイロードの終了を搬送することを識別するためにアサートされ得る。いくつかの実装では、データの開始、データの終了、およびメタデータ信号によって使用されるデータバスサブセクションおよびチャンクの粒度は、他の例の中で、ＳＦＩインタフェースのための対応するパラメータセットを通して設定され得る。
図９の例で続けると、第２のパケット（例えば、ＴＬＰ１）の第２のペイロードは、データバス上で送信され得る（例えば、第２のパケットの開始は、データチャンク／サブセクション「Ｙ」で送信される）。いくつかの実装形態では、複数のパケットのペイロードが、データバス上（例えば、データバスの各サブセクションを使用して）で同時に送信され得る。この例では、ＴＬＰ０のペイロードが終了し、ＴＬＰ１のペイロードがクロックサイクル２で開始する。従って、データ終了信号（例えば、９７０）およびデータ開始信号（例えば、９６４）の両方が同じサイクルで送信され、データ開始信号９６４は、ペイロードの開始が現れるデータバスのサブセクションまたはチャンク（例えば、サブセクション「Ｙ」、ここで、０＜Ｙ＜Ｘ）を示す。図９の例では、データ信号の開始は、１バイトの粒度であり得、ペイロードが開始するデータバス内のバイトを具体的に識別する（例えば、ＴＬＰ０のペイロードの場合はバイト０、ＴＬＰ１のペイロードの場合はバイトＹなど）。従って、データ開始信号及びデータ終了信号の幅は、使用されるそれぞれの粒度に基づき得る。さらに、図９の例では、ＴＬＰ１のペイロードはクロックサイクル２で送信され始めるが、送信は、有効な信号９１０のデアサート（９６６）を介して一時的に中断され得、有効９１０が再アサートされるときに残りのバイト（例えば、９７２、９７４）が送信される。他の例では、他の例示的な実装の中で、転送中ペイロードのすべてのバイトが送られるまで、有効がアサートされたままであるように要求され得る。図８および図９の例は、他の例の中で、例示的なＳＦＩＨＤＲチャネルおよびＤＡＴＡチャネルで実装され得るより一般的な原理（および代替的な実装）を説明するために提供される簡略化された非限定的な例であることが理解されるべきである。
幾つかの実装では、ＳＦＩインタフェースのための定義された接続および切断フローに参加するために、エージェント及びファブリックデバイス上に状態マシン又は他のロジックが提供され得る。例えば、このようなフローは、ブート／リセットの間、および、他の例示的な状態またはイベントの中で、低電力モードに入るときに呼び出され得る。いくつかの実装では、ＳＦＩは、接続が確立された後に受信機（ＲＸ）のクレジットアベイラビリティ（credit availability）に関する情報が送信機（ＴＸ）に伝達される初期化フェーズを定義する。場合によっては、リセットは、ＳＦＩのエージェント側とファブリック側との間で独立してデアサートすることができる。独立リセットのために、初期化信号は、リセット時に切断された状態に（例えば、グローバルチャネル上で）駆動され得、初期化が接続状態に達するまでトラフィックは送信されない。切断フローは、例えば、クレジットを再設定し、省電力を達成するために、エージェントによって追加的にサポートされ得る。このフローがなしでは、最初の接続が進む前に、すべてのＳＦＩクレジットが最終値に設定され得る。
初期化においては、ＳＦＩインタフェースの送信機側及び受信機側（例えば、エージェント側及びファブリック側）は、近傍又は同時にリセットから取り出され得る。インタフェースの一端（例えば、リセットから出た後）は、いつ他端がリセットから出るべきかについて暗黙の要件を持たなくてもよい。いくつかの実装では、ＳＦＩはエージェントとファブリックの間の初期化の間に明示的なハンドシェイクを定義して、両方のエンドポイント（およびそれらの間のすべてのパイプラインステージ）がＵＦＩインタフェース上でクレジットまたはトランザクションが送信される前にリセットされない（are out of reset）ことを確実にする。従って、リセットの後、受信機は送信機による使用のためにクレジットを送信することを開始し得る。
図１０は、ＳＦＩインタフェースの例示の実装における初期化状態の例示の状態マシンを示す図１０００である。状態は、切断済み状態１０１０（リセット１００５に基づいて入り得る）、接続中状態１０１５、接続済み状態（１０２０、１０３５）、切断中状態１０２５、および拒否状態１０３０を含み得る。ｔｘｃｏｎ＿ｒｅｑ信号、ｒｘｃｏｎ＿ａｃｋ信号、ｒｘｄｉｓｃｏｎ＿ｎａｃｋ信号の値の組み合わせは、それぞれの初期化状態を示し得る。一例として、切断中状態１０２５では、ｔｘｃｏｎ＿ｒｅｑ信号はＬＯＷ（低）であり得、ｒｘｃｏｎ ａｃｋ信号はＨＩＧＨ（高）であり得、ｒｘｄｉｓｃｏｎ＿ｎａｃｋはＬＯＷであり得る。信号値の特定の１つを変更することは、ある初期化状態から別の初期化状態への遷移を引き起こし得る。例えば、図１０の状態マシン例に例示されているように、他の例の中で、切断中状態１０２５の場合、ｒｘｃｏｎ ａｃｋ信号をＨＩＧＨからＬＯＷに変化させることは、切断済み状態１０１０への遷移を引き起こし得る一方、ｒｘｄｉｓｃｏｎ＿ｎａｃｋ信号をＬＯＷからＨＩＧＨに変化させることは、拒否状態１０３０への遷移を引き起こし得る。ＵＦＩインタフェースでは、それぞれの初期化状態が、以下の表５で説明されている例示のアクションのように、受信機と送信機によって実行されることになるアクションを決定するために使用される。
Figure 2021090188
シグナリング（Signaling）ルールは、グローバル初期化信号セットに対して定義され得る。一例では、０から１への遷移が接続要求を反映し、１から０への遷移が切断要求を反映するように、ｔｘｃｏｎ＿ｒｅｑ信号が定義され得る。クレジットリターン信号は、例えば、クレジット有効（ｃｒｄ＿ｖａｌｉｄ）信号およびクレジット共有（ｃｒｄ＿ｓｈａｒｅｄ）信号で提供され得る。一例では、ｃｒｄ＿ｖａｌｉｄ＝１は、プロトコルＩＤおよび仮想チャネルＩＤのための専用メッセージクレジットを解放することを意味するように定義され得、一方、ｃｒｄ＿ｓｈａｒｅｄ＝１は、共有クレジット（専用メッセージクレジットリターンと並行して発生する可能性がある）を解放することを意味する。いくつかの実装では、クレジットリターンは、クレジットの最初の初期化の間と同じように、クレジットのランタイムリターンの間と同じように動作する。ｒｘ＿ｅｍｐｙ信号は受信機から返された全てのチャネルクレジットを示し、全ての受信機キューは空である（しかし、これは、他の例示の問題の中で、クロッククロッシングキューのようなフライトまたは中間バッファにあるメッセージを考慮していないかもしれない）。いくつかの実装では、送信機は切断を開始する前にｒｘ＿ｅｍｐｔｙをチェックし得る。チェックすることによって、切断がすぐに受け入れられる確率が増加する（例えば、受信機でまだ登録されていない可能なインフライト（in-flight）要求がない場合）。幾つかの実装では、切断受入れの確率をさらに増加させるために、送信機は、他の例示の特徴の中で、受信機パイプラインが受信機キューに流入する時間を有するように、送信された最後の有効なメッセージの後にタイマ遅延を実装し得る。いくつかの実装では、初期化の間、送信者は、任意のクレジットが利用可能になり、ｒｘ＿ｅｍｐｔｙアサーションに依存しないとすぐにメッセージを送る。代替的には、送信機はｒｘ＿ｅｍｐｔｙがアサートされるまで初期化後にパケットの送信を停止し得、送信機は受信したクレジットを受信機が広告した総クレジットの表示として使うことができる。ＳＦＩインタフェースの実装例では、送信機は、受信機から十分なクレジットを受信するときにパケットを送信することができる。送信機は、パケットが送信されることになることを識別し得、送信が開始する前に、パケットに対する十分なＨＤＲおよびＤａｔａクレジットがそれぞれ存在することを決定し得る。
ＵＦＩ実装で定義され得るシグナリングルールのさらなる例として、接続ＡＣＫは常に接続要求に従うように定義され得る。上述のように、接続要求は０→１から遷移するｔｘｃｏｎ＿ｒｅｑによってシグナリングされ得る。この遷移は、送信機Ｔｘがクレジットを受け取る準備ができており、通常動作中であることの指示として役立つ。ＡＣＫは、０から１に繊維するｒｘｃｏｎ＿ａｃｋによってシグナリングされ得る。ＡＣＫは、受信機が完了する準備ができるまで、任意の時間の間停止され得る。同様に、切断ＡＣＫまたはＮＡＣＫは、切断要求に従うように定義され得る。切断要求は、１から０のｔｘｃｏｎ＿ｒｅｑ遷移によってシグナリングされ得る。切断ＡＣＫは、１から０のｒｘｃｏｎ＿ａｃｋ遷移によってシグナリングされ得る。切断ＮＡＣＫは、０から１に遷移するｒｘｄｉｓｃｏｎ＿ｎａｃｋによってシグナリングされ得る。ルールは、他の例示的なポリシーおよび実装の中で、受信する各切断リクエストに対して、受信機にＡＣＫかＮＡＣＫのいずれかで応答することを要求するように定義され得る。
図１１を参照すると、例示的なタイミング図１１００が、接続済み状態へのリセットからＳＦＩインタフェースの初期化のために示される。図１１に示す特定の例では、例示的な初期化フローが示され、ＳＦＩインタフェースのグローバルチャネルにおける初期化信号を利用している。図１１に示すように、初期化信号セットは、受信機切断ＮＡＣＫ信号１１１０、受信機接続ＡＣＫ信号１１１５、および送信機接続要求信号１１２０を含み得る。追加の信号は、受信機リセット信号１１３０（エージェントをリセット条件に入らせる）、送信機リセット信号１１３５（ファブリックをリセット条件に入らせる）を含む特定の特徴を示すように示されている。また、ＳＦＩチャネルのクレジットリターン信号セット１１２５のうちの少なくとも１つ（例えば、ＨＤＲチャネルおよびＤＡＴＡチャネルのうちの１つ又は複数に対してセットされたクレジット信号）の表現も示されている。
接続状態に入るために、一旦送信機がリセットされないと、送信機はｔｘｃｏｎ＿ｒｅｑ信号１１２０をアサートして受信機への要求を識別し得る。同様に、受信機がリセットされていないとき、受信機はｔｘｃｏｎ＿ｒｅｑ信号１１２０に対する接続要求を待つ。接続要求のアサーションは、リセット（例えば、１１３０）がアサートした後の任意のサイクル数とすることができる。接続が完了するまで、ｔｘｃｏｎ＿ｒｅｑ信号１１２０は、アサートされたままであり、切断フローの一部としてのみデアサートされる。ｔｘｃｏｎ＿ｒｅｑ信号１１２０上の接続要求を受信すると、受信機は、ｒｘｃｏｎ＿ａｃｋ信号１１１５をアサートして、要求を確認し得る。ｒｘｃｏｎ＿ａｃｋ信号１１１５は、受信機および送信機のリセットならびにｔｘｃｏｎ＿ｒｅｑ信号１１２０のアサーションの後にアサートされ得る。ｒｘｃｏｎ＿ａｃｋ信号１１１５は、アサートされたままであり、切断フローにおいてのみ最初にデアサートされる。
このシーケンスは、初期化リンク状態１１０５を、切断済みから接続済み状態への接続へと進行させることを可能にし得る。接続済み状態に入ると（およびｒｘｃｏｎ＿ａｃｋ信号を送信すると）、受信機は、直ちにクレジットを返すことを開始し得る（例えば、クレジットリターンワイヤ１１２５上で）。実際に、受信機は、ｒｘｃｏｎ＿ａｃｋ信号１１１５のアサーションと同時にクレジットの返すことを開始し得る。従って、例えば、中間バッファリングまたはクロック交差により、Ａ２Ｆ＿ｒｘｃｏｎ＿ａｃｋの観測前に、クレジットリターンが観測される可能性があるため、送信機（例えば、エージェント）は、（例えば、クロックサイクルｘ４で）ｔｘｃｏｎ＿ｒｅｑ信号１１２０をアサートする際に、クレジットリターンを受け入れる用意がある。最小クレジットを受信してパケットを送信した後、送信機はチャネルを介してパケットまたはメッセージの送信を開始することができる。再接続フローは、本明細書で説明するリセットフローからの接続と同様に実装され得るが、新しいクレジット初期化を開始するために、受信機は最初にそのクレジットカウンタをリセット値にリセットし、送信機は、他の例の中で、そのクレジット利用可能カウンタをゼロにリセットする。
図１２を参照すると、例示的なタイミング図１２００は、例示的なＳＦＩインタフェースのための例示的な切断および再接続フローを示す。この例では、送信機は、時間ｘ３において切断を容易にするために、ｔｘｃｏｎ＿ｒｅｑ信号１１２０をデアサートし得る。いくつかの実装では、切断を進行させるために、ｒｘｄｉｓｃｏｎ＿ｎａｃｋ信号１１１０は、ｔｘｃｏｎ＿ｒｅｑ信号１１２０がデアサートされる前にデアサートされる。切断が要求された時、送信機は、もはや（例えば、ＣＨＡＮ＿ｉｓ＿ｖａｌｉｄビットアサーションによって示される）いかなるチャネル上でもメッセージを送信しない。送信機による切断フローの開始に基づいて、受信機は切断を確認する（ＡＣＫ）か否定的に確認する（ＮＡＣＫまたは拒否）かを決定する。切断を確認するために、受信機は、全てのパイプラインが空であることを保証した後に（例えば、クロックサイクルｘ４において）、ｒｘｃｏｎ＿ａｃｋ信号１１１５をデアサートし得、これは、（リンク状態インジケータ１１０５によって反映されるように）切断済み状態への入りをマークする。場合によっては、受信機は、すべてのクレジットが返されたことを保証することもできる。
図１２の図１２００は、切断要求が受信機によって肯定的に確認された場合のインスタンスを示しているが、図１３は、受信機が否定確認応答（またはＮＡＣＫ）で応答する反対の例を示している。例えば、否定確認応答を送信するために、受信機は、代わりに、ｒｘｄｉｓｃｏｎ＿ｎａｃｋ信号１１１０否定確認（例えば、クロックサイクルｘ４）をアサートし得る。例えば、否定確認応答は、受信機が、他の例示の理由の中で、デッドロックのリスクなしにそのパイプラインを排出することができないと判断した場合に選択され得る。ＮＡＣＫの後、送信機は、ｔｘｃｏｎ＿ｒｅｑ信号１１２０（例えば、クロックサイクルｘ６において）を再アサートする。受信機のＮＡＣＫの送信機によるこの有効な確認応答の遵守に伴い、ｒｘｄｉｓｃｏｎ＿ｎａｃｋ信号１１１０は、（例えば、図１３の例のクロックサイクルｘ６において示されるように）デアサートされることができる。
いくつかの実装では、接続および切断フローは、開始後数マイクロ秒以内に完了することが期待される。いくつかの実装では、タイムアウトは、明示的にまたは黙示的に定義され得る。例えば、受信機は、定義される又は推奨される時間枠内でＡＣＫ又はＮＡＣＫで応答するように構成され得る。例えば、エージェント、ファブリック、またはシステム（例えば、ＳｏＣ）は、この期待を強制するためにタイムアウトまたは時間ウィンドウを定義することができる。
場合によっては、ＳＦＩインタフェースが接続状態にある間にエージェントまたはファブリックエレメントがリセットされ、その結果、突然のリセットが生じ得る。例えば、定義された、または推奨されたフローは、Ｒｅｓｅｔ（リセット）の前にＤｉｓｃｏｎｎｅｃｔ（切断）に入ることであり得る。一例として、ｒｘｃｏｎ＿ａｃｋ信号は、送信機のｔｘｃｏｎ＿ｒｅｑ信号の値が1である間に、リンクの受信機側での突然のリセットのために遷移１→０を発生させ得る。このような場合、送信機は、それ自体を切断済み状態に強制的に移行させ、初期化を再開させ得る。送信機がアイドル状態にあるときにこれが発生する場合、メッセージを失うことなく回復することができる。別の突然のリセットの例として、ｒｘｃｏｎ＿ａｃｋが１である間に、ｔｘｃｏｎ＿ｒｅｑ信号がリンクの送信機側の突然のリセットのために１→０に遷移する場合、標準の切断フローに従い得る。受信機がアイドル状態にあるときにこれが発生する場合、送信機がリセットされたままであれば、切断はＡｃｋを受信し、切断済みの状態にきれいに到達すべきである。しかし、切断が受信機によって拒否（ＮＡＣＫ）された場合、致命的または不正なリンク状態（例えば、回復不能エラー）が生じ得る。突然のリセットの場合、トラフィックがアクティブである場合（例えば、アイドル状態ではない場合）、プロトコルメッセージの損失が生じる可能性があり、通常の動作を継続する上で致命的になり得る。
上述したように、システム内のＳＦＩインタフェースは、様々なパラメータに従って構成可能であり得る。例えば、一組のパラメータが、特定のＳｏＣ設計のような、所与のシステムの使用ケース、特徴、プロトコル、およびトポロジに従って、具体的に定義され得る。このようなパラメータは、他の例示のパラメータの中で、例えば、１つのサイクルで送信することができるヘッダの最大数、最大ヘッダサイズ、１つのサイクルで送信することができる異なるパケットのペイロードの最大数を定義し得る。パラメータの値は、例えば、インタフェースを介して接続されるエージェントおよびファブリックコンポーネントによって使用および参照されるために、構成レジスタまたは他のデータ構造に定義および保存され得る。表６は、ＳＦＩインタフェースの一例で設定可能なパラメータの一例を示す。
Figure 2021090188
図１４Ａ〜１４Ｂを参照すると、単純化されたフローチャート１４００ａ〜ｂが示され、本明細書の例示の実装で説明されるような、ＳＦＩインタフェースを使用するための例示的な技術を例示する。例えば、図１４Ａの例では、ＳＦＩインタフェースは、メッセージをインタフェースの複数のチャネル（例えば、グローバル、ＨＤＲ、およびＤＡＴＡ）のうちの特定のチャネル内の受信機に送信するために、一組の信号内のそれぞれの信号に割り当てられたレーン、ならびにメッセージの受信機から受信される信号に割り当てられたレーン（例えば、クレジットリターン信号）から構成され得る。グローバルチャネルは、インタフェースの初期化を含む、インタフェースの態様を制御するために、それぞれの信号を送受信するための複数のレーンを含見える。実際、初期化信号は、インタフェース１４０５上で通信されて、インタフェースのチャネル（例えば、ＨＤＲおよびＤＡＴＡ）にメッセージを送信するためのインタフェースを初期化１４１０し得る。他の例の中で、ＰＣＩｅまたはＣＸＬ．ｉｏなどの特定のストリーミングまたはロード／ストアプロトコルに従って、デバイス上のエージェントまたは他のロジック（例えば、ＩＰブロック、布ブロック、ガスケットデバイス、または他のデバイス）のプロトコル層によって準備されたパケットが識別され１４１５得る。パケットのヘッダおよびペイロードは、インタフェースの専用ヘッダ（ＨＤＲ）チャネルおよびペイロード（ＤＡＴＡ）チャネルで別々に送信され得る。例えば、ヘッダは、ヘッダメタデータ信号専用のＨＤＲチャネルのレーン上で送られた１４２５ヘッダメタデータを伴うヘッダチャネルのヘッダバスレーン上で送られ１４２０得る。同様に、ＤＡＴＡチャネルを使用して、ＤＡＴＡチャネルのデータバスレーン上のペイロードデータを送信し１４３０得、対応するペイロードメタデータは、ＤＡＴＡチャネルのための１つまたは複数のメタデータ信号を実装するＤＡＴＡチャネルの別の他のレーン上で送られ得る。いくつかの実装では、ヘッダまたはペイロードをＨＤＲまたはＤＡＴＡチャンネルそれぞれの上で送信するために、有効な信号が対応するチャンネルの１つまたは複数のレーンの専用セットに送信され得る。いくつかの実装では、クレジットリターンは、他の例示の情報及び信号の中で、上記の例で論じたように、ＨＤＲおよびＤＡＴＡチャネルで実装され得る、ＨＤＲおよびＤＡＴＡチャネルの各々で使用されるそれぞれのクレジットに対応するパケットの送信者によって受信され得る。
図１４Ｂの例では、技術は、ＳＦＩインタフェース上の受信機に関連付けられて示される。幾つかの実装では、単一のデバイスが、他の例示の構成の中で、ＳＦＩインタフェースの第１のインスタンスのための送信機と、ＳＦＩインタフェースの相補的な第２のインスタンスのための受信側とを実装し得る。一例では、初期化信号を通信して１４３５インタフェースを初期化する１４４０ために、受信側にグローバルチャネルが設けられ得る。初期化後、パケットデータは、パケットのヘッダおよびペイロードデータを含むインタフェースを介して受信され得る。例えば、パケットのヘッダは、ヘッダチャネルのレーン上で受信され得１４５０、ヘッダのためにヘッダチャネルの別々のメタデータレーン上でヘッダメタデータが受信される１４５５。パケットのペイロードデータは、別個のデータチャネルのレーンで受信され得る１４６０。ペイロードメタデータは、ペイロードの属性（例えば、フロー制御情報）を記述するために、データチャネルの追加のメタデータレーンで受信され得る１４６５。受信機は、ヘッダおよびデータチャネルのそれぞれのメタデータレーン上で送信されるヘッダおよびペイロードメタデータに基づいて、パケットを処理し得る１４７０（例えば、バッファ、ヘッダをそのパケットに関連付け、ヘッダをデコードし、データレーン上で送信されるペイロードの境界を識別するなど）。また、受信機は、受信機においてロジックによって提供される他の例示の機能性の中で、ヘッダおよびデータチャネルの追加の専用レーンにクレジットリターンを送信し得る。
上述の装置、方法、およびシステムは、前述のような任意の電子デバイスまたはシステムにおいて実装され得ることに留意されたい。具体的な例示として、以下の図は、本明細書に記載される解決策を利用するための例示的なシステム（例えば、ＳｏＣ、コンピューティングブロック、ファブリックブロックなど）を提供する。以下のシステムがより詳細に説明されるが、多数の異なる相互接続、ユースケース、トポロジ、およびアプリケーションが、開示され、説明され、上記の議論から再度説明される。そして、容易に明らかなように、上述の進歩は、それらの相互接続、ファブリック、またはアーキテクチャのいずれか、およびそれらの複合構成要素に適用され得る。
図１５を参照すると、マルチコアプロセッサを含むコンピューティングシステムのブロック図の一実施形態が描かれている。プロセッサ１５００は、マイクロプロセッサ、埋め込みプロセッサ、デジタル信号プロセッサ（ＤＳＰ）、ネットワークプロセッサ、ハンドヘルドプロセッサ、アプリケーションプロセッサ、コプロセッサ、システムオンチップ（ＳｏＣ）、またはコードを実行する他のデバイスなどの任意のプロセッサまたは処理デバイスを含む。プロセッサ１５００は、一実施形態では、非対称コアまたは対称コア（図示の実施形態）を含見える、少なくとも２つのコア−コア１５０１および１５０２を含む。しかし、プロセッサ１５００は、対称または非対称であり得る任意の数の処理要素を含み得る。
一実施形態では、処理要素は、ソフトウェアスレッドをサポートするためのハードウェアまたはロジックを指す。ハードウェア処理要素の例は：スレッドユニット、スレッドスロット、スレッド、プロセスユニット、コンテキスト、コンテキストユニット、論理プロセッサ、ハードウェアスレッド、コア、および／または実行状態またはアーキテクチャ状態などのプロセッサのための状態を保持することができる任意の他の要素を含む。言い換えると、一実施形態では、処理要素は、ソフトウェアスレッド、オペレーティングシステム、アプリケーション、または他のコードなどの、コードと独立して関連付けることができる任意のハードウェアを指す。物理的プロセッサ（またはプロセッサソケット）は、典型的には、コアまたはハードウェアスレッドなどの任意の数の他の処理要素を潜在的に含む集積回路を指す。
コアは、独立したアーキテクチャ状態を維持することができる集積回路上に配置されたロジックを指すことが多く、各独立して維持されるアーキテクチャ状態は、少なくともいくつかの専用実行リソースと関連付けられる。コアとは対照的に、ハードウェアスレッドは、典型的には、独立したアーキテクチャ状態を維持することができる集積回路上に位置する任意のロジックを指し、独立して維持されるアーキテクチャ状態は、実行リソースへのアクセスを共有する。図からわかるように、特定のリソースが共有され、他のリソースがアーキテクチャ状態に専用である場合、ハードウェアスレッドの名称とコアの間の線は重なり合う。しかし、しばしば、コアおよびハードウェアスレッドは、オペレーティングシステムによって、個々の論理プロセッサとして見なされ、ここで、オペレーティングシステムは、各論理プロセッサ上でオペレーションを個別にスケジューリングすることができる。
物理プロセッサ１５００は、図１５に示すように、２つのコア−コア１５０１及び１５０２を含む。ここで、コア１５０１および１５０２は、対称コア、すなわち、同じ構成、機能ユニット、および／またはロジックを有するコアとみなされる。別の実施形態では、コア１５０１は、アウトオブオーダー（out-of-order）プロセッサコアを含み、コア１５０２は、インオーダー（in-order）プロセッサコアを含む。しかし、コア１５０１および１５０２は、ネイティブコア、ソフトウェア管理コア、ネイティブ命令セットアーキテクチャ（ＩＳＡ）を実行するように適合されたコア、変換命令セットアーキテクチャ（ＩＳＡ）を実行するように適合されたコア、共設計コア、または他の既知のコアなど、任意のタイプのコアから個別に選択され得る。異種コア環境（すなわち、非対称コア）では、バイナリ変換などの何らかの形式の変換が、一方または両方のコア上でコードをスケジュールまたは実行するために利用され得る。しかし、説明をさらに進めるために、コア１５０１に示された機能ユニットが以下でさらに詳細に説明され、コア１５０２のユニットが図示された実施形態において同様の方法で動作する。
図示されるように、コア１５０１は、２つのハードウェアスレッド１５０１ａおよび１５０１ｂを含み、これらは、ハードウェアスレッドスロット１５０１ａおよび１５０１ｂとも称される。したがって、一実施形態では、オペレーティングシステムなどのソフトウェアエンティティは、プロセッサ１５００を４つの別個のプロセッサ、すなわち、４つのソフトウェアスレッドを同時に実行することが可能な４つの論理プロセッサまたは処理要素として潜在的に見なす。上述のように、第１のスレッドはアーキテクチャ状態レジスタ１５０１ａに関連付けられ、第２のスレッドはアーキテクチャ状態レジスタ１５０１ｂに関連付けられ、第３のスレッドはアーキテクチャ状態レジスタ１５０２ａに関連付けられ、第４のスレッドはアーキテクチャ状態レジスタ１５０２ｂに関連付けられ得る。ここで、各アーキテクチャ状態レジスタ（１３０１ａ、１５０１ｂ、１５０２ａ、および１５０２ｂ）は、上述のように、処理要素、スレッドスロット、またはスレッドユニットと称され得る。図示のように、アーキテクチャ状態レジスタ１５０１ａは、アーキテクチャ状態レジスタ１５０１ｂ内で複製されるので、個々のアーキテクチャ状態／コンテキストは、論理プロセッサ１５０１ａおよび論理プロセッサ１５０１ｂのために記憶されることができる。コア１５０１では、アロケータおよびリネーマブロック１５３０における命令ポインタおよびリネームロジックなどの他のより小さいリソースも、スレッド１５０１ａおよび１５０１ｂのために複製され得る。リオーダ（reorder）／リタイアメント（retirement）ユニット１５３５、ＩＬＴＢ１５２０、ロード／ストアバッファ、およびキューにおけるリオーダーバッファのようないくつかのリソースは、分割（partitioning）によって共有され得る。汎用内部レジスタ、ページテーブルベースレジスタ（複数可）、低レベルデータキャッシュおよびデータＴＬＢ１５１５、実行ユニット（複数可）１５４０、およびアウトオブオーダーユニット１５３５の部分などの他のリソースは、潜在的に完全に共有される。
プロセッサ１５００は、しばしば、他のリソースを含み、これは、完全に共有されるか、パーティション分割によって共有されるか、または、処理エレメントによって／それに専用され得る。図１５では、プロセッサの例示的な論理ユニット／リソースを有する純粋に例示的なプロセッサの一実施形態が示されている。プロセッサは、これらの機能ユニットのいずれかを含んでもよく、または省略してもよく、また、図示されていない任意の他の既知の機能ユニット、ロジック、またはファームウェアを含んでもよいことに留意されたい。図示のように、コア１５０１は、単純化された代表的なアウトオブオーダー（ＯＯＯ）プロセッサコアを含む。しかし、異なる実施形態では、インオーダープロセッサを利用され得る。ＯＯＯコアは、実行／取得されることになるブランチを予測するためのブランチターゲットバッファ１５２０と、命令のためのアドレス変換エントリを格納するための命令−変換バッファ１５２０とを含む。
コア１５０１は、さらに、フェッチされた要素をデコードするためにフェッチユニット１５２０に結合されるデコードモジュール１５２５を含む。一実施形態では、フェッチロジックは、スレッドスロット１５０１ａ、１５０１ｂにそれぞれ関連付けられる個々のシーケンサを含む。通常、コア１５０１は、プロセッサ１５００上で実行可能な命令を定義／指定する第１のＩＳＡと関連付けられる。第１のＩＳＡの一部であるマシンコード命令は、実行されるべき命令または操作を参照／指定する命令の一部（オペコードと呼ばれる）を含むことが多い。デコードロジック１５２５は、それらのオペコードからこれらの命令を認識し、第１のＩＳＡによって定義される処理のために、デコードされた命令をパイプライン内に渡す回路を含む。例えば、以下でより詳細に説明するように、一実施形態では、トランザクション命令などの特定の命令を認識するように設計または適合されたロジックを含む。デコーダ１５２５による認識の結果、アーキテクチャまたはコア１５０１は、適切な命令に関連付けられるタスクを実行するために、特定の予め定義されたアクションをとる。ここに記載されるタスク、ブロック、操作、および方法のいずれも、単一または複数の命令に応答して実行され得、そのうちのいくつかは、新規または旧来の命令であり得ることに留意することが重要である。デコーダ１５２６は、一実施形態では、同じＩＳＡ（またはそのサブセット）を認識することに留意されたい。代替的には、異質コア環境では、デコーダ１５２６は、第２のＩＳＡ（第１のＩＳＡのサブセットまたは別個のＩＳＡのいずれか）を認識する。
一例では、アロケータおよびリネーマブロック１５３０は、命令処理結果を記憶するためのレジスタファイルなどのリソースを予約するためのアロケータを含む。しかし、スレッド１５０１ａおよび１５０１ｂは、アロケータおよびリネーマブロック１５３０が命令結果を追跡するためのリオーダーバッファなどの他のリソースも予約する場合には、アウトオブオーダーの実行が潜在的に可能である。ユニット１５３０はまた、プログラム／命令リファレンスレジスタをプロセッサ１５００の内部の他のレジスタにリネームするレジスタリネーマを含み得る。リオーダ／リタイアメントユニット１５３５は、アウトオブオーダーの実行および後にアウトオブオーダーの実行された命令のインオーダーのリタイアメントをサポートするために、上述のリオーダーバッファ、ロードバッファ、および記憶バッファなどの構成要素を含む。
スケジューラおよび実行ユニット（複数可）ブロック１５４０は、一実施形態では、実行ユニット上の命令／操作をスケジュールするスケジューラユニットを含む。例えば、浮動小数点命令は、利用可能な浮動小数点実行ユニットを有する実行ユニットのポート上でスケジュールされる。また、実行ユニットに関連付けられるレジスタファイルも含まれ、情報命令処理結果を格納する。例示的な実行ユニットは、浮動小数点実行ユニット、整数実行ユニット、ジャンプ実行ユニット、ロード実行ユニット、ストア実行ユニット、および他の既知の実行ユニットを含む。
下位データキャッシュおよびデータ変換バッファ（Ｄ−ＴＬＢ）１５５０は、実行ユニット（複数可）１５４０に結合される。データキャッシュは、メモリコヒーレンス状態に保持される可能性のあるデータオペランドなどの要素上に、最近使用／操作されたものを記憶する。Ｄ−ＴＬＢは、最近の仮想／線形／物理アドレス変換を記憶する。特定の例として、プロセッサは、物理メモリを複数の仮想ページに分割するページテーブル構造を含み得る。
ここで、コア１５０１および１５０２は、オンチップインタフェース１５１０に関連付けられる第２レベルキャッシュ（second level cache）などの、より高いレベルまたはより長いレベルのキャッシュへのアクセスを共有する。より高いレベルまたはさらに外（further-out）とは、キャッシュレベルが増加する、または実行ユニット（複数可）からさらに離れることを指す。一実施形態では、より高いレベルのキャッシュは、プロセッサ１５００上のメモリ階層内の最後のレベルのデータキャッシュ−最後のキャッシュであり、例えば、第２または第３のレベルのデータキャッシュである。しかし、より高いレベルのキャッシュは、命令キャッシュと関連付けられ得るか、または命令キャッシュを含み得るので、それほど制限されない。トレースキャッシュ−命令キャッシュのタイプ−は、代わりに、デコーダ１５２５の後に結合されて、最近デコードされたトレースを格納し得る。ここで、命令は、潜在的にマクロ命令（すなわち、デコーダによって認識される一般的な命令）を参照し、これは、いくつかのマイクロ命令（マイクロ演算）にデコードし得る。
図示された構成では、プロセッサ１５００はまた、オンチップインタフェースモジュール１５１０を含む。歴史的には、以下により詳細に説明するメモリコントローラが、プロセッサ１５００の外部のコンピューティングシステムに含まれてきた。このシナリオでは、オンチップインタフェース１５１０は、システムメモリ１５７５、チップセット（メモリ１５７５に接続するためのメモリコントローラハブおよび周辺デバイスを接続するためのＩ／Ｏコントローラハブを含むことが多い）、メモリコントローラハブ、ノースブリッジ、または他の集積回路などの、プロセッサ１５００の外部のデバイスと通信する。また、このシナリオでは、バス１５０５は、マルチドロップバス、ポイントツーポイント相互接続、シリアル相互接続、パラレルバス、コヒーレント（例えば、キャッシュコヒーレント）バス、レイヤードプロトコルアーキテクチャ、差動バス、およびＧＴＬバスなどの任意の既知の相互接続を含み得る。
メモリ１５７５は、プロセッサ１５００に専用であり得る、またはシステム内の他の装置と共用され得る。メモリ１５７５のタイプの一般的な例は、ＤＲＡM、ＳＲＡＭ、不揮発性メモリ、および他の既知の記憶装置を含む。デバイス１５８０は、メモリコントローラハブに結合されたグラフィックスアクセラレータ、プロセッサまたはカード、Ｉ／Ｏコントローラハブに結合されたデータストレージ、無線トランシーバ、フラッシュデバイス、オーディオコントローラ、ネットワークコントローラ、または他の既知のデバイスを含み得ることに留意されたい。
しかし、最近、より多くのロジックおよびデバイスが、ＳＯＣなどの単一のダイ上に統合されているので、これらのデバイスの各々は、プロセッサ１５００上に組み込まれてもよい。例えば、一実施形態では、メモリコントローラハブは、プロセッサ１５００と同じパッケージおよび／またはダイ上にある。ここで、コアの一部（オンコア部分）１５１０は、メモリ１５７５またはグラフィックスデバイス１５８０などの他のデバイスとインタフェースするための１つまたは複数のコントローラを含む。このようなデバイスとインタフェースするための相互接続およびコントローラを含む構成は、しばしばオンコア（または非コア構成（un-core configuration））と呼ばれる。一例として、オンチップインタフェース１５１０は、オンチップ通信のためのリング相互接続と、オフチップ通信のための高速シリアルポイントツーポイントリンク１５０５とを含む。しかし、ＳＯＣ環境では、ネットワークインタフェース、コプロセッサ、メモリ１５７５、グラフィックスプロセッサ１５８０、および任意の他の既知のコンピュータデバイス／インタフェースなどの、さらに多くのデバイスが、単一のダイまたは集積回路上に集積されて、高機能性および低電力消費を有する小さいフォームファクタを提供し得る。
一実施形態では、プロセッサ１５００は、コンパイラ、最適化、および／またはトランスレータコード１５７７を実行して、アプリケーションコード１５７６をコンパイル、変換、および／または最適化して、本明細書に記載される装置および方法をサポートするか、またはそれらとインタフェースすることができる。コンパイラは、しばしば、ソーステキスト／コードをターゲットテキスト／コードに変換するためのプログラムまたはプログラムのセットを含む。通常、プログラム／アプリケーションコードのコンパイラによるコンパイルは、複数のフェーズで行われ、ハイレベルのプログラミング言語コードを低レベルのマシンまたはアセンブリ言語コードに変換するためにパスされる。しかし、単一パスコンパイラが、単純なコンパイルのために依然として利用され得る。コンパイラは、任意の既知のコンパイラ技術を利用して、語彙解析、前処理、構文解析、セマンティック分析、コード生成、コード変換、およびコード最適化などの任意の既知のコンパイラ操作を実行し得る。
大規模なコンパイラは、しばしば複数のフェーズを含むが、ほとんどの場合、これらのフェーズは、（１）一般的に、構文処理、セマンティック処理、ある種の変換／最適化が行われるフロントエンドと、（２）一般的に、解析、変換、最適化、およびコード生成が行われるバックエンドの２つの一般的フェーズに含まれる。いくつかのコンパイラは、コンパイラのフロントエンドとバックエンドとの間の線引きのぼやけを例示するミドルを参照する。結果として、コンパイラの挿入、アソシエーション、生成、または他の動作への参照は、上記のフェーズまたはパス、ならびにコンパイラの他の既知のフェーズまたはパスのいずれかで行われ得る。例示的な例として、コンパイラは、コンパイルのフロントエンドフェーズにおけるコール／操作の挿入、次いで、トランスフォーメーションフェーズの間におけるコール／操作のより低いレベルのコードへの変換などの、コンパイルの１つまたは複数のフェーズにおける操作、コール、機能等を潜在的に挿入する。ダイナミックコンパイルの間、コンパイラコードまたはダイナミック最適化コードは、ランタイム中の実行のためにコードを最適化するだけでなく、そのような操作／呼び出しを挿入し得ることに留意されたい。具体的な例として、バイナリコード（すでにコンパイル済みのコード）は、ランタイム中に動的に最適化され得る。ここで、プログラムコードは、ダイナミック最適化コード、バイナリコード、またはそれらの組み合わせを含み得る。
コンパイラと同様に、バイナリトランスレータなどのトランスレータが、コードを静的または動的に変換し、コードを最適化および／または変換する。従って、コード、アプリケーションコード、プログラムコード、または他のソフトウェア環境の実行への参照は、（１）プログラムコードをコンパイルする、ソフトウェア構造を維持し、他の操作を実行し、コードを最適化し、またはコードを変換するための、コンパイラプログラム（複数可）、最適化コードオプティマイザ、またはトランスレータの動的または静的な実行、（２）最適化／コンパイルされたアプリケーションコードなどの操作／コールを含むメインプログラムコードの実行、（３）ソフトウェア構造を維持し、他のソフトウェア関連操作を実行し、またはコードを最適化するための、メインプログラムコードと関連付けられる、ライブラリなどの他のプログラムコードの実行、または（４）それらの組み合わせを参照し得る。
次に、図１６を参照すると、マルチコアプロセッサの一実施形態のブロック図が示されている。図１６の実施形態に示されるように、プロセッサ１６００は、複数のドメインを含む。具体的には、コアドメイン１６３０は、複数のコア１６３０Ａ〜１６３０Ｎを含み、グラフィックスドメイン１６６０は、メディアエンジン１６６５を有する１つまたは複数のグラフィックスエンジンを含み、システムエージェントドメイン１６１０がある。
様々な実施形態では、システムエージェントドメイン１６１０は、電力制御イベントおよび電力管理を扱い、その結果、ドメイン１６３０および１６６０の個々のユニット（例えば、コアおよび／またはグラフィックスエンジン）は、所与のユニットで生じるアクティビティ（または非アクティビティ）に照らして、適切な電力モード／レベル（例えば、アクティブ、ターボ、スリープ、休止状態、ディープスリープ、または他のアドバンストコンフィギュレーションパワーインタフェース様状態）で動的に動作するように、独立して制御可能である。ドメイン１６３０および１６６０の各々は、異なる電圧および／または電力で動作することができ、さらに、ドメイン内の個々のユニットは、各々が、独立した周波数および電圧で潜在的に動作する。３つのドメインのみで示されているが、本開示の範囲はこの点に限定されず、さらなるドメインが他の実施形態において存在し得ることに留意されたい。
図示されるように、各コア１６３０は、様々な実行ユニットおよび追加の処理要素に加えて、低レベルのキャッシュをさらに含む。ここで、種々のコアは、互いに結合され、かつ、最終レベルキャッシュ（ＬＬＣ）１６４０Ａ〜１６４０Ｎの複数のユニットまたはスライスから形成される共有キャッシュメモリに結合され、これらのＬＬＣは、しばしば、ストレージおよびキャッシュコントローラ機能を含み、コア間、ならびにグラフィックスエンジン間でも潜在的に共有される。
図に示すように、リング相互接続１６５０は、コアを互いに結合し、コアとＬＬＣスライスとの間の結合においてそれぞれ、複数のリングストップ１６５２Ａ〜１６５２Ｎを介して、コアドメイン１６３０、グラフィックスドメイン１６６０、およびシステムエージェント回路１６１０の間の相互接続を提供する。図１６に見られるように、相互接続１６５０は、アドレス情報、データ情報、確認通知情報、およびスヌープ／無効情報を含む様々な情報を搬送するために使用される。リング相互接続が図示されているが、任意の既知のオンダイ相互接続またはファブリックが利用され得る。例示的な例として、上述のファブリックのいくつか（例えば、別のオンダイ相互接続、オンチップシステムファブリック（ＯＳＦ）、アドバンストマイクロコントローラバスアーキテクチャ（ＡＭＢＡ）相互接続、多次元メッシュファブリック、または他の既知の相互接続アーキテクチャ）が同様の態様で利用され得る。
さらに示されるように、システムエージェントドメイン１６１０は、関連するディスプレイの制御およびインタフェースを提供するディスプレイエンジン１６１２を含む。システムエージェントドメイン１６１０は、システムメモリ（例えば、複数のＤＩＭＭが実装されるＤＲＡＭ、メモリコヒーレンス動作を実行するためのコヒーレンスロジック１６２２）へのインタフェースを提供する集積メモリコントローラ１６２０を含み得る。プロセッサと他の回路との間の相互接続を可能にするために、複数のインタフェースが存在し得る。例えば、一実施形態では、少なくとも１つのダイレクトメディアインタフェース（ＤＭＩ）１６１６インタフェースが、１つまたは複数のＰＣＩｅ(商標)インタフェース１６１４と共に提供される。ディスプレイエンジンおよびこれらのインタフェースは、典型的には、ＰＣＩｅ（商標）ブリッジ１６１８を介してメモリに結合される。さらに、追加のプロセッサまたは他の回路のような他のエージェント間の通信を提供するために、１つまたは複数の他のインタフェースが提供され得る。
次に、図１７を参照すると、代表的なコアのブロック図、具体的には、図１６のコア１６３０などのコアのバックエンドの論理ブロックが示される。一般に、図１７に示される構造は、入ってくる命令を取り出し、種々の処理（例えば、キャッシュ、デコーディング、分岐予測など）を実行し、命令／操作をアウトオブオーダー（ＯＯＯ）エンジン１７８０に沿って渡すために使用されるフロントエンドユニット１７７０を有するアウトオブオーダープロセッサを含む。ＯＯＯエンジン１７８０は、デコードされた命令に対してさらなる処理を実行する。
具体的には、図１７の実施形態では、アウトオブオーダーエンジン１７８０は、１つまたは複数のマイクロ命令またはｕｏｐの形態であり得るデコードされた命令をフロントエンドユニット１７７０から受け取り、それらをレジスタなどのような適切なリソースに割り当てるためのアロケーションユニット１７８２を含む。次に、命令は、複数の実行ユニット１７８６Ａ〜１７８６Ｎのうちの１つで実行するためのリソースを予約し、それらをスケジュールする、リザベーションステーション１７８４に提供される。例えば、算術論理ユニット（ＡＬＵ）、ロードおよび記憶ユニット、ベクトル処理ユニット（ＶＰＵ）、浮動小数点実行ユニットなど、様々なタイプの実行ユニットが存在し得る。これらの異なる実行ユニットからの結果は、順序付けされていない結果を受け取り、それらを正しいプログラム順序に戻すリオーダーバッファ１７８８に提供される。
依然として図１７を参照すると、フロントエンドユニット１７７０およびアウトオブオーダーエンジン１７８０の両方が、メモリ階層の異なるレベルに結合されることに留意されたい。具体的に示されるのは、命令レベルキャッシュ１７７２であり、それは、次に、最終レベルキャッシュ１７９５に結合する中間レベルキャッシュ１７７６に結合する。一実施形態では、最終レベルキャッシュ１７９５は、オンチップ（時にはアンコアと呼ばれる）ユニット１７９０に実装される。例として、ユニット１７９０は、図１７のシステムエージェント１７１０に類似している。上述のように、アンコア１７９０は、システムメモリ１７９９と通信し、これは、図示の実施形態では、ＥＤ ＲＡＭによって実装される。また、アウトオブオーダーエンジン１７８０内の種々の実行ユニット１７８６は、中間レベルキャッシュ１７７６とも通信する第１レベルキャッシュ１７７４と通信することにも留意されたい。また、追加のコア１７３０Ｎ−２〜１７３０Ｎは、ＬＬＣ１７９５に結合可能であることに留意されたい。図１７の実施形態ではこの高レベルで示されているが、種々の改変および追加の構成要素が存在し得ることを理解されたい。
図１８を参照すると、命令を実行するための実行ユニットを含むプロセッサで形成された例示的なコンピュータシステムのブロック図であって、相互接続の１つまたは複数が、本開示の一実施形態に従って１つまたは複数の特徴を実装するブロック図が示されている。システム１８００は、本明細書に記載される実施形態のように、本開示に従って、データを処理するためのアルゴリズムを実行するためのロジックを含む実行ユニットを使用するために、プロセッサ１８０２のような構成要素を含む。一実施形態では、サンプルシステム１８００は、オペレーティングシステムおよび含まれるソフトウェアのあるバージョンを実行し、対応するグラフィカルユーザインタフェースを提供することもできる。しかし、本開示の実施形態は、ハードウェア回路とソフトウェアの特定の組み合わせに限定されるものではない。
実施形態は、コンピュータシステムに限定されない。本開示の代替実施形態は、ハンドヘルドデバイスおよび埋め込みアプリケーションなどの他のデバイスで使用することができる。ハンドヘルドデバイスのいくつかの例は、携帯電話、インターネットプロトコルデバイス、デジタルカメラ、パーソナルデジタルアシスタント（ＰＤＡ）、およびハンドヘルドＰＣを含む。埋め込みアプリケーションは、マイクロコントローラ、デジタル信号プロセッサ（ＤＳＰ）、システムオンチップ、ネットワークコンピュータ（ＮｅｔＰＣ）、セットトップボックス、ネットワークハブ、ワイドエリアネットワーク（ＷＡＮ）スイッチ、または、少なくとも１つの実施形態に従って１つまたは複数の命令を実行することができる任意の他のシステムを含むことができる。
この図示された実施形態では、プロセッサ１８０２は、少なくとも１つの命令を実行するアルゴリズムを実装するために、１つまたは複数の実行ユニット１８０８を含む。一実施形態は、単一のプロセッサデスクトップまたはサーバシステムのコンテキストで説明され得るが、代替実施形態は、マルチプロセッサシステムに含まれ得る。システム１８００は、「ハブ」システムアーキテクチャの一例である。コンピュータシステム１８００は、データ信号を処理するためのプロセッサ１８０２を含む。プロセッサ１８０２は、一例として、複雑命令セットコンピュータ（ＣＩＳＣ）マイクロプロセッサ、縮小命令セットコンピューティング（ＲＩＳＣ）マイクロプロセッサ、超長命令語（ＶＬＩＷ）マイクロプロセッサ、命令セットの組合せを実装するプロセッサ、または、例えば、デジタル信号プロセッサなどの任意の他のプロセッサデバイスを含む。プロセッサ１８０２は、プロセッサ１８０２とシステム１８００内の他の構成要素との間でデータ信号を送信するプロセッサバス１８１０に結合される。システム１８００の要素（例えば、グラフィックスアクセラレータ１８１２、メモリコントローラハブ１８１６、メモリ１８２０、Ｉ／Ｏコントローラハブ１８２５、ワイヤレストランシーバ１８２６、フラッシュＢＩＯＳ１８２８、ネットワークコントローラ１８３４、オーディオコントローラ１８３６、シリアル拡張ポート１８３８、Ｉ／Ｏコントローラ１８４０など）は、当業者によく知られた従来の機能を実行する。
一実施形態では、プロセッサ１８０２は、レベル１（Ｌ１）内部キャッシュメモリ１８０４を含む。アーキテクチャに応じて、プロセッサ１８０２は、単一の内部キャッシュまたは複数のレベルの内部キャッシュを有し得る。他の実施形態は、特定の実装および必要性に応じて、内部キャッシュおよび外部キャッシュの両方の組み合わせを含む。レジスタファイル１８０６は、整数レジスタ、浮動小数点レジスタ、ベクトルレジスタ、バンクレジスタ、シャドウレジスタ、チェックポイントレジスタ、ステータスレジスタ、および命令ポインタレジスタを含む種々のレジスタに異なるタイプのデータを格納する。
整数および浮動小数点演算を実行するロジックを含む実行ユニット１８０８もまた、プロセッサ１８０２内に存在する。一実施形態では、プロセッサ１８０２は、マイクロコードを格納するマイクロコード（ｕｃｏｄｅ）ＲＯＭを含み、このマイクロコードは、実行されたときに、特定のマクロ命令のアルゴリズムを実行するまたは複雑なシナリオを処理する。ここで、マイクロコードは、プロセッサ１８０２のロジックバグ／フィックスを処理するために潜在的に更新可能である。一実施形態では、実行ユニット１８０８は、パックされた命令セット１８０９を処理するためのロジックを含む。命令を実行する関連回路と共に、汎用プロセッサ１８０２の命令セットにパックされた命令セット１８０９を含めることによって、多くのマルチメディアアプリケーションによって使用される動作は、汎用プロセッサ１８０２内のパックされたデータを使用して実行され得る。従って、多くのマルチメディアアプリケーションは、パックされたデータ上で操作を実行するためにプロセッサのデータバスの全幅を使用することによって、加速され、より効率的に実行される。これは潜在的に、プロセッサのデータバスを介してより小さな単位のデータを転送し、一度に１つまたは複数の操作、すなわち１つのデータ要素を実行する必要を排除する。
実行ユニット１８０８の代替実施形態はまた、マイクロコントローラ、埋め込みプロセッサ、グラフィックスデバイス、ＤＳＰ、および他のタイプの論理回路において使用され得る。システム１８００は、メモリ１８２０を含む。メモリ１８２０は、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）デバイス、スタティックランダムアクセスメモリ（ＳＲＡＭ）デバイス、フラッシュメモリデバイス、または他のメモリデバイスを含む。メモリ１８２０は、プロセッサ１８０２によって実行されることになるデータ信号によって表される命令および／またはデータを記憶する。
本開示の上述の特徴または態様および解決策のいずれかが、図１８に示される１つまたは複数の相互接続上で利用され得ることに留意されたい。例えば、プロセッサ１８０２の内部ユニットを結合するための、図示されていないオンダイ相互接続（ＯＤＩ）は、上述の実施形態の１つまたは複数の態様を実装する。または、実施形態は、プロセッサバス１８１０（例えば、他の既知の高性能コンピューティング相互接続）、メモリ１８２０への高帯域幅メモリ経路１８１８、グラフィックスアクセラレータ１８１２へのポイントツーポイントリンク（例えば、ペリフェラルコンポーネント相互接続エクスプレス（ＰＣＩｅ）準拠ファブリック）、コントローラハブ相互接続１８２２、他の例示された構成要素を結合するためのＩ／Ｏまたは他の相互接続（例えば、ＵＳＢ、ＰＣＩ、ＰＣＩｅ）に関連付けられ得る。そのような構成要素のいくつかの例は、オーディオコントローラ１８３６、ファームウェアハブ（フラッシュＢＩＯＳ）１８２８、無線トランシーバ１８２６、データストレージ１８２４、ユーザ入力およびキーボードインタフェース１８４２を含むレガシーＩ／Ｏコントローラ１８４０、ユニバーサルシリアルバス（ＵＳＢ）などのシリアル拡張ポート１８３８、およびネットワークコントローラ１８３４を含む。データストレージ１８２４は、ハードディスクドライブ、フロッピーディスクドライブ、ＣＤ−ＲＯＭ装置、フラッシュメモリデバイス、または他の大容量記憶装置を含むことができる。
次に、図１９を参照すると、本開示の実施形態による第２のシステム１９００のブロック図が示されている。図１９に示すように、マルチプロセッサシステム１９００は、ポイントツーポイント相互接続システムであり、ポイントツーポイント相互接続１９５０を介して結合された第１のプロセッサ１９７０および第２のプロセッサ１９８０を含む。プロセッサ１９７０および１９８０の各々は、あるバージョンのプロセッサであり得る。一実施形態では、１９５２及び１９５４は、高性能アーキテクチャなどの、シリアル、ポイントツーポイントコヒーレント相互接続ファブリックの一部である。
２つのプロセッサ１９７０、１９８０のみで示されているが、本開示の範囲はそれに限定されないことが理解されるべきである。他の実施形態では、１つまたは複数の追加のプロセッサが与えられたプロセッサ内に存在し得る。
プロセッサ１９７０および１９８０は、それぞれ、集積メモリコントローラユニット１９７２および１９８２を含んで示される。プロセッサ１９７０はまた、そのバスコントローラユニットの一部として、ポイントツーポイント（Ｐ−Ｐ）インタフェース１９７６および１９７８を含み、同様に、第２のプロセッサ１９８０は、Ｐ−Ｐインタフェース１９８６および１９８８を含む。プロセッサ１９７０、１９８０は、Ｐ−Ｐインタフェース回路１９７８、１９８８を使用して、ポイントツーポイントインタフェース１９５０を介して情報を交換し得る。図１９に示すように、ＩＭＣ１９７２および１９８２は、プロセッサをそれぞれのメモリ、すなわち、メモリ１９３２およびメモリ１９３４に結合し、これらは、それぞれのプロセッサにローカルに取り付けられたメインメモリの一部であり得る。
プロセッサ１９７０、１９８０は、各々、ポイントツーポイントインタフェース回路１９７６、１９９４、１９８６、１９９８を使用して、個々のＰ−Ｐインタフェース１９５２、１９５４を介してチップセット１９９０と情報を交換する。チップセット１９９０はまた、高性能グラフィックス相互接続１９３９に沿ってインタフェース回路１９９２を介して高性能グラフィックス回路１９３８と情報を交換する。
共有キャッシュ（図示せず）は、プロセッサまたは両方のプロセッサの外部のいずれかに含まれ得るが、Ｐ−Ｐ相互接続を介してプロセッサに接続され得、プロセッサが低電力モードに置かれた場合には、いずれかまたは両方のプロセッサのローカルキャッシュ情報が共有キャッシュに記憶され得る。
チップセット１９９０は、インタフェース１９９６を介して第１のバス１９１６に結合され得る。一実施形態では、第１のバス１９１６は、ペリフェラルコンポーネント相互接続（ＰＣＩ）バス、または、ＰＣＩエクスプレスバスまたは他の第３世代Ｉ／Ｏ相互接続バスなどのバスであり得るが、本開示の範囲はそれに限定されない。
図１９に示すように、種々のＩ／Ｏデバイス１９１４は、第１のバス１９１６を第２のバス１９２０に結合するバスブリッジ１９１８と共に、第１のバス１９１６に結合される。一実施形態では、第２のバス１９２０は、ローピンカウント（ＬＰＣ）バスを含む。例えば、一実施形態では、キーボードおよび／またはマウス１９２２、通信デバイス１９２７、およびディスクドライブまたはしばしば命令／コードおよびデータ１９３０を含む他の大容量記憶装置のような記憶ユニット１９２８を含む、種々のデバイスが第２のバス１９２０に結合される。さらに、オーディオＩ／Ｏ１９２４が第２のバス１９２０に結合されて示されている。他のアーキテクチャも可能であり、含まれる構成要素および相互接続アーキテクチャは様々であることに留意されたい。例えば、図１９のポイントツーポイントアーキテクチャの代わりに、システムはマルチドロップバスまたは他のこのようなアーキテクチャを実装し得る。
次に図２０を参照すると、上述の開示によるシステムオンチップ（ＳＯＣ）設計の一実施形態が示されている。具体例として、ＳＯＣ２０００はユーザ機器（ＵＥ）に含まれている。一実施形態では、ＵＥは、ハンドヘルド電話、スマートフォン、タブレット、超薄型ノートブック、ブロードバンドアダプタを備えたノートブック、またはその他の同様の通信装置など、エンドユーザが通信するために使用する任意のデバイスを指す。ＵＥはしばしば基地局またはノードに接続し、これは本質的にＧＳＭネットワーク内のモバイルステーション（ＭＳ）に対応する可能性がある。
ここでは、ＳＯＣ２０００は、２００６と２００７の２つのコアを含む。上述の説明と同様に、コア２００６および２００７は、Intel（登録商標） Architecture Core（商標）ベースのプロセッサ、Advanced Micro Devices, Inc.（AMD）プロセッサ、ＭＩＰＳベースのプロセッサ、ＡＲＭベースのプロセッサ設計、またはそれらの顧客、ならびにそれらのライセンシーまたはアダプターなどのインストラクションセットアーキテクチャに適合し得る。コア２００６および２００７は、システム２０００の他の部分と通信するために、バスインタフェースユニット２００９およびＬ２キャッシュ２０１１に関連付けられるキャッシュ制御２００８に結合される。相互接続２０１０は、ＩＯＳＦ、ＡＭＢＡ、または上述の他の相互接続などのオンチップ相互接続を含み、これは、本明細書に記載の１つまたは複数の態様を潜在的に実装する。
インタフェース２０１０は、ＳＩＭカードとインタフェースする加入者識別モジュール（ＳＩＭ）２０３０、ＳＯＣ２０００を初期化およびブートするためのコア２００６および２００７による実行のためのブートコードを保持するブートＲＯＭ２０３５、外部メモリ（例えば、ＤＲＡＭ２０６０）とインタフェースするためのＳＤＲＡＭコントローラ２０４０、不揮発性メモリ（例えば、フラッシュ２０６５）とインタフェースするためのフラッシュコントローラ２０４５、周辺機器とインタフェースするための周辺制御装置２０５０（例えば、シリアル周辺機器インタフェース）、入力（例えば、タッチ対応入力）を表示および受信するためのビデオコーデック２０２０およびビデオインタフェース２０２５、グラフィックス関連の計算を実行するＧＰＵ２０１５などのような、他の構成要素への通信チャネルを提供する。これらのインタフェースのいずれも、本明細書に記載の実施形態の態様を組み込むことができる。
さらに、このシステムは、Bluetoothモジュール２０７０、３Ｇモデム２０７５、ＧＰＳ２０８５、およびＷｉＦｉ２０８５などの通信のための周辺機器を示す。上記のように、ＵＥは通信用の無線装置を含むことに留意されたい。結果として、これらの周辺通信モジュールは、全て必要とされるわけではない。しかし、ＵＥでは、何らかの形で、外部通信のための無線装置が含まれることになる。
本開示が限定された数の実施形態に関して説明されたが、当業者は、その実施形態から多くの修正および変形を理解するであろう。添付の特許請求の範囲は、本開示の真の精神および範囲内にあるすべてのそのような修正および変形をカバーすることが意図されている。
設計は、作成からシミュレーション、製造までの様々な段階を経ることができる。設計を表現するデータは、複数の方法で設計を表現し得る。第一に、シミュレーションにおいて有用であるように、ハードウェア記述言語または他の機能記述言語を使用して、ハードウェアが表され得る。さらに、論理ゲートおよび／またはトランジスタゲートを有する回路レベルモデルが、設計プロセスのいくつかの段階で生成され得る。さらに、大部分の設計は、ある段階で、ハードウェアモデルにおける種々のデバイスの物理的配置を表すデータのレベルに達する。従来の半導体製造技術が使用される場合、ハードウェアモデルを表すデータは、集積回路を製造するために使用されるマスクのための異なるマスク層上の種々の特徴の有無を指定するデータであり得る。設計の任意の表現において、データは、機械可読媒体の任意の形態で記憶され得る。メモリまたはディスクなどの磁気または光学記憶装置は、そのような情報を伝送するために変調または発生された光波または電波を介して伝送される情報を記憶する機械可読媒体であり得る。符号又は設計を表示又は搬送する電気搬送波が伝送されるとき、電気信号のコピー、バッファリング、又は再伝送が行われる程度に応じて、新しいコピーが行われる。従って、通信プロバイダまたはネットワークプロバイダは、本開示の実施形態の技術を具体化する、搬送波に符号化された情報などのアーティクルを、有形の機械可読媒体上に、少なくとも一時的に記憶し得る。
本明細書で使用されるモジュールは、ハードウェア、ソフトウェア、および／またはファームウェアの任意の組み合わせを指す。一例として、モジュールは、マイクロコントローラによって実行されるように適合されたコードを記憶するために非一時媒体に関連付けられる、マイクロコントローラなどのハードウェアを含む。従って、一実施形態では、モジュールへの言及は、非一時媒体上に保持されるべきコードを認識および／または実行するように特に構成されるハードウェアを指す。さらに、別の実施形態では、モジュールの使用は、コードを含む非一時媒体を指し、これは、マイクロコントローラによって実行されて所定の動作を実行するように特に適合されている。また、推測できるように、さらに別の実施形態では、モジュールという用語は（この例では）、マイクロコントローラと非一時媒体との組み合わせを指し得る。しばしば、別個のものとして示されるモジュール境界は、一般的に変化し、重複する可能性がある。例えば、第１および第２のモジュールは、ハードウェア、ソフトウェア、ファームウェア、またはそれらの組み合わせを共有してもよく、一方で、いくつかの独立したハードウェア、ソフトウェア、またはファームウェアを潜在的に保持してもよい。一実施形態では、ロジックという用語の使用は、トランジスタ、レジスタのようなハードウェア、またはプログラマブルロジックデバイスなどの他のハードウェアを含む。
一実施形態において、「構成される」という語句の使用は、指定された又は決定されたタスクを実行するために、装置、ハードウェア、ロジック、又は要素を配置し、組み立て、製造し、販売の申し出をし、輸入し、及び／又は設計することを指す。この例では、動作していない装置又はその要素は、指定されたタスクを実行するように設計、結合、及び／又は相互接続されている場合に、指定されたタスクを実行するように「構成」されている。純粋に例示的な例として、ロジックゲートは、動作中に０または１を提供し得る。しかし、クロックにイネーブル信号を提供するように「構成される」ロジックゲートは、１または０を提供し得る全ての潜在的なロジックゲートを含むわけではない。代わりに、ロジックゲートは、動作中に１または０の出力がクロックをイネーブルにするように何らかの方法で結合されたものである。ここでも、用語「構成される」の使用は、動作を必要とせず、代わりに装置、ハードウェア、および／または要素の潜伏状態に焦点を当て、潜伏状態では、装置、ハードウェア、および／または要素は、装置、ハードウェア、および／または要素が動作しているときに特定のタスクを実行するように設計されている。
さらに、一実施形態において、「するように」、「することができる」、および／または「するように動作可能」という語句の使用は、特定の方法で装置、ロジック、ハードウェア、および／または要素の使用を可能にするように設計された、いくつかの装置、ロジック、ハードウェア、および／または要素を指す。上述したように、一実施形態において、するようい、できる、またはするように動作可能の使用は、装置、論理、ハードウェア、および／または要素の潜在状態を指し、装置、論理、ハードウェア、および／または要素が動作していないが、特定の方法で装置の使用を可能にするような方法で設計される。
値は、本明細書で使用される場合、数字、状態、論理状態、またはバイナリ論理状態の任意の既知の表現を含む。しばしば、論理レベル、論理値（logic values）、または論理値（logical values）の使用は、１および０とも呼ばれ、単にバイナリ論理状態を表す。例えば、１は高論理レベルを示し、０は低論理レベルを示す。一実施形態では、トランジスタまたはフラッシュセルなどの記憶セルは、単一の論理値または複数の論理値を保持することができる。しかし、コンピュータシステムにおける値の他の表現が使用されてきた。例えば、１０進数の１０は１０１０のバイナリ値と１６進数の文字Ａとして表現され得る。したがって、値はコンピュータシステムに保持できる情報の表現を含む。
さらに、状態は、値または値の部分によって表現され得る。一例として、論理１のような第１の値はデフォルトまたは初期状態を表し得、論理ゼロのような第２の値はデフォルトではない状態を表し得る。さらに、リセットおよびセットという用語は、一実施形態では、それぞれデフォルトおよび更新された値または状態を指す。例えば、デフォルト値は、潜在的に、高い論理値、すなわち、リセットを含み、一方、更新された値は、潜在的に、低い論理値、すなわち、セットを含む。値の任意の組み合わせは、任意の数の状態を表現するために使用され得ることに留意されたい。
上記の方法、ハードウェア、ソフトウェア、ファームウェアまたはコードの実施形態は、処理要素によって実行可能な機械アクセス可能、機械可読、コンピュータアクセス可能、またはコンピュータ可読媒体に格納された命令またはコードによって実装され得る。非一時的な機械アクセス可能／読取可能媒体は、コンピュータまたは電子システムなどの、機械によって読取可能な形態で情報を提供する（すなわち、記憶および／または送信する）任意のメカニズムを含む。例えば、非一時的機械アクセス可能媒体は、スタティックＲＡＭ（ＳＲＡＭ）またはダイナミックＲＡＭ（ＤＲＡＭ）などのランダムアクセスメモリ、ＲＯＭ、磁気または光記憶媒体、フラッシュメモリデバイス、電気記憶デバイス、光記憶デバイス、音響記憶デバイス、一時的（伝搬）信号（例えば、搬送波、赤外線信号、デジタル信号）から受け取った情報を保持するための他の形態の記憶デバイスなどを含み、これらはそこから情報を受け取ることができる非一時的媒体とは区別されるべきである。
本開示の実施形態を実行するためにロジックをプログラムするために使用される命令は、ＤＲＡＭ、キャッシュ、フラッシュメモリ、または他のストレージなどのシステム内のメモリ内に記憶され得る。さらに、命令は、ネットワークを介して、または他のコンピュータ可読媒体を介して配布されることができる。従って、機械可読媒体は、機械（例えば、コンピュータ）によって読取可能な形態で情報を記憶または送信するための任意の機構を含み得るが、これに限定されない、フロッピーディスケット、光ディスク、コンパクトディスク、リードオンリメモリ（ＣＤ−ＲＯＭ）、および光磁気ディスク、リードオンリメモリ（ＲＯＭ）、ランダムアクセスメモリ（ＲＡＭ）、消去可能プログラマブルリードオンリメモリ（ＥＰＲＯＭ）、電気的消去可能プログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）、磁気もしくは光学カード、フラッシュメモリ、または電気、光学、音響、または他の形態の伝搬信号（例えば、搬送波、赤外線信号、デジタル信号など）を介して、インターネットで情報を伝送する際に使用される有形の機械可読ストレージを含み得る。したがって、コンピュータ可読媒体は、機械（例えば、コンピュータ）が読むことができる形態で電子命令または情報を記憶または送信するのに適した任意のタイプの有形の機械可読媒体を含む。
以下の例は、本明細書に従った実施形態に関する。例１は、ロード／ストア相互接続プロトコルを実装するプロトコル回路と、ファブリックに結合するためのインタフェースを実装するインタフェース回路とを含む装置であって、インタフェースは、複数の物理レーンの第１のサブセットに実装されるヘッダチャネルであって、レーンの第１のサブセットは、相互接続プロトコルに基づいてパケットのヘッダを搬送するための第１のレーンと、ヘッダのメタデータを搬送するための第２のレーンとを含む、ヘッダチャネルと、複数の物理レーンの別の第２のサブセットに実装されるデータチャネルであって、レーンの第２のサブセットは、パケットのペイロードを搬送するための第３のレーンと、ペイロードのメタデータを搬送するための第４のレーンとを含む、データチャネルとを含む。
例２は、例１の主題を含み、ヘッダは、単一クロックサイクルにおいてヘッダチャネルを介して送信され、ペイロードは、複数クロックサイクルを介して送信可能である。
例３は、例２の主題事項を含み、レーンの第１のサブセットは、さらに、ヘッダチャネルで別のパケットの別のヘッダを搬送するための第５のレーンと、別のヘッダのためのメタデータを搬送するための第６のレーンを含み、ヘッダおよび別のチャネルは、ヘッダチャネルで単一クロックサイクルで一緒に送信される。
例４は、例３の主題を含み、その後のクロックサイクルにおいて、第１及び第５のレーンの両方が、第３のパケットの第３のヘッダを搬送するために使用され、第３のヘッダのサイズは、ヘッダ及び他のヘッダよりも大きい。
例５は、例１〜４のいずれか１つの主題を含み、ヘッダチャネルは、第１のレーンの有効なヘッダデータを識別するために、レーンの第１のサブセットのうちの１つにヘッダ有効信号をさらに含み、データチャネルは、第３のレーンの有効なペイロードデータを識別するために、レーンの第２のサブセットのうちの１つにデータ有効信号をさらに含む。
例６は、例５の主題を含み、ヘッダ有効信号は、第２のレーン上の有効なメタデータをさらに識別することであり、データ有効信号は、第４のレーン上の有効なメタデータをさらに識別することである。
例７は、例１〜６のいずれか１つの主題を含み、レーンの第２のサブセットは、データチャネル上のペイロードの開始を示すためのデータ信号の開始を搬送する第５のレーンをさらに含み、データ信号の開始は、ペイロードバイトの開始を搬送するための特定のクロックサイクルにおいて使用される第３のレーンの第１の部分を識別するために特定のクロックサイクルにおいてアサートされる。
例８は、例７の主題を含み、レーンの第２のサブセットは、データチャネル上のペイロードの最終バイトを示すためにデータ信号の終端を搬送する第６のレーンをさらに含み、データ信号の終端は、ペイロードの最終バイトを搬送するために後続のクロックサイクルにおいて使用される第３のレーンの第２の部分を識別するために後続のクロックサイクルにおいてアサートされる。
例９は、例１〜８のいずれか１つの主題を含み、レーンの第１のサブセットは、ヘッダチャネルのクレジットリターンを搬送する第５のレーンをさらに含み、レーンの第２のサブセットは、データチャネルのクレジットリターンを搬送するための第６のレーンをさらに含む。
例１０は、例９の主題を含み、ヘッダチャネルのクレジットおよびデータチャネルのクレジットのうちの１つは、共有クレジットを含む。
例１１は、例１〜１０のいずれか１つの主題を含み、ヘッダのメタデータおよびペイロードのメタデータの各々は、パケットのフロー制御情報を識別する。
例１２は、例１１の主題を含み、フロー制御情報は、インタフェース上のペイロードおよびヘッダの送信中に、インタフェース上のパケットに固有である。
例１３は、例１２の主題を含み、フロー制御情報は、パケットの仮想チャネル識別子およびフロー制御クラス識別子の組み合わせを含む。
例１４は、例１３の主題を含み、インタフェースは、与えられたクロックサイクルの間にインタフェース上で送信されるパケットについて、最大数の異なるフロー制御クラス識別子−仮想チャネル識別子の組み合わせを定義する。
例１５は、例１１〜１４のいずれか１つの主題を含み、ヘッダのメタデータは、パリティ情報、ヘッダサイズ情報をさらに含み、ペイロードデータがヘッダに関連付けられているか否かを示す。
例１６は、例１〜１５のいずれかの主題を含み、インタフェースは、複数の物理レーンの第３のサブセットに実装されるグローバルチャネルをさらに含み、グローバルチャネルは、インタフェースのための制御信号を搬送する。
例１７は、例１６の主題を含み、制御信号は、インタフェースの接続および切断のフローで使用するための初期化信号のセットを含む。
例１８は、例１７の主題を含み、接続および切断のフローは、初期化状態マシンに従い、初期化状態マシンで定義される状態間の遷移が初期化信号のセットの値によって引き起こされる。
例１９は、例１〜１８のいずれか１つの主題を含み、複数のヘッダが、ペイロードの送信が完了する前に、ヘッダチャネル上で搬送される。
例２０は、例１〜１９のいずれか１つの主題を含み、インタフェースは、ファブリックにパケットを送信するためのインタフェースの第１のインスタンスを含み、装置は、ファブリックからパケットを受信するためのインタフェースの第２のインスタンスをさらに含み、インタフェースの第２のインスタンスは、第２のヘッダチャネルおよび第２のデータチャネルを含む。
例２１は、例２０の主題を含み、さらに、インタフェースの第２のインスタンスのための受信機バッファを実装するためのメモリを含み、受信機バッファはフロー制御クラスまたは仮想チャネル間のクレジット共有をサポートする。
例２２は、例１〜２1のいずれか１つの主題を含み、ロード／ストア相互接続プロトコルは、ペリフェラルコンポーネント相互接続エクスプレス（ＰＣＩｅ）プロトコルを含む。
例２３は、例２２の主題を含み、ＰＣＩｅプロトコルがＰＣＩｅ第６世代を含む。
例２４は、例１〜２３のいずれか１つの主題を含み、ロード／ストア相互接続プロトコルは、コンピュートエクスプレスリンク（ＣＸＬ）プロトコルを含み、ＣＸＬプロトコルは、ＣＸＬ．ｉｏを含む。
例２５は、例１〜２４のいずれか１つの主題を含み、ファブリックは、システムオンチップ（ＳｏＣ）デバイスの相互接続ファブリックを含み、この装置は、ＳｏＣのブロックを実装する計算回路をさらに含む。
例２６は、システムの相互接続ファブリックの少なくとも一部を実装するファブリック回路と、コンピューティングデバイスに結合するインタフェースを実装するインタフェース回路とを含む装置であって、インタフェースは、複数の物理レーンの第１のサブセットに実装されるヘッダチャネルであって、レーンの第１のサブセットは、相互接続プロトコルに基づいてパケットのヘッダを搬送する第１のレーンと、ヘッダのメタデータを運ぶ第２のレーンとを含む、ヘッダチャネルと、複数の物理レーンの別の第２のサブセットに実装されるデータチャネルであって、レーンの第２のサブセットは、ペイロードのペイロードを搬送する第３のレーンと、ペイロードのメタデータを搬送する第４のレーンとを含む、データチャネルとを含む装置である。
例２７は、例２６の主題を含み、ヘッダは単一クロックサイクルにおいてヘッダチャネルを介して送信され、ペイロードは複数クロックサイクルを介して送信可能である。
例２８は、例２７の主題を含み、レーンの第１のサブセットは、さらに、ヘッダチャネル上で別のパケットの別のヘッダを搬送するための第５のレーンと、他のヘッダのためのメタデータを搬送するための第６のレーンを含み、ヘッダおよび他のチャネルは、ヘッダチャネル上で単一クロックサイクルで一緒に送信される。
例２９は、例２８の主題を含み、その後のクロックサイクルにおいて、第１及び第５のレーンの両方が、第３のパケットの第３のヘッダを搬送するために使用され、第３のヘッダのサイズは、ヘッダ及び他のヘッダよりも大きい。
例３０は、例２６〜２９のいずれか１つの主題を含み、ヘッダチャネルは、第１のレーンの有効なヘッダデータを識別するためにレーンの第１のサブセットのうちの１つにヘッダ有効信号をさらに含み、データチャネルは、第３のレーンの有効なペイロードデータを識別するために、レーンの第２のサブセットのうちの１つにデータ有効信号をさらに含む。
例３１は、例３０の主題を含み、ヘッダ有効信号は、第２のレーン上の有効なメタデータをさらに識別し、データ有効信号は、第４のレーン上の有効なメタデータをさらに識別する。
例３２は、例２６〜３１のいずれか１つの主題を含み、レーンの第２のサブセットは、データチャネル上のペイロードの開始を示すためのデータ信号の開始を搬送する第５のレーンをさらに含み、データ信号の開始は、ペイロードバイトの開始を搬送するために特定のクロックサイクルにおいて使用される第３のレーンの第１の部分を識別するために特定のクロックサイクルにおいてアサートされる。
例３３は、例３２の主題を含み、レーンの第２のサブセットは、データチャネル上のペイロードの最終バイトを示すためにデータ信号の終端を搬送する第６のレーンをさらに含み、データ信号の終端は、ペイロードの最終バイトを搬送するために後続のクロックサイクルにおいて使用される第３のレーンの第２の部分を識別するために後続のクロックサイクルにおいてアサートされる。
例３４は、例２６〜３３のいずれか１つの主題を含み、レーンの第１のサブセットは、ヘッダチャネルのクレジットリターンを搬送する第５のレーンをさらに含み、レーンの第２のサブセットは、データチャネルのクレジットリターンを搬送するための第６のレーンをさらに含む。
例３５は、例３４の主題を含み、ヘッダチャネルのクレジットおよびデータチャネルのクレジットのうちの１つは、共有クレジットを含む。
例３６は、例２６〜３５のいずれか１つの主題を含み、ヘッダのメタデータおよびペイロードのメタデータの各々は、パケットのフロー制御情報を識別する。
例３７は、例３６の主題を含み、フロー制御情報は、インタフェース上のペイロードおよびヘッダの送信中に、インタフェース上のパケットに固有である。
例３８は、例３７の主題を含み、フロー制御情報は、パケットの仮想チャネル識別子およびフロー制御クラス識別子の組み合わせを含む。
例３９は、例３８の主題を含み、インタフェースは、与えられたクロックサイクルの間にインタフェース上で送信されるパケットについて、最大数の異なるフロー制御クラス識別子−仮想チャネル識別子の組み合わせを定義する。
例４０は、例３６〜３９のいずれか１つの主題を含み、ヘッダのメタデータは、パリティ情報、ヘッダサイズ情報をさらに含み、ペイロードデータがヘッダに関連付けられているか否かを示す。
例４１は、例２６〜４０のいずれか１つの主題を含み、インタフェースは、複数の物理レーンの第３のサブセットに実装されるグローバルチャネルをさらに含み、グローバルチャネルは、インタフェースのための制御信号を搬送する。
例４２は、例４１の主題を含み、制御信号は、インタフェースの接続および切断のフローで使用するための初期化信号のセットを含む。
例４３は、例４２の主題を含み、接続および切断のフローは、初期化状態マシンに従い、初期化状態マシンで定義される状態間の遷移が初期化信号のセットの値によって引き起こされる。
例４４は、例２６〜４３のいずれか１つの主題を含み、複数のヘッダが、ペイロードの送信が完了する前に、ヘッダチャネル上で搬送される。
例４５は、例２６〜４４のいずれか１つの主題を含み、インタフェースは、ファブリックにパケットを送信するためのインタフェースの第１のインスタンスを含み、装置は、ファブリックからパケットを受信するためのインタフェースの第２のインスタンスをさらに含み、インタフェースの第２のインスタンスは、第２のヘッダチャネルおよび第２のデータチャネルを含む。
例４６は、例４５の主題を含み、さらに、インタフェースの第２のインスタンスのための受信機バッファを実装するためのメモリを含み、受信機バッファはフロー制御クラスまたは仮想チャネル間のクレジット共有をサポートする。
例４７は、例２６〜４６のいずれか１つの主題を含み、ロード／ストア相互接続プロトコルは、ペリフェラルコンポーネント相互接続エクスプレス（ＰＣＩｅ）プロトコルを含む。
例４８は、例４７の主題を含み、ＰＣＩｅプロトコルはＰＣＩｅ第６世代を含む。
例４９は、例２６〜４８のいずれか１つの主題を含み、ロード／ストア相互接続プロトコルは、コンピュートエクスプレスリンク（ＣＸＬ）プロトコルを含み、ＣＸＬプロトコルがＣＸＬ．ｉｏを含む。
例５０は、例２６〜４９のいずれか１つの主題を含み、システムは、システムオンチップ（ＳｏＣ）デバイスを含み、コンピューティングデバイスはＳｏＣデバイスのブロックを含む。
例５１は、方法であって：インタフェースを介してデバイスからパケットのヘッダを受信するステップであって、インタフェースは、第１の複数の物理レーンに実装されるヘッダチャネルと、別の第２の複数の物理レーンに実装されるデータチャネルとを含み、ヘッダは、第１の複数のレーンの第１のサブセットで受信される、ステップと；ヘッダチャネルの第１の複数のレーンの第２のサブセット上のヘッダのヘッダメタデータを受信するステップと；インタフェースのデータチャネル上でデバイスからパケットのペイロードデータを受信するステップであって、ペイロードデータは、第２の複数のレーンの第１のサブセット上で受信される、ステップと；第２の複数のレーンの第２のサブセット上でペイロードデータのペイロードメタデータを受信するステップと；ペイロードデータがヘッダメタデータおよびペイロードメタデータに基づいてヘッダに関連付けられることを決定するステップと；を含む、方法である。
例５２は、例５１の主題を含み、さらに、ヘッダメタデータに基づいてヘッダをデコードするステップを含む。
例５３は、例５１〜５２のいずれか１つの主題を含み、さらに、第１の複数のレーンの第３のサブセット上でデバイスにヘッダクレジットリターンを送信するステップであって、ヘッダクレジットリターンはヘッダチャネルのクレジットリターンを含む、ステップと；第２の複数のレーンの第３のサブセット上でデバイスにデータクレジットリターンを送信するステップであって、データクレジットリターンはデータチャネルのクレジットリターンを含む、ステップと；を含む。
例５４は、例５３の主題を含み、ヘッダクレジットリターンまたはデータクレジットリターンのうちの１つは、共有クレジットを含む。
例５５は、例５１〜５４のいずれか１つの主題を含み、ヘッダは、第１のパケットの第１のヘッダを含み、第１のヘッダは、特定のクロックサイクルにおいて、データチャネルを介してデバイスから受信され、本方法は、さらに、特定のクロックサイクルにおいて第１の複数のレーン上で第２のパケットの第２のヘッダを受信するステップを含む。
例５６は、例５５の主題を含み、さらに、第１の複数のレーンの第３のサブセット上で第２のパケットのヘッダメタデータを受信するステップを含み、第１および第２のヘッダのヘッダメタデータは両方とも、特定のクロックサイクルで受信される。
例５７は、例５５の主題を含み、さらに、後続のクロックサイクルにおいて、第３のパケットの第３のヘッダを受信するステップを含み、第３のヘッダは、第１のヘッダを搬送するために使用されるレーンと、第２のヘッダを搬送するために使用されるレーンの一部とで搬送される。
例５８は、例５１〜５７のいずれか１つの主題を含み、さらに、第１の複数のレーンの有効な信号レーン上のヘッダ有効信号のアサーションを識別するステップであって、ヘッダ有効信号は、有効ヘッダデータが第１の複数のレーンの第１のサブセット上で送られることを識別する、ステップと；第２の複数のレーンの有効な信号レーン上のデータ有効信号のアサーションを識別するステップであって、データ有効信号は、有効ペイロードデータが第２の複数のレーンの第１のサブセット上で送られることを識別する、ステップと；を含む。
例５９は、例５８の主題を含み、ヘッダ有効信号は、第１の複数のレーンの第２のサブセット上の有効メタデータをさらに識別し、データ有効信号は、第２の複数のレーンの第２のサブセット上の有効メタデータをさらに識別する。
例６０は、例５１〜５９のいずれか１つの主題を含み、さらに、データチャネルを実装する第２の複数のレーンの第３のサブセット上のデータ信号の開始を受信するステップを含み、データ信号の開始は、データチャネル上のペイロードの開始を示し、データ信号の開始は、ペイロードバイトの開始を搬送するために特定のクロックサイクルにおいて使用される第２の複数のレーンの第１のサブセットの第１の部分を識別するために、特定のクロックサイクルにおいてアサートされる。
例６１は、例６０の主題を含み、さらに、データチャネルを実装する第２の複数のレーンの第４のサブセット上のデータ信号の終端を受信するステップを含み、データ信号の終端は、ペイロードの最終バイトを搬送するために後続のクロックサイクルにおいて使用される第２の複数のレーンの第１のサブセットの対応する部分を識別するために、後続のクロックサイクルにおいてアサートされる。
例６２は、例５１〜６１のいずれか１つの主題を含み、ヘッダメタデータおよびデータメタデータの各々は、パケットのフロー制御情報を識別する。
例６３は、例６２の主題を含み、フロー制御情報は、インタフェース上のペイロードおよびヘッダの送信中に、インタフェース上のパケットに固有である。
例６４は、例６３の主題を含み、フロー制御情報は、パケットの仮想チャネル識別子およびフロー制御クラス識別子の組み合わせを含む。
例６５は、例６４の主題を含み、インタフェースは、与えられたクロックサイクルの間にインタフェース上で送信されるパケットについて、最大数の異なるフロー制御クラス識別子−仮想チャネル識別子の組み合わせを定義する。
例６６は、例６２〜６４のいずれか１つの主題を含み、ヘッダのメタデータは、パリティ情報、ヘッダサイズ情報をさらに含み、ペイロードデータがヘッダに関連付けられているか否かを示す。
例６７は、例５１〜６６のいずれか１つの主題を含み、インタフェースは、第３の複数の物理的レーンを使用して実装されるグローバルチャネルをさらに含み、この方法は、さらに、インタフェースの初期化または切断フローを実行するために、グローバルチャネルを介してデバイスと通信するステップを含む。
例６８は、例６７の主題を含み、グローバルチャネルが第３の複数の物理レーンにマップされる制御信号のセットを定義する。
例６９は、例６８の主題を含み、制御信号のセットは、初期化状態マシンに従い初期化および切断のフローで使用するための初期化信号のセットを含み、初期化状態マシンで定義される状態間の遷移が、初期化信号のセットの値によって引き起こされる。
例７０は、例５１〜６９のいずれか１つの主題を含み、さらに、ペイロードの受信がデータチャネル上で完了する前にヘッダを処理するステップを含む。
例７１は、例５１〜７０のいずれか１つの主題を含み、さらに、インタフェースで使用されるクレジットのための受信機バッファを維持するステップを含む。
例７２は、例５１〜７１のいずれか１つの主題を含み、パケットがペリフェラルコンポーネント相互接続エクスプレス（ＰＣＩｅ）プロトコルに基づいている。
例７３は、例７２の主題を含み、ＰＣＩｅプロトコルがＰＣＩｅ第６世代を含む。
例７４は、例５１−７３のいずれか１つの主題を含み、パケットは、コンピュートエクスプレスリンク（ＣＸＬ）プロトコルに基づいており、ＣＸＬプロトコルは、ＣＸＬ．ｉｏを含む。
例７５は、例５１〜７４のいずれか１つの主題を含み、デバイスは、システムオンチップ（ＳｏＣ）デバイスの相互接続ファブリックの少なくとも一部を実装し、インタフェースは、エージェントをＳｏＣデバイスの相互接続ファブリックに結合する。
例７６は、例５１〜７５のいずれか１つの主題を含み、デバイスはＳｏＣデバイスの計算ブロックを実装し、インタフェースは、計算ブロックをＳｏＣデバイスのファブリックに結合する。
例７７は、例５１〜７６のいずれか１つの方法を実行する手段を含むシステムである。
例７８は、例７７の主題を含み、手段は、ハードウェア回路を含む。
例７９は、例７７〜７８のいずれか１つの主題を含み、手段は、その上に記憶される命令を有する非一時的な機械可読記憶媒体を含み、命令は、プロセッサに例５１〜７６のいずれか１つの方法の少なくとも一部を実行させるようにプロセッサによって実行可能である。
例８０は、方法であって：インタフェースを介してデバイスに送信されることになるパケットを識別するステップと；インタフェースのヘッダチャネルを介してデバイスにパケットのヘッダを送信するステップであって、ヘッダチャネルは、第１の複数の物理レーンを使用して実装され、ヘッダは、第１の複数の物理レーンの第１のサブセット上で送信される、ステップと；ヘッダチャネルの第１の複数のレーンの第２のサブセット上でヘッダのヘッダメタデータをデバイスに送信するステップと；インタフェースのデータチャネル上でデバイスにパケットのペイロードデータを送信するステップであって、データチャネルは別の第２の複数の物理レーンを用いて実装され、ペイロードデータは第２の複数のレーンの第１のサブセット上で受信される、ステップと；第２の複数のレーンの第２のサブセット上でデバイスにペイロードデータのペイロードメタデータを送信するステップと；を含む、方法である。
例８１は、例８０の主題を含み、さらに、第１の複数のレーンの第３のサブセット上でデバイスからヘッダクレジットリターンを受信するステップであって、ヘッダクレジットリターンはヘッダチャネルのクレジットリターンを含む、ステップと；第２の複数のレーンの第３のサブセット上でデバイスからデータクレジットリターンを受信するステップであって、データクレジットリターンはデータチャネルのクレジットリターンを含む、ステップと；を含む。
例８２は、例８１の主題を含み、ヘッダクレジットリターンまたはデータクレジットリターンのうちの１つは、共有クレジットを含む。
例８３は、例８０〜８２のいずれか１つの主題を含み、ヘッダは、第１のパケットの第１のヘッダを含み、第１のヘッダは、特定のクロックサイクルにおいて送信され、本方法は、さらに、特定のクロックサイクルにおいて第１の複数のレーン上で第２のパケットの第２のヘッダを送信するステップをさらに含む。
例８４は、例８３の主題を含み、さらに、第１の複数のレーンの第３のサブセット上で第２のパケットのヘッダメタデータを送信するステップを含み、第１および第２のヘッダのヘッダメタデータは両方とも特定のクロックサイクルで送信される。
例８５は、例８３の主題を含み、さらに、後続のクロックサイクルにおいて、第３のパケットの第３のヘッダを、データチャネルを介してデバイスに送信するステップを含み、第３のヘッダは、第１のヘッダを搬送するために使用されるレーンおよび第２のヘッダを搬送するために使用されるレーンの一部分上で搬送される。
例８６は、例８０〜８５のいずれか１つの主題を含み、さらに、第１の複数のレーンの有効な信号レーン上でヘッダ有効信号をアサートするステップであって、ヘッダ有効信号は、有効なヘッダデータが第１の複数のレーンの第１のサブセット上で送信されることを識別する、ステップと；第２の複数のレーンの有効な信号レーン上でデータ有効信号をアサートするステップであって、データ有効信号は、有効なペイロードデータが第２の複数のレーンの第１のサブセット上で送信されることを識別する、ステップと；を含む。
例８７は、例８６の主題を含み、ヘッダ有効信号は、第１の複数のレーンの第２のサブセット上の有効なメタデータをさらに識別し、データ有効信号は、第２の複数のレーンの第２のサブセット上の有効なメタデータをさらに識別する。
例８８は、例８０〜８７のいずれか１つの主題を含み、さらに、データチャネルを実装する第２の複数のレーンの第３のサブセット上でデータ信号の開始を送信するステップを含み、データ信号の開始は、データチャネル上のペイロードの開始を示し、データ信号の開始は、ペイロードバイトの開始を搬送するために特定のクロックサイクルにおいて使用される第２の複数のレーンの第１のサブセットの第１の部分を識別するために、特定のクロックサイクルにおいて送信される。
例８９は、例８８の主題を含み、さらに、データチャネルを実装する第２の複数のレーンの第４のサブセット上でデータ信号の終端を送信するステップを含み、データ信号の終端は、ペイロードの最終バイトを搬送するために、後続のクロックサイクルにおいて使用される第２の複数のレーンの第１のサブセットの対応する部分を識別するために、後続のクロックサイクルにおいて送信される。
例９０は、例８０〜８９のいずれか１つの主題を含み、ヘッダメタデータおよびデータメタデータの各々は、パケットのフロー制御情報を識別する。
例９１は、例９０の主題を含み、フロー制御情報は、インタフェース上のペイロードおよびヘッダの送信中に、インタフェース上のパケットに固有である。
例９２は、例９１の主題を含み、フロー制御情報は、パケットの仮想チャネル識別子とフロー制御クラス識別子との組み合わせを含む。
例９３は、例９２の主題を含み、インタフェースは、与えられたクロックサイクルの間にインタフェース上で送信されるパケットについて、最大数の異なるフロー制御クラス識別子−仮想チャネル識別子の組み合わせを定義する。
例９４は、例９０〜９３のいずれか１つの主題を含み、ヘッダのメタデータは、パリティ情報、ヘッダサイズ情報をさらに含み、ペイロードデータがヘッダに関連付けられているか否かを示す。
例９５は、例８０〜９４のいずれか１つの主題を含み、インタフェースは、第３の複数の物理レーンを使用して実施されるグローバルチャネルをさらに含み、本方法は、さらに、インタフェースの初期化または切断フローを実行するために、グローバルチャネルを介してデバイスと通信するステップを含む。
例９６は、例９５の主題を含み、グローバルチャネルは、第３の複数の物理レーンにマップされる制御信号のセットを定義する。
例９７は、例９６の主題を含み、制御信号のセットは、初期化状態マシンに従って初期化および切断のフローで使用するための初期化信号のセットを含み、初期化状態マシンで定義される状態間の遷移は、初期化信号のセットの値によって引き起こされる。
例９８は、例８０〜９７のいずれか１つの主題を含み、パケットは、ペリフェラルコンポーネント相互接続エクスプレス（ＰＣＩｅ）プロトコルに基づいている。
例９９は、例９８の主題を含み、ＰＣＩｅプロトコルがＰＣＩｅ第６世代を含む。
例１００は、例８０〜９９のいずれか１つの主題を含み、パケットは、コンピュートエクスプレスリンク（ＣＸＬ）プロトコルに基づいており、ＣＸＬプロトコルは、ＣＸＬ．ｉｏを含む。
例１０１は、例８０〜１００のいずれか１つの主題を含み、デバイスは、システムオンチップ（ＳｏＣ）デバイスの相互接続ファブリックの少なくとも一部を実装し、インタフェースは、エージェントをＳｏＣデバイスの相互接続ファブリックに結合する。
例１０２は、例８０〜１０１のいずれか１つの主題を含み、ここで、デバイスはＳｏＣデバイスの計算ブロックを実装し、インタフェースは、計算ブロックをＳｏＣデバイスのファブリックに結合する。
例１０３は、例８０〜１０２のいずれか１つの方法を実行する手段を含むシステムである。
例１０４は、例１０３の主題を含み、手段はハードウェア回路を含む。
例１０５は、例１０３〜１０４のいずれか１つの主題を含み、手段は、その上に記憶された命令を有する非一時的な機械可読記憶媒体を含み、命令は、プロセッサに、例８０〜１０２のいずれか１つの方法の少なくとも一部を実行させるために、プロセッサによって実行可能である。
例１０６は、システムであって：ファブリックと；ファブリックを介して通信可能に結合される複数の計算ブロックと、を含み、複数の計算ブロック内の特定の計算ブロックは：ロード／ストア相互接続プロトコルをサポートするエージェント回路と；ファブリックに結合するためのインタフェースを実装するインタフェース回路と、を含み、インタフェースは：複数の物理レーンの第１のサブセットに実装されるヘッダチャネルであって、レーンの第１のサブセットは、相互接続プロトコルに基づいてパケットのヘッダを搬送する第１のレーンと、ヘッダのメタデータを搬送する第２のレーンとを含む、ヘッダチャネルと；複数の物理レーンの別の第２のサブセットに実装されるデータチャネルであって、レーンの第２のサブセットは、パケットのペイロードを搬送する第３のレーンと、ペイロードのメタデータを搬送する第４のレーンとを含む、データチャネルと、を含む。
例１０７は、例１０６の主題を含み、ヘッダは、単一クロックサイクルにおいてヘッダチャネルを介して送信され、ペイロードは、複数クロックサイクルを介して送信可能である。
例１０８は、例１０７の主題を含み、レーンの第１のサブセットは、さらに、ヘッダチャネル上で別のパケットの別のヘッダを搬送する第５レーンと、他のヘッダのメタデータを搬送する第６レーンを含み、ヘッダおよび他のチャネルは、ヘッダチャネル上で単一クロックサイクルで一緒に送信される。
例１０９は、例１０８の主題を含み、その後のクロックサイクルにおいて、第１および第５のレーンの両方が、第３のパケットの第３のヘッダを搬送するために使用され、第３のヘッダのサイズは、ヘッダおよび他のヘッダよりも大きい。
例１１０は、例１０６〜１０９のいずれか１つの主題を含み、ヘッダチャネルは、第１のレーンの有効なヘッダデータを識別するためにレーンの第１のサブセットのうちの１つにヘッダ有効信号をさらに含み、データチャネルは、第３のレーンの有効なペイロードデータを識別するために、レーンの第２のサブセットのうちの１つにデータ有効信号をさらに含む。
例１１１は、例１１０の主題を含み、ヘッダ有効信号は、第２のレーン上の有効なメタデータをさらに識別し、データ有効信号は、第４のレーン上の有効なメタデータをさらに識別する。
例１１２は、例１０６〜１１１のいずれか１つの主題を含み、レーンの第２のサブセットは、データチャネル上のペイロードの開始を示すデータ信号の開始を搬送する第５レーンをさらに含み、データ信号の開始は、ペイロードバイトの開始を搬送するために特定のクロックサイクルにおいて使用される第３レーンの第１の部分を識別するために特定のクロックサイクルにおいてアサートされる。
例１１３は、例１１２の主題を含み、レーンの第２のサブセットは、データチャネル上のペイロードの最終バイトを示すためにデータ信号の終端を搬送する第６のレーンをさらに含み、データ信号の終端は、ペイロードの最終バイトを搬送するために後続のクロックサイクルにおいて使用される第３のレーンの第２の部分を識別するために後続のクロックサイクルにおいてアサートされる。
例１１４は、例１０６〜１１２のいずれか１つの主題を含み、レーンの第１のサブセットは、ヘッダチャネルのクレジットリターンを搬送する第５のレーンをさらに含み、レーンの第２のサブセットは、データチャネルのクレジットリターンを搬送するための第６のレーンをさらに含む。
例１１５は、例１１４の主題を含み、ヘッダチャネルのクレジットおよびデータチャネルのクレジットのうちの１つは、共有クレジットを含む。
例１１６は、例１０６〜１１５のいずれか１つの主題を含み、ヘッダのメタデータおよびペイロードのメタデータの各々は、パケットのフロー制御情報を識別する。
例１１７は、例１１６の主題を含み、フロー制御情報は、インタフェース上のペイロードおよびヘッダの送信中、インタフェース上のパケットに固有である。
例１１８は、例１１７の主題を含み、フロー制御情報は、パケットに対する仮想チャネル識別子およびフロー制御クラス識別子の組み合わせを含む。
例１１９は、例１１８の主題を含み、インタフェースは、与えられたクロックサイクルの間にインタフェース上で送信されるパケットについて、最大数の異なるフロー制御クラス識別子−仮想チャネル識別子の組み合わせを定義する。
例１２０は、例１１６〜１１９のいずれか１つの主題を含み、ヘッダのメタデータは、パリティ情報、ヘッダサイズ情報をさらに含み、ペイロードデータがヘッダに関連付けられているか否かを示す。
例１２１は、例１０６〜１２０のいずれか１つの主題を含み、インタフェースは、複数の物理的レーンの第３のサブセットに実装されるグローバルチャネルをさらに含み、グローバルチャネルは、インタフェースのための制御信号を搬送する。
例１２２は、例１２１の主題を含み、制御信号は、インタフェースの接続および切断のフローで使用するための初期化信号のセットを含む。
例１２３は、例１２２の主題を含み、接続および切断のフローは、初期化状態マシンに従い、初期化状態マシンで定義される状態間の遷移が初期化信号のセットの値によって引き起こされる。
例１２４は、例１０６〜１２３のいずれか１つの主題を含み、複数のヘッダが、ペイロードの送信が完了する前に、ヘッダチャネル上で保持される。
例１２５は、例１０６〜１２４のいずれか１つの主題を含み、インタフェースは、ファブリックにパケットを送信するためのインタフェースの第１のインスタンスを含み、システムは、さらに、ファブリックからパケットを受信するためのインタフェースの第２のインスタンスを含み、インタフェースの第２のインスタンスは、第２のヘッダチャネルおよび第２のデータチャネルを含む。
例１２６は、例１２５の主題を含み、さらに、インタフェースの第２のインスタンスのための受信機バッファを実装するためのメモリを含み、受信機バッファは、フロー制御クラスまたは仮想チャネルの間のクレジット共有をサポートする。
例１２７は、例１０６〜１２６のいずれか１つの主題を含み、ロード／ストア相互接続プロトコルは、ペリフェラルコンポーネント相互接続エクスプレス（ＰＣＩｅ）プロトコルを含む。
例１２８は、例１２７の主題を含み、ＰＣＩｅプロトコルはＰＣＩｅ第６世代を含む。
例１２９は、例１０６〜１２８のいずれか１つの主題を含み、ロード／ストア相互接続プロトコルがコンピュートエクスプレスリンク（ＣＸＬ）プロトコルを含み、ＣＸＬプロトコルはＣＸＬ．ｉｏを含む。
例１３０は、例１０６〜１２９のいずれか１つの主題を含み、さらに、システムオンチップ（ＳｏＣ）デバイスを含み、ＳｏＣデバイスは、ファブリックおよび複数の計算ブロックを含む。
例１３１は、例１０６〜１３０のいずれか１つの主題を含み、サーバをさらに含む。
本明細書中で「一実施形態」又は「実施形態」と言うのは、実施形態に関連して説明される特定の特徴、構造、又は特性が本開示の少なくとも一実施形態に含まれていることを意味する。したがって、本明細書中の様々な箇所における「一実施形態において」又は「実施形態において」という語句の出現は、必ずしも同一の実施形態を指すとは限らない。さらに、特定の特徴、構造又は特性は１つまたは複数の実施形態において任意の適切な方法で組み合わせられ得る。
前述の明細書では、特定の例示的な実施形態を参照して詳細な説明を行った。しかし、添付の特許請求の範囲に記載された本発明のより広範な精神および範囲から逸脱することなく、様々な修正および変更を行うことができることは明らかであろう。したがって、明細書及び図面は、限定的な意味ではなく、例示的な意味とみなされる。さらに、実施形態および他の例示的言語の前述の使用は、必ずしも同一の実施形態または同一の例を参照するものではなく、異なる別個の実施形態、および潜在的に同一の実施形態を参照してもよい。

Claims (25)

  1. ロード／ストア相互接続プロトコルを実装するプロトコル回路と；
    ファブリックに結合するためのインタフェースを実装するインタフェース回路であって、前記インタフェースは：
    複数の物理レーンの第１のサブセットに実装されるヘッダチャネルであって、前記レーンの前記第１のサブセットは、前記相互接続プロトコルに基づいてパケットのヘッダを搬送するための第１のレーンと、前記ヘッダのメタデータを搬送するための第２のレーンとを有する、ヘッダチャネルと；
    前記複数の物理レーンの別の第２のサブセットに実装されるデータチャネルであって、前記レーンの前記第２のサブセットは、前記パケットのペイロードを搬送するための第３のレーンと、前記ペイロードのメタデータを搬送するための第４のレーンとを含む、データチャネルと；を有する、
    インタフェース回路と；
    を有する、装置。
  2. 前記ヘッダは、単一クロックサイクルにおいて前記ヘッダチャネルを介して送信され、前記ペイロードは、複数クロックサイクルを介して前記データチャンネル上で送信されることを許可される、
    請求項１に記載の装置。
  3. 前記レーンの前記第１のサブセットは、さらに、前記ヘッダチャネルで別のパケットの別のヘッダを搬送するための第５のレーンと、前記別のヘッダのためのメタデータを搬送するための第６のレーンを含み、前記ヘッダおよび前記別のチャネルは、前記ヘッダチャネルで単一クロックサイクルで一緒に送信されることになる、
    請求項１又は２に記載の装置。
  4. その後のクロックサイクルにおいて、前記第１及び前記第５のレーンの両方が、第３のパケットの第３のヘッダを搬送するために使用され、前記第３のヘッダのサイズは、前記ヘッダ及び前記別のヘッダよりも大きい、
    請求項３に記載の装置。
  5. 前記ヘッダチャネルは、前記第１のレーンの有効なヘッダデータを識別するために、前記レーンの前記第１のサブセットのうちの１つにヘッダ有効信号をさらに含み、前記データチャネルは、前記第３のレーンの有効なペイロードデータを識別するために、前記レーンの前記第２のサブセットのうちの１つにデータ有効信号をさらに含む、
    請求項１乃至４のいずれか１項に記載の装置。
  6. 前記レーンの前記第２のサブセットは、前記データチャネル上の前記ペイロードの開始を示すためのデータ信号の開始を搬送する第５のレーンをさらに有し、前記データ信号の前記開始は、ペイロードバイトの開始を搬送するための特定のクロックサイクルにおいて使用される前記第３のレーンの第１の部分を識別するために前記特定のクロックサイクルにおいてアサートされる、
    請求項１乃至５のいずれか１項に記載の装置。
  7. 前記レーンの前記第２のサブセットは、前記データチャネル上の前記ペイロードの最終バイトを示すために前記データ信号の終端を搬送する第６のレーンをさらに有し、前記データ信号の前記終端は、前記ペイロードの前記最終バイトを搬送するために後続のクロックサイクルにおいて使用される前記第３のレーンの第２の部分を識別するために前記後続のクロックサイクルにおいてアサートされる、
    請求項６に記載の装置。
  8. 前記レーンの前記第１のサブセットは、前記ヘッダチャネルのクレジットリターンを搬送する第５のレーンをさらに有し、前記レーンの前記第２のサブセットは、前記データチャネルのクレジットリターンを搬送するための第６のレーンをさらに有する、
    請求項１乃至７のいずれか１項に記載の装置。
  9. 前記ヘッダチャネルのクレジットおよび前記データチャネルのクレジットのうちの１つは、共有クレジットを含む、
    請求項８に記載の装置。
  10. 前記ヘッダの前記メタデータおよび前記ペイロードの前記メタデータの各々は、対応する前記パケットの仮想チャネル識別子およびフロー制御クラス識別子を識別する、
    請求項１乃至９のいずれか１項に記載の装置。
  11. 前記パケットの前記仮想チャネル識別子および前記フロー制御クラス識別子の組み合わせは、前記パケットが処理されている間に、前記インタフェース上で固有である、
    請求項１０に記載の装置。
  12. 前記インタフェースは、与えられたクロックサイクルの間に前記インタフェース上で同時に送信されるパケットについて、最大数の異なるフロー制御クラス識別子−仮想チャネル識別子の組み合わせを定義する、
    請求項１１に記載の装置。
  13. 前記ヘッダの前記メタデータは、パリティ情報、ヘッダサイズ情報をさらに含み、ペイロードデータが前記ヘッダに関連付けられているか否かを示す、
    請求項１０乃至１２のいずれか１項に記載の装置。
  14. 前記インタフェースは、前記複数の物理レーンの第３のサブセットに実装されるグローバルチャネルをさらに有し、前記グローバルチャネルは、前記インタフェースのための制御信号を搬送する、
    請求項１乃至１３のいずれか１項に記載の装置。
  15. 前記制御信号は、前記インタフェースの接続および切断のフローで使用するための初期化信号のセットを含み、前記接続および前記切断のフローは、初期化状態マシンに従い、前記初期化状態マシンで定義される状態間の遷移が前記初期化信号のセットの値によって引き起こされる、
    請求項１４に記載の装置。
  16. 前記インタフェースは、前記ファブリックにパケットを送信するための前記インタフェースの第１のインスタンスを有し、前記装置は、前記ファブリックからパケットを受信するための前記インタフェースの第２のインスタンスをさらに有し、前記インタフェースの前記第２のインスタンスは、第２のヘッダチャネルおよび第２のデータチャネルを有する、
    請求項１乃至１５のいずれか１項に記載の装置。
  17. 前記ロード／ストア相互接続プロトコルは、ペリフェラルコンポーネント相互接続エクスプレス（ＰＣＩｅ）プロトコルまたはコンピュートエクスプレスリンク（ＣＸＬ）Ｉ／Ｏプロトコル（ＣＸＬ．ｉｏ）のうちの１つを含む、
    請求項１乃至１６のいずれか１項に記載の装置。
  18. 前記ファブリックは、システムオンチップ（ＳｏＣ）デバイスの相互接続ファブリックを有し、前記装置は、前記ＳｏＣデバイスのブロックを実装する計算回路をさらに有する、
    請求項１乃至１７のいずれか１項に記載の装置。
  19. インタフェースを介してデバイスからパケットのヘッダを受信するステップであって、前記インタフェースは、第１の複数の物理レーンに実装されるヘッダチャネルと、別の第２の複数の物理レーンに実装されるデータチャネルとを有し、前記ヘッダは、前記第１の複数のレーンの第１のサブセットで受信される、ステップと；
    前記ヘッダチャネルの前記第１の複数のレーンの第２のサブセット上の前記ヘッダのヘッダメタデータを受信するステップと；
    前記インタフェースの前記データチャネル上で前記デバイスから前記パケットのペイロードデータを受信するステップであって、前記ペイロードデータは、前記第２の複数のレーンの第１のサブセット上で受信される、ステップと；
    前記第２の複数のレーンの第２のサブセット上で前記ペイロードデータのペイロードメタデータを受信するステップと；
    前記ヘッダメタデータおよび前記ペイロードメタデータに基づいて前記パケットを処理するステップと；
    を含む、方法。
  20. 前記ヘッダメタデータに基づいて前記ヘッダをデコードするステップをさらに含む、
    請求項１９に記載の方法。
  21. 前記第１の複数のレーンの第３のサブセット上で前記デバイスにヘッダクレジットリターンを送信するステップであって、前記ヘッダクレジットリターンは前記ヘッダチャネルのクレジットリターンを含む、ステップと；
    前記第２の複数のレーンの第３のサブセット上で前記デバイスにデータクレジットリターンを送信するステップであって、前記データクレジットリターンは前記データチャネルのクレジットリターンを含む、ステップと；をさらに含む、
    請求項１９又は２０に記載の方法。
  22. 請求項１９乃至２１のいずれか１項に記載の方法を実行する手段を有するシステム。
  23. ファブリックと；
    前記ファブリックを介して通信可能に結合される複数の計算ブロックと、
    を有する、システムであって、
    前記複数の計算ブロック内の特定の計算ブロックは：
    ロード／ストア相互接続プロトコルをサポートするエージェント回路と；
    前記ファブリックに結合するためのインタフェースを実装するインタフェース回路と；を有し、
    前記インタフェースは：
    複数の物理レーンの第１のサブセットに実装されるヘッダチャネルであって、前記レーンの前記第１のサブセットは、前記相互接続プロトコルに基づいてパケットのヘッダを搬送する第１のレーンと、前記ヘッダのメタデータを搬送する第２のレーンとを有する、ヘッダチャネルと；
    前記複数の物理レーンの別の第２のサブセットに実装されるデータチャネルであって、前記レーンの前記第２のサブセットは、前記パケットのペイロードを搬送する第３のレーンと、前記ペイロードのメタデータを搬送する第４のレーンとを有する、データチャネルと；
    を有する、
    システム。
  24. システムオンチップ（ＳｏＣ）デバイスをさらに有し、前記ＳｏＣデバイスは、前記ファブリックおよび前記複数の計算ブロックを有する、
    請求項２３に記載のシステム。
  25. サーバをさらに有する、
    請求項２３に記載のシステム。
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