CN104808759A - 用于执行电压裕度调节的方法、装置和系统 - Google Patents

Abstract

本发明涉及用于执行电压裕度调节的方法、装置和系统。在一个实施例，接收器经由互连而耦合于发送器。该接收器包括电压裕度调节电路，以接收发送器经由多电平信号传输机制所发送的非确定性数据，并生成位误差报告，该位误差报告包括在复数个裕度调节级获取的位误差信息。其他实施例被描述和声明。

Description

用于执行电压裕度调节的方法、装置和系统

技术领域

本公开涉及计算系统，并且特别地(但非排他地)涉及提供电压裕度调节(margining)操作。

附图说明

图1说明了包括多核处理器的计算系统的框图的实施例。

图2A为根据本发明的实施例的电压裕度调节电路的框图。

图2B为根据本发明的实施例的特定电压裕度调节电路的框图。

图2C为根据本发明的实施例的特定电压裕度调节电路的框图。

图2D为根据本发明的实施例的特定电压裕度调节电路的框图。

图3为根据本发明的实施例的裕度调节过程的流程图。

图4为根据另一实施例电压裕度调节电路的框图。

图5为根据本发明的实施例系统的框图。

具体实施方式

在如下描述中，多个特定细节被提出，诸如特定类型的处理器和系统配置的示例，特定硬件结构，特定架构的和微架构的细节，特定寄存器配置，特定指令类型，特定系统组件，特定测量/高度，特定处理器管线级和操作等，以提供本公开的全面理解。然而，对本领域技术人员显而易见的是，这些特定细节不需要被应用以实现本发明。在其它实例中，公知组件或方法，诸如特定的和可选的处理器架构，用于所描述算法的特定逻辑电路/代码，特定固件代码，特定互连操作，特定逻辑配置，特定制造技术和材料，特定编译器实现，代码中的特定算法表达式，特定断电和门控技术/逻辑以及计算机系统的其他特定操作细节未被描述详细地，以避免不必要地使本发明晦涩难懂。

尽管如下实施例可参考特定集成电路的节能和能效来描述，诸如在计算平台或微处理器中，但其他实施例对其他类型的集成电路和逻辑设备是可应用的。本文描述的实施例的类似的技术和教导可应用于其他类型的、也可受益于更好的能效和节能的电路或半导体设备。例如，公开的实施例不限于桌面计算机系统或Ultrabooks^TM。并且可还用在其它设备中，诸如手持设备，平板，其他薄型笔记本，片上系统(SOC)设备和嵌入式应用。某些手持设备的示例包括蜂窝电话，网际协议设备，数字照相机，个人数字助理(PDA)和手持PC。嵌入式应用典型地包括微控制器，数字信号处理器(DSP)，片上系统，网络计算机(NetPC)，机顶盒，网络中枢，广域网(WAN)交换机或可执行以下教导的功能和操作的其他任何系统。此外，本文描述的装置，方法和系统不限于物理计算设备，但还可涉及针对节能和效率的软件优化。如在以下描述中显而易见的，本文描述的方法，装置和系统的实施例(无论是参考硬件，固件，软件，还是其组合)与性能考虑权衡，是对未来的“绿色技术”至关重要的。

由于计算系统的改进，其中的组件变得更加复杂。因此，用于耦合组件并且在组件之间通信的互连架构还增加了复杂度，以保证满足带宽需求以获得最优组件操作。此外，不同的市场区隔需要不同方面的互连架构，以适应市场的需要。例如，服务器需要更高性能，而移动生态系统有时能够牺牲总体性能来节能。但是，大多数结构的单一目的在于以最大的节能来提供最高可能的性能。以下，多个互连被讨论，其潜在地将受益于在此描述的本发明的各方面。

参考图1，描述了包括多核处理器的计算系统的框图的实施例。处理器100包括任何处理器或处理设备，诸如微处理器，嵌入式处理器，数字信号处理器(DSP)，网络处理器，手持处理器，应用处理器，协处理器，片上系统(SOC)或执行代码的其他设备。处理器100，在一个实施例，包括至少两个核-核101和102，其可包括非对称核或对称核(所说明的实施例)。然而，处理器100可包括可为对称或非对称的任何数量的处理元件。

在一个实施例，处理元件指代支持软件线程的硬件或逻辑。硬件处理元件的示例包括：线程单元，线程槽，线程，处理单元，上下文，上下文单元，逻辑处理器，硬件线程，核和/或其他任何元件，其能够保持处理器的状态，诸如执行状态或架构状态。换言之，处理元件，在一个实施例中，指代能够独立地关联于代码的任何硬件，诸如软件线程，操作系统，应用或其他代码。物理处理器(或处理器插槽)典型地指代集成电路，其潜在地包括任何数量的其他处理元件，诸如核或硬件线程。

核通常指代位于集成电路上、能够保持独立架构的状态的逻辑，其中每一个独立地保持的架构状态关联于至少某些专用的执行资源。与核相比，硬件线程典型地指代位于集成电路上、能够保持独立架构的状态的任何逻辑，其中独立地保持架构的状态共享对执行资源的使用。正如所见，当某些资源被共享而其他资源专用于一架构状态时，在硬件线程和核的命名之间的线重叠。通常，核和硬件线程被操作系统视为单独的逻辑处理器，其中操作系统能够独立地调度在每个逻辑处理器上的操作。

物理处理器100，如图1所说明，包括两个核-核101和102。这里，核101和102考虑为对称核，即具有相同配置、功能单元和/或逻辑的核。在另一实施例，核101包括乱序处理器核，而核102包括有序处理器核。然而，核101和102可从任何类型的核单独地选择，诸如本地核，软件管理核，适用于执行本地指令集架构(ISA)的核，适用于执行翻译指令集架构(ISA)的核，协同设计的核或其他已知核。在异构核环境(即非对称核)中，某些形式的翻译，如二进制翻译，可被利用以在一个或两个核上调度或执行代码。如进一步讨论，核101中说明的功能单元如下被更详细地描述，如核102的单元在描述的实施例中以类似方式操作。

如所描述，核101包括两个硬件线程101a和101b，其还可称为硬件线程槽101a和101b。因此，软件实体，诸如操作系统，在一个实施例中潜在地将处理器100视为四个单独的处理器，即，能够并发执行四个软件线程的四个逻辑处理器或处理元件。如上所提及，第一线程关联于架构状态寄存器101a，第二线程关联于架构状态寄存器101b，第三线程可关联于架构状态寄存器102a，而第四线程可关联于架构状态寄存器102b。这里，架构状态寄存器(101a，101b，102a和102b)的每一个可称为处理元件，线程槽或线程单元，如所上述。如所说明的，架构状态寄存器101a在架构状态寄存器101b中复制，因此单独的架构状态/上下文能够被存储用于逻辑处理器101a和逻辑处理器101b。在核101中，其他更小资源，诸如分配器和重命名器块130中的指令指针和重命名逻辑还可被复制用于线程101a和101b。某些资源，诸如重排序/引退单元135，ILTB120，加载/存储缓冲器和队列中的重排序缓冲器可通过划分来共享。其他资源，诸如通用内部寄存器，页表库寄存器(一个或多个)，低级数据缓存和数据TLB115，执行单元(一个或多个)140和乱序单元135的部分可能完全被共亨。

处理器100通常包括其他资源，其可被完全共享，通过划分共享或专用于处理元件/被处理元件专用。在图1，说明了具有处理器的说明性的逻辑单元/资源的纯示例性处理器的实施例。注意，处理器可包括或省略任何这些功能单元，以及包括未描述的其他任何已知功能单元、逻辑或固件。如所说明的，核101包括简化的，代表性的乱序(OOO)处理器核。但有序处理器可在不同的实施例中利用。OOO核包括分支目标缓冲器120，以预测要执行/采取的分支，和指令翻译缓冲器(I-TLB)120，以存储指令的地址翻译条目。

核101进一步包括解码模块125，其耦合于读取(fetch)单元120，以解码读取的元素。读取逻辑，在一个实施例，包括分别关联于线程槽101a和101b的单独的定序器。通常核101关联于第一ISA，其定义/指定处理器100上可执行的指令。通常为第一ISA的一部分的机器代码指令包括指令的一部分(称为操作码)，其参考/指定要执行的指令或操作。解码逻辑125包括电路，其从其操作码识别这些指令并在管线中传递解码的指令，用于由第一ISA定义的处理。例如，如以下更详细地讨论，解码器125，在一个实施例中，包括设计或适于识别特定指令的逻辑，诸如事务指令。由于解码器125的识别，该架构或核101采取特定的预定动作，以执行关联于合适的指令的任务。重要的是，注意本文描述的任何任务，块，操作和方法可响应于单个或多个指令而被执行；其中某些可为新的或旧的指令。注意解码器126，在一个实施例中，识别相同ISA(或其子集)。可选地，在异构核环境中，解码器126识别第二ISA(或第一ISA的子集或不同的ISA)。

在一个示例中，分配器和重命名器块130包括分配器，以保留资源，诸如寄存器文件以存储指令处理结果。然而，线程101a和101b潜在地能够乱序执行，其中分配器和重命名器块130还保留其他资源，诸如重排序缓冲器以跟踪指令结果。单元130还可包括寄存器重命名器，以重命名程序/指令参考寄存器至处理器100内部的其他寄存器。重排序/引退单元135包括组件，诸如上述重排序缓冲器，加载缓冲器和存储缓冲器，以支持乱序执行和乱序执行的指令的稍后有序引退。

调度器和执行单元(一个或多个)块140，在一个实施例中，包括调度器单元，以在执行单元上调度指令/操作。例如，浮点指令在具有可用浮点执行单元的执行单元端口上被调度。还包括关联于执行单元的寄存器文件，以存储信息指令处理结果。示例性的执行单元包括浮点执行单元，整数执行单元，跳转执行单元，加载执行单元，存储执行单元和其他已知执行单元。

较低级数据缓存和数据翻译缓冲器(D-TLB)150耦合于执行单元(一个或多个)140。数据缓存用于存储最近使用的/操作的元素，诸如数据操作数，其潜在地保持存储器一致性状态。D-TLB用于存储最近虚拟/线性到物理地址的翻译。如特定示例，处理器可包括页表结构，以将物理存储器分为复数个虚拟页。

这里，核101和102共享对较高级或进一步的缓存的访问，诸如关联于片上接口110的第二级缓存。注意，较高级或进一步的缓存指代从执行单元(一个或多个)增加或进一步远离的缓存级。在一个实施例中，较高级缓存为最后一级数据缓存-在处理器100上的存储器层次结构中的最后缓存-诸如第二或第三级数据缓存。然而，较高级缓存不限于此，因为其可关联于或包括指令缓存。追踪缓存-一种类型的指令缓存-作为替代可耦合在解码器125之后，以存储最近解码的轨迹。这里，指令潜在地指代宏指令(即，由解码器识别的通用指令)，其可解码为多个微指令(微操作)。

在描述的配置中，处理器100还包括片上接口模块110。历史上，存储器控制器，其在以下更详细地描述，已被包括于处理器100外部的计算系统中。在该情形中，片上接口110用于与处理器100外部的设备相通信，诸如系统存储器175，芯片组(通常包括存储器控制器中枢以连接到存储器175，以及I/O控制器中枢，以连接外围设备)，存储器控制器中枢，北桥或其他集成电路。并且在该情形中，总线105可包括任何已知互连，诸如多点连接总线，点对点互连，串行互连，并行总线，一致(例如缓存一致)总线，分层协议架构，差分总线和GTL总线。

存储器175可专用于处理器100或与系统中的其他设备共享。存储器175的类型的通常示例包括DRAM，SRAM，非易失性存储器(NV存储器)和其他已知存储设备。注意，设备180可包括图形加速器，耦合于存储器控制器中枢的处理器或卡，耦合于I/O控制器中枢的数据存储，无线收发器，闪存设备，音频控制器，网络控制器或其他已知设备。

然而近年来，随着更多的逻辑和设备集成于单个晶片上，诸如SOC，这些设备中的每个设备可集成于处理器100上。例如，在一个实施例中，存储器控制器中枢与处理器100设置于相同封装和/或晶片上。这里，核的一部分(核上的部分)110包括一个或多个控制器，用于与其他设备诸如存储器175或图形设备180对接。包括互连和控制器的、用于与这样的设备对接的配置通常称为核上(或非核配置)。例如，片上接口110包括用于片上通信的环形互连和用于片外通信的高速串行点对点链路105。然而，在SOC环境中，更多的设备，诸如网络接口，协处理器，存储器175，图形处理器180和其他任何已知计算机设备/接口可集成于单个晶片或集成电路上，以便以高性能和低功耗提供小外形因子。

在一个实施例，处理器100能够执行编译器，优化和/或翻译器代码177，以编译、翻译和/或优化应用代码176以便支持本文描述的装置和方法或与其对接。编译器通常包括程序或程序集以将源文本/代码翻译为目标文本/代码。通常，利用编译器对程序/应用代码的编译在多个阶段完成，并转到将高级编程语言代码变换为低级机器或汇编语言代码。然而，单遍编译器仍可用于简单编译。编译器可利用任何已知编译技术并执行任何已知编译器操作，诸如词法分析，预处理，语法分析，语义分析，代码生成，代码转换和代码优化。

较大的编译器通常包括多个阶段，但最通常这些阶段包括于两个总体阶段：(1)前端，即通常其中可发生语法处理，语义处理和某种变换/优化，以及(2)后端，即通常其中发生分析，变换，优化和代码生成。某些编译器涉及中间部分，其说明了编译器前端和后端之间的划定的模糊性。因此，对插入，关联，生成或编译器的其他操作的引用可发生于任何前述阶段或遍，以及编译器的其他任何已知阶段或遍。如说明性的示例，编译器可能在一个或多个编译阶段插入操作，调用，函数等，诸如在编译前端阶段的调用/操作的插入，以及然后调用/操作在变换阶段期间变换为较低级代码。注意在动态编译期间，编译器代码或动态优化代码可插入这样的操作/调用，以及优化所述代码用于在运行时间期间执行。作为特定说明性的示例，二进制代码(已编译代码)可在运行时间期间被动态地优化。这里，程序代码可包括动态优化代码，二进制代码或其组合。

类似于编译器，诸如二进制翻译器之类的翻译器静态地或动态地翻译代码以优化和/或翻译代码。因此，对代码的执行，应用代码，程序代码或其他软件环境的引用可指代：(1)编译器程序(一个或多个)的执行，优化代码优化器或翻译器动态地或静态地编译程序代码，以保持软件结构、执行其他操作、优化代码或翻译代码；(2)主程序代码的执行包括操作/调用，诸如已被优化/编译的应用代码；(3)关联于主程序代码的其他程序代码(诸如库)的执行，以保持软件结构、执行其他软件相关操作或优化代码；或(4)其组合。

电压裕度调节为在半导体设备的验证期间执行的过程，所述半导体设备诸如集成电路(IC)，例如由一个或多个半导体晶片形成。该裕度调节过程在芯片验证过程期间执行以便确定在IC中接收和处理的信号的电压电平是否充足，以使得发生相对最小的或0误差率。电压裕度调节过程的复杂性可延长芯片验证的持续时间，并且因此增加成本和上市延迟。

通常，电压裕度调节按照以下方式针对被测设备而执行，即用于IC本身中的可测性设计(DFT)电路被用于生成预定模式，该预定模式用于电压裕度调节处理。尽管这种已知的数据实现更简单的验证后审查，但还意味着将IC耦合于另一IC的互连上所传输的实际数据在电压裕度调节处理期间不被测试。而是，电路本身内的DFT回送路径被使用，其可导致不确定性和复杂性。

利用本发明的实施例，被测IC可按照以下方式经由互连耦合于另一设备(诸如另一IC或系统的其他组件)，即电压裕度调节利用例如从第二IC传输到被测设备的非确定性数据来执行。以这种方式，电压裕度调节测试可以更快的方式执行，并且此外，真正的系统兼容性可为了电压裕度调节的目的而被测试，因为经由耦合于IC的互连而传输的实际数据被接收和处理。

尽管本发明的范围不限于这种情况，在本文描述的示例系统中，通信可根据给定的通信协议，诸如移动产业处理器联盟(MIPI)规范的扩展。在特定实施例中，设备之间的信号传递可根据具有多电压电平机制的3-相通信协议而发生。显然，应当理解，信号传递机制的变型被考虑，并且本文描述的其中提供并行数据和裕度调节采样器的电压裕度调节还可用于其他机制。该MIPI3-相协议在互连2个组件的通道上使用3个不同的电压电平。实施例可用于在这个或其他多电压电平接口上执行电压裕度调节。还应理解，本文描述的电压裕度调节可以为了单向只接收接口以及双向接口的目的而被使用。

因此，实施例允许内建调试自测试和功能(非确定性)裕度调节特征，用与高速串行接口，诸如外围组件高速互连(PCIe)，串行高级技术附件(SATA)，通用串行总线(USB)，MIPI或其他通信协议。进一步，本文描述的电压裕度调节可适用于其他多电平信号传递技术，诸如脉冲幅度调制(PAM-4)。

通过利用用于电压裕度调节的任意功能数据模式(而不是预定测试模式)，只接收器的接口可被高效地测试，而不利用具有被测接收器所耦合到的组件的数字远端回环。进一步，实施例可减少后硅验证中进行电压裕度调节所花费的时间，其可减少产品认证的时间以及因此上市的时间。为了本文描述的3-相通信的目的，裕度调节过程可用于改变输入信号对的眼高(eye height)，并使系统能够被校准至信号对(A和B，B和C，C和A)之间最坏情况的眼高。

现参见图2A，示出为根据本发明的实施例的电压裕度调节电路的框图。如图2A所示，裕度调节电路200可同时用于执行电压裕度调节，例如，在芯片验证期间，并用于在工作芯片的正常操作期间执行至少部分数据恢复。

如图2A所示，电路200被耦合以经由电路200所耦合的互连来接收输入信号。在一个实施例中，电路200可为耦合于根据给定多电平电压接口(诸如MIPI3-相通信协议)操作的的互连的IC的接收器逻辑的一部分。因此可见，存在3个输入信号线，每一个传输单端数据，即，输入信号A，B，和C。

如通信协议的总体讨论，多个符号可跨互连以高串行速度进行传输。在示出的实施例中，3个信号线(本文也称为线路)中的2个被驱动为相反极性值，而第三条线路被端接至这2个值之间的中间点电平。进一步，应当理解被驱动的线路以及其极性可在每个符号进行改变。多个位可编码到每个符号中。例如，对与每个符号，可以编码大于2个位，连同通过保证驱动线路的组合在符号边界改变而产生的时钟定时。

因此耦合于电路200的互连包括3个单端数据线。在包括本文描述的电压裕度调节的操作期间，在每个符号通信期间，两个线路被驱动为相反极性电平并且一个线路未驱动并且在更高符号率端接在中间点电压。注意，在一个实施例中，将被驱动的线路和将被端接的线路在每个符号或单元间隔(UI)改变。

为实现本文描述的数据通信，发送器(为了便于说明在图2A未示出)可包括发送器逻辑，其接收输入数据(例如，16位字)，其映射到多个符号。这些符号可然后从并行编码转换为串行位流，并且其后被编码用于该互连的3条线路上的驱动。接收器逻辑继而可在模拟前端之后包括符号解码器，其接收3个输入信号并提供解码信号至串行到并行转换器，其中并行数据输出被发送至解映射器，以因此恢复初始数据(例如，16位字)。

仍参考图2A，接收器电路200包括复数个并行采样电路210，220，和230。如以下将讨论，每个采样器电路接收3-相输入信号(即，输入信号A，B，和C)的所选对以及所选参考电压。总体上，每个采样器电路210，220和230包括数据采样器和多个裕度调节采样器。这些采样器中的每一个输出对应的比较。在示出的实现中，采样器电路210接收输入信号A和B，采样器电路220接收输入信号A和C，并且采样器电路230接收输入信号B和C。总体上，每个采样器电路内的数据采样器可被配置以接收所选输入信号对，基于信号的电压值执行比较，并基于比较来生成比较值。除在裕度调节电路200中进一步处理之外，该比较值还可提供至解码电路并且到接收器的功能单元(在图2A未示出)。

采样器电路210，220，和230中的每一个进一步包括复数个裕度调节采样器，每个接收所述输入信号的所选择之一和参考电压电平。这些参考电压电平可被可编程地控制以在裕度调节过程期间在复数个裕度调节级提供比较值。裕度调节采样器被配置以接收所选择的输入信号和参考电压电平并基于信号的电压值执行比较，并基于该比较来生成裕度调节比较值。

继而，由这些采样器电路输出的比较值被提供至对应的逻辑电路215a和215b，225a和225b，以及235a和235b，其每个可实现为“异或(XOR)”门。因此，逻辑电路215，225，和235中的每一个基于这2个输入来执行逻辑操作。更特别地，在这些逻辑电路为“异或”门的实现中，当来自对应数据采样器的比较值不同于来自对应裕度调节采样器的裕度调节值时，第一值(例如，逻辑1值)被输出(反之亦然)。

接下来，每对逻辑电路的输出可耦合于另一逻辑电路。更特别地，每对XOR输出被提供至对应的或门216，226，和236，其中所述值被“或(OR)”在一起。因此，当来自逻辑电路的值不同时(或二者同为逻辑高值)，或门216输出逻辑高值，其表示误差(并且第一值被输出)。注意，”异或”门和“或”门中每一个可钟控在合适的采样频率。

仍参考图2A，每个“或”逻辑电路的输出被提供至误差计数器218，228，和238中对应的一个。这些误差计数器中每一个可配置以保持“或”逻辑电路输出的第一值的计数，以使得计数保持为对应的采样器电路识别的误差数量。在一个实施例，每个误差计数器可配置为20位计数器，但本发明的范围不限于这种情况。

这些误差计数器中的每一个耦合于电压裕度调节控制逻辑250，其可配置为除控制电路200中的多种组件的开关操作之外还执行裕度调节电路200相关的多种配置操作。控制逻辑250可利用硬件，软件，和/或固件的合适的组合实现。此外，控制逻辑250可包括存储255，其可包括多种条目，每个用于存储对应误差计数器值。例如，对于裕度调节操作被执行于的多个参考电压电平中的每一个，存储255可配置以存储3个误差计数值(来自误差计数器218，228，和238的每一个)。

在裕度调节操作结束时，控制逻辑250可生成报告，对于每个参考电压组合，其包括来自3个误差计数器的一组误差计数。该报告可从该逻辑传输至分析系统，其中信息可由设计者分析以帮助确定用于半导体设备的配置的合适的电压裕度(margin)。尽管在图2A的实施例中以该高电平示出，但是应当理解，本发明的范围不限于这种情况，并且多种替换是可能的。例如，尽管3-相信号传递机制利用对应3组并行采样器和支持电路示出，但是应当理解，不同数量的此类电路可存在于其它实施例中。

现参见图2B，示出为根据本发明的实施例的代表性采样器电路的框图。如图2B所示，采样器电路210可对应于图2A的采样器电路210。正如所见，数据采样器210b被呈现并被配置以接收传入的输入信号A和B并基于这些信号的值生成比较值AB#。继而，呈现了一对裕度调节采样器210a和210c，其每一个被配置以接收所述输入信号中所选择的一个和对应的参考电压电平，即，第一电压电平Vref1。正如所见，裕度调节采样器210a在正极输入端子接收输入信号A和在负极输入端子接收第一参考电压电平，并且继而裕度调节采样器210c在负极输入端子接收输入信号B并且在正极输入端子接收第一参考电压电平。这些裕度调节采样器中的每一个被配置以比较对应输入信号与参考电压电平，并输出对应裕度调节比较值(即，A_vm和B_vm)。

来自所有采样器210a-210c的比较结果耦合于一对逻辑电路215a和215b(即，一对XOR门，每个接收比较值以及裕度调节比较值之一并生成输出)，继而提供至另一逻辑电路216，即，“或”门，以当XOR输出的值不同(或它们均输出逻辑高值)时生成逻辑高值，或换言之有效误差值(Err_AB)。

注意，在图2B的实施例中，在合适的控制逻辑诸如电压裕度调节控制逻辑250的控制下，Vref1可从最小值到最大值扫描或反之亦然。第一预定参考电平值Vref1_B为第一参考电压电平(Vref1)的值等于输入信号B的点，其使XOR 215b输出为翻转逻辑状态。第二预定参考电平值Vref1_A为第一参考电压电平(Vref1)的值等于输入信号A的点，其使XOR 215a输出为翻转逻辑状态。

因此，电压裕度可等于该两个预定参考电压值之差的绝对值。特别地，电压裕度＝abs(Vref1_B-Vref1_A)。因此，当XOR门215a和215b的输出都等于0时，来自“或”门216的误差输出信号等于0。该条件在当(1)A＞B＝＞A＞Vref1＞B；或(2)A＜B＝＞A＜Vref1＜B时出现。当然，应当理解，尽管在图2B的实施例中提出了特定实现，但其他配置也是可能的，并且可用于类似地基于参考电压电平生成误差计数。如在图2C和2D可见，类似的采样器电路220和230被提供用于分别针对输入信号A和C，和B和C检查误差的存在。

参考图2C，Vref2可从最小到最大扫描，或反之亦然。这里，Vref2_A为Vref2＝A的点，使XOR 225a输出为翻转逻辑状态。并且，Vref2_C为Vref2＝C的点，使XOR 225b输出为翻转逻辑状态。继而，电压裕度＝abs(Vref2_A-Vref2_C)。并且，当XOR 225a＝XOR 225b＝0时误差＝0；(1)如果A＞C＝＞A＞Vref2＞C；或(2)如果A＜C＝＞A＜Vref2＜C。

参考图2D，Vref3可从最小到最大扫描，或反之亦然。这里，Vref3_B为Vref3＝B的点，使XOR 235a输出为翻转逻辑状态。并且，Vref3_C为Vref3＝C的点，使XOR 235b输出为翻转逻辑状态。继而，电压裕度＝abs(Vref3_B-Vref3_C)。并且，当XOR 235a＝XOR 235b＝0时，误差＝0；(1)如果B＞C＝＞B＞Vref3＞C；或(2)如果B＜C＝＞B＜Vref3＜C。

现参见图3，示出了根据本发明的实施例的裕度调节过程的流程图。如图3所示，方法300可利用诸如图2A所示的裕度调节电路来执行。进一步，应当理解，方法300实现的至少某些控制操作可利用裕度调节电路本身的控制逻辑来执行。正如所见，方法300通过设置N个参考电压电平而开始(框310)。为了讨论的目的，假设为本文描述的3-相通信协议。因此，N等于3。注意，这些参考电压电平可由电压裕度调节控制逻辑设置并可在参考电压范围中可控制地扫描。例如，在一个实施例中，控制逻辑可在从低参考电压电平到高参考电压电平的扫描模式中控制这些参考电压，例如，从0伏(V)到0.3V。为了方法300的第一迭代的目的，假设电压信号Vref1-Vref3的第一组参考电压电平为0V。

接下来控制传到框320，其中N个信号可被接收。更特别地在该示例中，三个输入信号从耦合于半导体设备的互连接收并且经由模拟前端被接收。这三个信号可为3-相通信协议，以使得信号之一为第一极性(例如，逻辑高值)，第二信号为相反极性(例如，逻辑低值)，而第三信号可在这两个信号之间的中点。

所接收的信号然后可在并行数据和裕度调节采样器中处理。更特别地，如图3所示，在框330，所选信号对可在对应数据采样器中被比较，而所述信号中给定的一个和所选择的参考电压电平可在对应裕度调节采样器中比较。例如，如图2B所示，信号A和B可在数据采样器210b中比较，而输入信号A可与第一参考电压(Vref1)在裕度调节采样器210a中比较，并且输入信号B可与第一参考电压在裕度调节采样器210c中比较。

仍参考图3，接下来控制传到菱形340，其中可确定对应比较是否表示误差。当包括复数个XOR门和单个“或”门的级联逻辑电路确定对应数据和并行裕度调节采样器输出的值不同时，这种误差的表示可存在。如果是，对应误差计数可增加(框350)。

接下来控制进入菱形360，以确定对于当前参考电压电平的集合是否已处理了足够数量的采样。但本发明的范围不限于这种情况，在一个实施例，足够的采样大小可在近似3×10⁶到3×10⁹采样之间。如果尚未处理足够数量，则控制传回框320，以进一步迭代以因此处理附加的采样。

否则，如果存在足够的采样，则控制传到框370。其中该误差计数可被存储，并且对应的误差计数器重置。更特别地，每个误差计数器中的误差计数的值可提供至合适的存储，诸如存在于电压裕度调节控制逻辑中。其后误差计数器可被重置。

接下来，控制传到菱形380，其中可确定附加的参考电压是否要被分析。即，如上所讨论，参考电压电平可跨从低到高值的范围扫描。如果并非所有参考电压电平已被分析，控制传回以上的框310，其中另一组参考电压电平可用于进一步裕度调节操作。

在裕度调节操作结束时，报告可被生成并且误差计数可被输出，例如，输出至半导体设备所耦合的测试系统用于进一步分析。例如，基于关联于每个不同的参考电压电平的误差计数，可产生用于半导体设备的配置的合适的裕度级。尽管图3的实施例示出了该高电平，应当理解，本发明的范围不限于这种情况。

现参见图4，示出了根据另一实施例的电压裕度调节电路的框图。如图4所示，电路400表示为高电平，包括多种电路以例如，从互连接收输入信号，并利用信号执行电压裕度调节。注意，输入信号可为芯片验证人员无法直接控制的发送器或其他电路所传输的非确定性数据模式。

裕度调节电路400被耦合以接收并行采样器电路410的多电平通信协议的输入信号。电路410可包括本文描述的数据和裕度调节采样器的并行组，以分别采样所选输入信号对并比较选择的输入信号与对应参考电压电平。继而，这些参考电压电平可从参考电压生成器440生成，其在一个实施例可为片上调压器。在其它实现中，接收自片外调整器的一个或多个输入电压可在参考电压生成器440调节，以提供这些参考电压电平至并行采样器电路410。

在并行采样器电路410中执行的所得到的比较可被进一步处理并在其后提供至误差收集电路420，其可包括一个或多个计数器，以保持所接收的位误差计数，而并行采样器电路410以特定参考电压电平操作。例如，误差计数可关联于每对数据和裕度调节采样器，以存储用于参考电压电平的特定组的误差计数。此外，误差收集电路420进一步可包括存储，以存储计数值，例如，给定参考电压电平的裕度调节测试结束时。

注意，参考电压电平的这种变化，以及存储值的方向，可受控制器430的控制，所述控制器可实现于硬件，软件和/或固件，以因此控制在参考电压生成器440中生成的参考电平并控制误差收集电路420。此外，控制器430可控制电压裕度调节过程，以使得在其结束时，误差报告可被生成并传输至合适的实体，诸如分析系统。注意在特定的实施例中，控制器430可执行图3的方法300。尽管图4的实施例在该高电平示出，应当理解，本发明的范围不限于这种情况。

参考图5，描述了低功率计算平台的实施例。在一个实施例中，低功率计算平台500包括用户端点，诸如电话，智能电话，平板，超级便携式笔记本，笔记本，台式机，服务器，发送设备，接收设备或其他任何已知或可用的计算平台。所说明的平台描述了多个不同的互连，以耦合多个不同的设备。这些互连的示例性讨论在下文被提供，以提供实现和包含内容的选项。然而，低功率平台500不需要包括或实现所描述的互连或设备。此外，还可包括未特别示出的其他设备和互连结构。

从图的中部开始，平台500包括应用或主处理器505。通常这包括低功率处理器，其可为本文描述的或行业已知的处理器配置版本。作为一个示例，处理器500被实现为片上系统(SoC)。作为特定说明性的示例，处理器500包括基于Architecture Core^TM的处理器，诸如i3，i5，i7或可获取自英特尔公司(圣克拉拉，加利福尼亚州)的另一此类处理器。然而，应当理解，其低功率处理器诸如可获取自先进微设备(AMD)公司(森尼韦尔，加利福尼亚州)，来自MIPS技术公司(森尼韦尔，加利福尼亚州)的基于MIPS的设计，ARM控股有限公司或其客户或其许可者或采纳者许可的基于ARM的设计可存在于其它实施例中，诸如苹果A5/A6处理器，高通骁龙处理器或TI OMAP处理器。

如图5进一步所示，主处理器505耦合于多种设备。不同类型的通信协议，包括MIPI，PCIe，USB，DVI，以及其他，可用于提供互连。在图5所示的特定实现中，处理器505经由互连531耦合于第一无线设备530。在一个实施例，无线设备530为局域无线设备，诸如根据给定的一个或多个IEEE802.11标准的无线设备。为提供输出音频，主处理器505耦合于一个或多个扬声器540。

主处理器505经由互连586耦合于网络设备585并进一步经由互连591耦合于调试设备590。为提供显示信息的输出，例如，高清晰度视频内容，主处理器505可经由互连571与显示器570相通信，诸如平板显示器，触摸屏或其他显示器。

为了接收输入捕获信息诸如经由静态和/或视频摄影机，互连576耦合主处理器505至摄影机设备575。存储580，可为一个或多个存储设备，包括易失性和非易失性存储器和其他存储设备，经由互连581耦合于主处理器505。对于特定外围操作，同伴芯片525可经由互连526和527与主处理器505相通信。继而，互连506和507耦合在主处理器505和调制解调器510之间，其继而可经由互连512耦合于射频集成电路(RFIC)515。调制解调器510进一步可经由互连541与麦克风545和第二无线设备535相通信。在一个实施例中，第二无线设备535可为广域无线设备，诸如根据给定蜂窝通信协议操作的无线设备。

仍参考图5，多种设备经由互连561耦合于RFIC515。在图5的实施例中，这些设备包括天线565，开关560，和功率放大器550。

功率管理控制器520经由互连521耦合于系统的多种组件，以提供平台级功率管理。由功率管理控制器520执行的这种功率管理活动可附加于和/或补充于由单独设备内部控制的功率管理操作，诸如主处理器505的内部功率管理单元。尽管在图5的实现中在该高电平示出，但是应当理解，本发明的范围不限于这种情况，并且多个可选项和变型是可能的。实施例可用于多种不同类型的系统。例如，在一个实施例中，通信设备可设置以执行本文描述的多种方法和技术。当然，本发明的范围不限于通信设备，而是其他实施例可针对用于处理指令的其他类型的装置，或包括指令的一个或多个机器可读媒体，所述指令响应于在计算设备执行而使设备实现本文描述的一个或多个方法和技术。

如下示例属于进一步实施例。

在一个示例中，一种装置包含：并行采样器电路，以从互连接收复数个信号并从参考电平生成器接收复数个参考电压电平，所述信号中的至少两个在相反极性电平接收，并且所述信号中的第三个在相反极性电平之间的中点值接收，该并行采样器电路表示对于复数个信号的采样何时出现位误差；以及误差收集电路，耦合于并行采样器电路并包括一个或多个误差计数器，以保持具有位误差的采样的计数并传输为对非确定性数据执行的电压裕度调节过程所保持的采样计数的报告。

在一个示例中，所述复数个信号在多相通信协议的多个电压电平接收，并且在符号分界处，具有中点值的信号改变。在一个示例，该并行采样器电路包含：复数个数据采样器，每个接收第一信号、第二信号和第三信号的所选对，并基于所选对的比较来输出对应值；以及复数个裕度采样器，每个接收第一，第二和第三信号中所选择的一个以及第一参考电压电平、第二参考电压电平、和第三参考电压电平中所选择的一个，并基于所选择的第一，第二或第三信号，和所选择的第一，第二，或第三参考电压电平的比较来输出对应裕度调节值。该并行采样器电路可进一步包括：第一复数个逻辑电路，每个耦合于复数个数据采样器之一和复数个裕度调节采样器之一，并当来自对应数据采样器的对应值不同于来自对应裕度调节采样器的对应裕度调节值时输出第一值；和第二复数个逻辑电路，每个耦合于一对第一复数个逻辑电路并基于该对的输出而输出误差值。该误差值可表示用于第一信号，第二信号，和第三信号的采样的位误差。

在一个示例中，该误差收集电路包含复数个计数器，每个耦合于第二复数个逻辑电路之一，以保持由对应第二复数个逻辑电路输出的误差值的计数。控制器可配置以动态地控制参考电压生成器，以更新第一，第二和第三参考电压电平的值。控制器可动态地控制参考电压生成器，以至少部分地基于接收的多个采样，而在下限值和上限值之间更新第一，第二和第三参考电压电平的值。

在一个示例中，该装置为处理器，其可利用多种方式实现。

在一个示例中，该处理器包含片上系统(SoC)，其集成于用户装置的触摸使能设备中。

在另一示例中，系统包含显示器和存储器，并包括一个或多个上述示例的处理器。

在另一示例中，装置包含：复数个数据采样器，每个接收第一信号，第二信号，和第三信号的所选对，并基于所选对的比较来输出对应值；复数个裕度采样器，每个接收第一，第二和第三信号的所选择的一个以及第一参考电压，第二参考电压，和第三参考电压的所选择的一个，并基于所选择的第一，第二或第三信号和所选择的第一，第二，或第三参考电压的比较来输出对应裕度调节值；以及复数个逻辑电路，每个耦合于复数个数据采样器之一和复数个裕度采样器之一，并基于来自对应数据采样器的对应值和来自对应裕度采样器的对应裕度调节值来输出用于所选对的误差值。

在一个示例中，复数个计数器的每个耦合于复数个逻辑电路之一，以保持由对应逻辑电路输出的误差值的计数。控制器可耦合于复数个计数器，并动态地调整裕度，用于至少部分地基于来自复数个计数器的计数将输入信号检测为第一状态或第二状态。该控制器可动态地控制第一，第二和第三参考电压的值。在一个示例中，该控制器用于在接收自耦合于该装置的发送器的非确定性数据的通信期间动态地调整裕度。

在一个示例中，恢复逻辑用于从复数个数据采样器接收对应值并由此确定位值，并提供位值至功能单元。第一，第二和第三信号可根据三相数据协议接收于复数个数据采样器中。

在另一示例中，一种方法，包含：在IC的接收器逻辑接收复数个信号；在复数个数据采样器的每一个中比较所述复数个信号的所选对，并比较复数个信号的所选信号与复数个裕度调节采样器的每一个的所选参考电压电平；以及基于复数个数据采样器的第一数据采样器的第一输出与复数个裕度调节采样器的第一裕度调节采样器的第一裕度调节输出和复数个裕度调节采样器的第二裕度调节采样器的第二裕度调节输出中每一个的比较，更新第一误差计数器中的第一计数值。

在一个示例中，该方法进一步包含，接收复数个信号，针对所述复数个信号的复数个采样，比较所选对和所选信号。该方法可进一步包含，在接收复数个采样之后，更新要提供至复数个裕度调节采样器的每一个的所选参考电压电平。

在一个示例中，该方法进一步包含提供第一计数值至裕度调节分析例程，该裕度调节分析例程至少部分地基于该计数值执行IC的电压裕度调节。该复数个信号可包含从第二IC接收到该IC的非确定性数据，其中该IC包含待测设备，而第二IC包含被非确定性地控制的发送器。

在一个示例中，该方法进一步包含：接收第一采样的复数个信号，其中第一信号为第一极性，第二信号为相反于第一极性的第二极性，而第三信号在第一和第二信号之间的中点电平，其中该采样为第一符号，并且第一符号之后的第二符包括第二采样，其中该第二信号为第一极性，第三信号为第二极性，并且第一信号在第二和第三信号之间的中点电平。

在另一示例中，一种计算机可读介质，包括用于执行任何上述示例的方法的指令。

在另一示例中，一种装置，包含用于执行任何上述示例的方法的装置。

在另一示例中，一种系统包含发送器以发送数据，以及接收器，经由互连耦合于发送器，该接收器包括电压裕度调节电路以经由多电平信号传递机制接收发送器所发送的非确定性数据，并生成位误差报告，其包括在复数个裕度调节级获得的位误差信息。

在一个示例中，电压裕度调节电路包含：并行采样器电路，以接收非确定性数据作为复数个信号并接收复数个参考电压电平，所述复数个信号中的至少两个在相反极性电平被接收，而所述复数个信号的第三个在相反极性电平之间的中点值被接收，该并行采样器电路表示对于复数个信号的采样何时出现位误差；以及误差收集电路，耦合于该并行采样器电路，并包括一个或多个误差计数器，以保持具有位误差的采样的计数。该误差值可表示用于非确定性数据的采样的位误差。控制器可在复数个裕度调节级的每一个动态地控制第一，第二和第三参考电压电平的值。控制器还可至少部分地基于接收的所述复数个采样的多个在下限值和上限值之间动态地控制第一、第二和第三参考电压电平的值。

应当理解，上述示例的多种组合是可能的。

实施例可实现于代码并可存储于非暂存存储介质，所述存储介质具有存储其上的指令，所述指令可用于将系统编程以执行指令。存储介质可包括但不限于，任何类型的磁盘包括软盘，光盘，固态驱动(SSD)，压缩盘只读存储器(CD-ROM)，可重写压缩盘(CD-RW)和磁光盘，半导体设备诸如只读存储器(ROM)，随机存取存储器(RAM)诸如动态随机存取存储器(DRAM)，静态随机存取存储器(SRAM)，可擦除可编程只读存储器(EPROM)，闪速存储器，电可擦除可编程只读存储器(EEPROM)，磁卡或光卡或适合于存储电子指令的其他任何类型的媒体。

尽管本发明已结合有限数量的实施例来描述，本领域技术人员将理解多个修改和变型。所附权利要求旨在涵盖落入本发明真正的精神和范围内的所有此类修改和变型。

Claims (25)

1.一种用于控制一个或多个操作电压的处理器，包含：

复数个功能单元，每个独立地执行指令；以及

时钟分布电路，包括用于生成时钟信号的时钟信号生成器和复数个分支，每个分支用于提供该时钟信号至复数个功能单元之一，其中该时钟分布电路被耦合以从第一电压轨接收第一操作电压，并且复数个功能单元被耦合以从一个或多个第二电压轨接收至少一个第二操作电压，其中第一操作电压和该至少一个第二操作电压是独立的。

2.根据权利要求1的处理器，进一步包含复数个电平移位器，每个耦合在该时钟分布电路的对应分支和对应功能单元之间，以将时钟信号从第一操作电压移位至该至少一个第二操作电压。

3.根据权利要求2的处理器，进一步包含复数个补偿电路，每个耦合在该时钟分布电路的一对分支之间，以补偿由该对分支的每一个提供的时钟信号之间的相位位移。

4.根据权利要求3的处理器，进一步包含控制器，用于控制由耦合在该时钟分布电路的第一分支和第一功能单元之间的第一电平移位器提供的电压位移。

5.根据权利要求2的处理器，其中复数个分支的每个包含时钟驱动器的串行路径，该串行路径耦合在耦合于与该时钟信号生成器对应的锁相环的分布节点和复数个电平移位器中的对应一个之间。

6.根据权利要求5的处理器，其中串行路径的至少一个包括不同于其他串行路径的分列宽度的分列宽度。

7.根据权利要求1的处理器，进一步包含功率控制器，包括用于动态地修改第一操作电压的时钟控制逻辑，其中该第一操作电压被动态地修改为比该至少一个第二操作电压的电平更低的电压电平。

8.根据权利要求7的处理器，其中该时钟控制逻辑至少部分地基于复数个功能单元的每一个的请求操作频率来确定该第一操作电压的电平。

9.根据权利要求1的处理器，其中第一电压轨被耦合以从第一调压器接收第一操作电压并且该一个或多个第二电压轨被耦合以从第一调压器接收该至少一个第二操作电压。

10.一种用于控制一个或多个操作电压的方法，包含；

确定第一操作频率，其中处理器的时钟分布电路以该第一操作频率至少部分地基于该处理器的复数个功能单元的一个或多个请求操作频率来生成时钟信号；以及

使耦合于该时钟分布电路的调压器提供第一操作电压至该时钟分布电路，该第一操作电压独立于被提供至接收该时钟信号的处理器的复数个功能单元的第二操作电压。

11.根据权利要求10的方法，进一步包含将该时钟信号从第一操作电压电平移位至第二操作电压，并在第二操作电压将时钟信号提供至复数个功能单元中的第一功能单元。

12.根据权利要求10的方法，进一步包含基于该处理器的一个或多个环境条件确定第一操作电压的电平。

13.根据权利要求10的方法，进一步包含补偿要提供至第一功能单元的时钟信号和要提供至第二功能单元的时钟信号之间的相位差。

14.根据权利要求13的方法，进一步包含补偿该相位差，直到该相位差小于阈值差。

15.根据权利要求14的方法，进一步包含，如果该相位差在第一持续时间之后不小于该阈值差，则提高第一操作电压。

16.一种用于控制一个或多个操作电压的系统，包含：

处理器，包括具有复数个核的第一电压域、功率控制器、和具有时钟分布网络的第二电压域，所述时钟分布网络用于生成时钟信号并提供该时钟信号至复数个核，其中第一电压域接收至少第一操作电压并且第二电压域接收第二操作电压；以及

耦合于该处理器的调压器，该调压器经由至少一个第一电压轨提供该至少一个第一操作电压至第一域并经由第二电压轨提供该第二操作电压至第二电压域，其中该功率控制器确定该至少一个第一操作电压和第二操作电压的电平并将该至少一个第一操作电压和第二操作电压的电平传输至该调压器。

17.根据权利要求16的系统，其中该时钟分布网络包括锁相环以根据第二操作电压进行操作，其中该功率控制器指示该锁相环以请求操作频率生成该时钟信号。

18.根据权利要求17的系统，其中该请求操作频率对应于复数个核的最高请求操作频率。

19.根据权利要求16的系统，其中该功率控制器基于复数个核的一个或多个的活动级别的变化，独立于第二操作电压动态地更新该至少一个第一操作电压的电平。

20.一种方法，包含：

确定用于包括复数个功能单元的处理器的时钟分布电路的第一操作电压的电平，其中该第一操作电压独立于提供至复数个功能单元的第二操作电压；

控制该时钟分布电路的补偿逻辑，以提供由操作在第一操作电压的时钟分布电路生成的时钟信号至操作在第二操作电压的复数个功能单元的至少一些；并且

响应于复数个功能单元的一个或多个的活动级别的变化，动态地更新第一操作电压的电平。

21.根据权利要求20的方法，进一步包含将该时钟信号从第一操作电压电平移位至第二操作电压，并将在第二操作电压的时钟信号提供至复数个功能单元中的第一功能单元。

22.根据权利要求20的方法，进一步包含：

补偿要提供至第一功能单元的时钟信号和要提供至第二功能单元的时钟信号之间的相位差；

确定该相位差是否小于阈值差；并且

如果该相位差在第一持续时间之后不小于该阈值差，则提高第一操作电压的电平。

23.根据权利要求20的方法，进一步包含，经由耦合在该处理器和调压器之间的第一功率轨接收第一操作电压，并且经由耦合在该处理器和该调压器之间的第二功率轨接收该第二操作电压。

24.根据权利要求20的方法，进一步包含，至少部分地基于该处理器的复数个功能单元的一个或多个请求操作频率确定该时钟信号的第一操作频率，并且基于第一操作频率和该处理器的一个或多个环境条件确定第一操作电压的电平。

25.一种机器可读存储介质，包括机器可读指令，所述机器可读指令当被执行时实现权利要求20至24任一个要求保护的方法。