CN103903990A - 电子组件封装的制法 - Google Patents

电子组件封装的制法 Download PDF

Info

Publication number
CN103903990A
CN103903990A CN201210585109.7A CN201210585109A CN103903990A CN 103903990 A CN103903990 A CN 103903990A CN 201210585109 A CN201210585109 A CN 201210585109A CN 103903990 A CN103903990 A CN 103903990A
Authority
CN
China
Prior art keywords
dielectric layer
layer
electronic building
building brick
metal
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201210585109.7A
Other languages
English (en)
Other versions
CN103903990B (zh
Inventor
陈昌甫
赖文隆
陈君豪
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Xinxing Electronics Co Ltd
Unimicron Technology Corp
Original Assignee
Xinxing Electronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Xinxing Electronics Co Ltd filed Critical Xinxing Electronics Co Ltd
Priority to CN201210585109.7A priority Critical patent/CN103903990B/zh
Publication of CN103903990A publication Critical patent/CN103903990A/zh
Application granted granted Critical
Publication of CN103903990B publication Critical patent/CN103903990B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L24/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H01L21/568—Temporary substrate used as encapsulation process aid
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/04105—Bonding areas formed on an encapsulation of the semiconductor or solid-state body, e.g. bonding areas on chip-scale packages
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/18—High density interconnect [HDI] connectors; Manufacturing methods related thereto
    • H01L2224/19—Manufacturing methods of high density interconnect preforms
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73267—Layer and HDI connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92244—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a build-up interconnect

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)

Abstract

一种电子组件封装的制法，其包括：提供一承载板，其一表面上形成有第一金属层；在该第一金属层上形成第一介电层；在该第一介电层上形成第二金属层，并图案化该第二金属层，以露出该第一介电层；在该第一介电层中形成有至少一贯穿该第一介电层的开口使得部分该第一金属层外露；将至少一电子组件设置于该开口中；在该第一介电层上与该电子组件上形成第二介电层；在该第二介电层中形成有多个贯穿该第二介电层且外露该电子组件的盲孔；在该第二介电层上与所述盲孔中形成电性连接该电子组件的线路层；以及移除该承载板。本发明可减少该电子组件封装的整体厚度，进而降低制程成本。

Description

电子组件封装的制法
技术领域
本发明涉及一种电子组件封装的制法，尤指一种可降低电子组件封装厚度的电子组件封装的制法。
背景技术
科技正迅速地蓬勃发展中，电子产品发展趋势是将产品朝向轻薄短小的方向，遂不断开发可跟上现今科技趋势脚步的电子组件封装的制作技术，且为了使电子组件封装做更有效的空间运用，仍不断地改良电子组件封装的制程技术。
请参阅图1A至图1H，其为现有电子组件封装的制法的剖视示意图。
如图1A所示，提供一核心板10，且该核心板10上形成有导电金属层10a，且该导电金属层10a形成于该核心板10的两表面上，而该核心板10具有相对的第一表面101与第二表面102。
如图1B所示，该核心板10中设有贯穿该第一表面101与该第二表面102的通孔103。
如图1C所示，图案化该导电金属层10a，以构成第一线路层11，并在该通孔103中形成导电通孔104。
如图1D所示，在该核心板10中央利用激光烧灼方式形成有贯穿该第一表面101与该第二表面102的开口105。
如图1E所示，将一电子组件12设置于该开口105中，且在该第一表面101上形成第一介电层13，而在该第一介电层13上还形成第一金属层13a，另外，又在该第二表面102上形成第二介电层14，而在该第二介电层14上还形成第二金属层14a。
如图1F所示，形成有多个贯穿该第一介电层13与该第一金属层13a且外露该电子组件12和部份该第一线路层11的第一盲孔15，接着，再形成有多个贯穿该第二介电层14与该第二金属层14a且外露部份该第一线路层11的第二盲孔16。
如图1G所示，图案化该第一金属层13a，以构成第二线路层17，并在该第一盲孔15与第二盲孔16中形成第一导电盲孔151与第二导电盲孔161，部分该第一导电盲孔151电性连接该电子组件12。
如图1H所示，在该第一介电层13、第二介电层14与第二线路层17上形成绝缘保护层18，并形成有多个外露部分该第二线路层17的绝缘保护层开孔181，此外，在该第二线路层17的外露表面上形成表面处理层19。
然而，前述现有制法仅能形成具对称性与4层线路层的增层结构的电子组件封装，因此，整体结构厚度较厚。
因此，如何克服现有技术的问题，使产品趋于薄化，实为一重要课题。
发明内容
为解决上述现有技术的问题，本发明的主要目的在于揭露一种电子组件封装的制法，可减少该电子组件封装的整体厚度，进而降低制程成本。
本发明的电子组件封装的制法，包括：提供一承载板，其一表面上形成有第一金属层；在该第一金属层上形成第一介电层；在该第一介电层上形成第二金属层，并图案化该第二金属层，以露出该第一介电层；在该第一介电层中形成有至少一贯穿该第一介电层的开口，以外露部分该第一金属层；在该开口中设置至少一电子组件；在该第一介电层上与该电子组件上形成第二介电层；在该第二介电层中形成有多个贯穿该第二介电层且外露该电子组件的盲孔；在该第二介电层上与所述盲孔中形成电性连接该电子组件的线路层；以及移除该承载板。
本发明还提供一种电子组件封装的制法，包括：提供一承载板，其一表面上形成有第一金属层；在该第一金属层上形成第一介电层；在该第一介电层上形成第二金属层，并图案化该第二金属层，以露出该第一介电层；在该第一介电层中形成有至少一贯穿该第一介电层的开口，以外露部分该第一金属层；在该开口中设置至少一电子组件；在该第一介电层与该电子组件上形成第二介电层；移除该承载板；在该第二介电层中形成多个贯穿该第二介电层且外露该电子组件的第一盲孔；以及在该第二介电层上与所述第一盲孔中形成电性连接该电子组件的第一线路层，并图案化该第一金属层以构成第二线路层。
由上所述，由于本发明可减少该电子组件封装整体线路层的层数，举例来说，线路层的层数为单数层如一层或三层，因此，通过本发明的技术将改善现有技术在该电子组件封装整体线路层的层数形成具对称性的增层结构线路层，所以本发明的线路层的层数较少，相对于整体该电子组件封装而言厚度变薄，进而降低生产成本。
附图说明
图1A至图1H为现有电子组件封装的制法的剖视示意图。
图2A至图2M为本发明的电子组件封装的制法的第一实施例的剖面示意图。
图3A至图3O为本发明的电子组件封装的制法的第二实施例的剖面示意图。
图4A至图4M为本发明的电子组件封装的制法的第三实施例的剖面示意图。
图5A至图5M为本发明的电子组件封装的制法的第四实施例的剖面示意图。
图6A与图6B为本发明的电子组件封装的电子组件的不同实施例的示意图。
主要组件符号说明
10         核心板
10a        导电金属层
101        第一表面
102        第二表面
103、531   通孔
104、333   导电通孔
105        开口
11、44、54 第一线路层
12、22、32、42、52        电子组件
13                        第一介电层
13a、20a、30a、40a、50a   第一金属层
14、23、33、43、53        第二介电层
14a、21a、31a、41a、51a   第二金属层
15、430                   第一盲孔
151、431                  第一导电盲孔
16、412                   第二盲孔
161、413                  第二导电盲孔
17、45、55                第二线路层
18、25、35                绝缘保护层
181、251、351             绝缘保护层开孔
19、26、36                表面处理层
20、30、40、50            承载板
201、301、401、501        基材
202、302、402、502        基材介电层
21、31、41、51            第一介电层
211、311、411、511        开口
23a、33a、43a、53a        第三金属层
230、330、530             盲孔
231、332、532             导电盲孔
24、34                    线路层
30b                       电性连接垫
331                       通孔
41b                   第三线路层
46、56                    第一绝缘保护层
461、561                  第一绝缘保护层开孔
47、57                    第二绝缘保护层
471、571                  第二绝缘保护层开孔
48、58                    第一表面处理层
49、59                    第二表面处理层
533            导电通孔
60             积层陶瓷电容器
601、611       电极垫
61             芯片。
具体实施方式
以下通过特定的具体实施例说明本发明的实施方式，熟悉本领域的技术人员可由本说明书所揭示的内容轻易地了解本发明的其它优点及功效。
须知，本说明书所附附图所绘示的结构、比例、大小等，均仅用以配合说明书所揭示的内容，以供本领域的技术人员的了解与阅读，并非用以限定本发明可实施的限定条件，故不具技术上的实质意义，任何结构的修饰、比例关系的改变或大小的调整，在不影响本发明所能产生的功效及所能达成的目的下，均应仍落在本发明所揭示的技术内容得能涵盖的范围内。同时，本说明书中所引用的如“上”、“侧”、“一”、“二”及“顶”等用语，也仅为便于叙述的明了，而非用以限定本发明可实施的范围，其相对关系的改变或调整，在无实质变更技术内容下，当也视为本发明可实施的范畴。
第一实施例
如图2A至图2M所示者，其为本发明的电子组件封装的制法的第一实施例的剖面示意图。
如图2A所示，提供一承载板20，其包括层叠的基材201与基材介电层202，该基材201的相对两表面可具有金属层（未图标）。
如图2B所示，在该基材介电层202上形成第一金属层20a。
如图2C所示，在该第一金属层20a上形成第一介电层21，并在该第一介电层21上还形成第二金属层21a。
如图2D所示，在该第一介电层21中形成至少一贯穿该第一介电层21与第二金属层21a的开口211，以外露部分该第一金属层20a，且形成该开口211的方式为激光烧灼。
如图2E所示，在该开口211中设置至少一电子组件22，其中，该电子组件22为主动组件或被动组件，而该被动组件可为积层陶瓷电容器（Multi-layer Ceramic Capacitor，简称MLCC），但不以此为限。
如图2F所示，移除该第二金属层21a，而移除该第二金属层21a的方式可为蚀刻，但不以此为限，使得该第一介电层21的顶面外露且与该电子组件22的顶面齐平。
如图2G所示，在该第一介电层21上与该电子组件22上形成第二介电层23，再在该第二介电层23上形成第三金属层23a。
如图2H所示，在该第二介电层23中形成有多个贯穿该第二介电层23与该第三金属层23a的盲孔230，以外露该电子组件22的顶面，此外，形成该盲孔230的方式可为激光烧灼，但不以此为限。
如图2I所示，在该电子组件22的顶面上与该盲孔230中形成电性连接该电子组件22的导电盲孔231。
如图2J所示，图案化该第二介电层23上的第三金属层23a，以构成线路层24。
如图2K所示，在该第二介电层23与该线路层24上形成绝缘保护层25，并形成有多个外露部分该线路层24的绝缘保护层开孔251。
如图2L所示，在外露的该线路层24上形成表面处理层26。
如图2M所示，最后移除该承载板20。
第二实施例
如图3A至图3O所示者，为本发明的电子组件封装的制法的第二实施例的剖面示意图。
如图3A所示，提供一承载板30，其包括层叠的基材301与基材介电层302，该基材301的相对两表面可具有金属层（未图标）。
如图3B所示，在该基材介电层302上形成第一金属层30a。
如图3C所示，在该第一金属层30a上形成多个电性连接垫30b。
如图3D所示，在该第一金属层30a与所述电性连接垫30b上形成第一介电层31，并在该第一介电层31上形成第二金属层31a。
如图3E所示，形成至少一贯穿该第一介电层31与第二金属层31a的开口311，以外露部分该电性连接垫30b，另外，形成该开口311的方式可为激光烧灼，但不以此为限。
如图3F所示，在该开口311中设置至少一电子组件32，且该电子组件32设于该电性连接垫30b上。
如图3G所示，移除该第二金属层31a，而移除该第二金属层31a的方式可为蚀刻，但不以此为限。
如图3H所示，在该第一介电层31与该电子组件32上形成第二介电层33，再在该第二介电层33上形成第三金属层33a。
如图3I所示，形成多个贯穿该第二介电层33与该第三金属层33a的盲孔330，以外露该电子组件32的顶面，此外，形成该盲孔330的方式可为激光烧灼，但不以此为限，接着，形成多个贯穿该第一介电层31、第二介电层33与第三金属层33a的至少一通孔331，且该通孔331对应该电性连接垫30b，以外露该电性连接垫30b的顶面。
如图3J所示，在该电子组件32的顶面与部份该电性连接垫30b上及该盲孔330与该通孔331中形成金属材料，以在该第二介电层33上与所述盲孔330中形成电性连接该电子组件32的导电盲孔332，并在该第一介电层31与该第二介电层33上及该通孔331中形成电性连接该电性连接垫30b的导电通孔333。
如图3K所示，图案化该第二介电层33上的第三金属层33a，以构成线路层34，并外露部分该第二介电层33。
如图3L所示，在该第二介电层33与该线路层34上形成绝缘保护层35，并形成多个外露部分该线路层34的绝缘保护层开孔351。
如图3M所示，在外露的该线路层34上形成表面处理层36。
如图3N所示，然后移除该承载板30。
如图3O所示，最后移除该承载板30上的第一金属层30a，而移除该第一金属层30a的方式可为蚀刻，但不以此为限。
第三实施例
如图4A至图4M所示者，为本发明的电子组件封装的制法的第三实施例的剖面示意图。
如图4A所示，提供一承载板40，其包括层叠的基材401与基材介电层402，该基材401的相对两表面可具有金属层（未图标）。
如图4B所示，在该基材介电层402上形成第一金属层40a。
如图4C所示，在该第一金属层40a上形成第一介电层41，并在该第一介电层41上形成第二金属层41a。
如图4D所示，图案化该第二金属层41a，以露出第一介电层41，且图案化后的该第二金属层41a形成第三线路层41b。
如图4E所示，形成至少一贯穿该第一介电层41的开口411，以外露部分该第一金属层40a，另外，形成该开口411的方式可为激光烧灼，但不以此为限。
如图4F所示，在该开口411中设置至少一电子组件42，且该电子组件42设于该第一金属层40a上，另外，该电子组件42为主动组件或被动组件，而该被动组件可为积层陶瓷电容器（Multi-layer CeramicCapacitor，简称MLCC），但不以此为限。
如图4G所示，在该第一介电层41、电子组件42与第三线路层41b上形成第二介电层43，再在该第二介电层43上形成第三金属层43a。
如图4H所示，移除该承载板40。
如图4I所示，形成多个贯穿该第二介电层43与该第三金属层43a的第一盲孔430，且外露该电子组件42的顶面与部分该第三线路层41b，此外，形成该第一盲孔430的方式可为激光烧灼，但不以此为限。
接着，形成多个贯穿该第一介电层41与第一金属层40a的第二盲孔412，且外露部分该第三线路层41b。
如图4J所示，在该电子组件42的顶面与部份该第三线路层41b上及该第一盲孔430与第二盲孔412中形成金属材料，在该第二介电层43上与该第一盲孔430中形成电性连接该电子组件42的第一导电盲孔431，并在该第一介电层41与该第二盲孔412中形成电性连接该第三线路层41b的第二导电盲孔413。
如图4K所示，图案化该第二介电层43上的第三金属层43a，以构成第一线路层44，并外露部分该第二介电层43，且该第一线路层44还电性连接该第三线路层41b。
此外，图案化该第一介电层41上的第一金属层40a，以构成第二线路层45，并外露部分该第一介电层41。
如图4L所示，在该第二介电层43与该第一线路层44上形成第一绝缘保护层46，并形成有多个外露部分该第一线路层44的第一绝缘保护层开孔461，另外，在该第一介电层41与该第二线路层45上形成第二绝缘保护层47，并形成有多个外露部分该第二线路层45的第二绝缘保护层开孔471。
如图4M所示，在外露的该第一线路层44上形成第一表面处理层48，另在外露的该第二线路层45上再形成第二表面处理层49。
第四实施例
如图5A至图5M所示者，为本发明的电子组件封装的制法的第四实施例的剖面示意图。
如图5A所示，提供一承载板50，其包括层叠的基材501与基材介电层502，该基材501的相对两表面可具有金属层（未图标）。
如图5B所示，在该基材介电层502上形成第一金属层50a。
如图5C所示，在该第一金属层50a上形成第一介电层51，并在该第一介电层51上形成第二金属层51a。
如图5D所示，形成至少一贯穿该第一介电层51与该第二金属层51a的开口511，以外露部分该第一金属层50a，另外，形成该开口511的方式可为激光烧灼，但不以此为限。
如图5E所示，在该开口511中设置至少一电子组件52，且该电子组件52设于该第一金属层50a上。
如图5F所示，移除该第二金属层51a，而移除该第二金属层51a的方式可为蚀刻，但不以此为限，并外露该第一介电层51的顶面。
如图5G所示，在该第一介电层51与电子组件52上形成第二介电层53，再在该第二介电层53上形成第三金属层53a。
如图5H所示，移除该承载板50。
如图5I所示，形成多个贯穿该第二介电层53与该第三金属层53a的盲孔530，且外露该电子组件52的顶面，此外，形成该盲孔530的方式可为激光烧灼，但不以此为限。
此外，形成多个贯穿该第一介电层51、第二介电层53、第二金属层51a与第三金属层53a的通孔531。
如图5J所示，在该电子组件52的顶面及该盲孔530中与该通孔531的侧壁形成金属材料，以在该第二介电层53上与所述盲孔530中形成电性连接该电子组件52的导电盲孔532，并在该第一介电层51与该第二介电层53上及该通孔531中形成导电通孔533。
如图5K所示，图案化该第二介电层53上的第三金属层53a，以构成第一线路层54，并外露部分该第二介电层53。
如图5L所示，在该第二介电层53与该第一线路层54上形成第一绝缘保护层56，并形成多个外露部分该第一线路层54的第一绝缘保护层开孔561，另外，在该第一介电层51与该第二线路层55上形成第二绝缘保护层57，并形成多个外露部分该第二线路层55的第二绝缘保护层开孔571。
如图5M所示，在外露的该第一线路层54上形成第一表面处理层58，另在外露的该第二线路层55上再形成第二表面处理层59。
另外，本发明的电子组件封装的电子组件的不同实施例的示意图如图6A与图6B所示，第一种实施例如图6A所示的积层陶瓷电容器（MLCC）60，且该积层陶瓷电容器60的侧壁上具有电极垫601；第二种实施例如图6B所示的芯片61，且该芯片61的表面上具有多个电极垫611。
综上所述，由于本发明的电子组件封装的制法可形成具有双层线路或奇数层线路的设置有电子组件的电子组件封装，因此本发明的整体电子组件封装的厚度较薄，且本发明的制程较具有弹性，此外，本发明的制法也较为简单，进而能降低生产成本。
上述这些实施例仅例示性说明本发明的功效，而非用于限制本发明，任何本领域的技术人员均可在不违背本发明的精神及范畴下，对上述该等实施例进行修饰与改变。此外，在上述该等实施例中的组件的数量仅为例示性说明，亦非用于限制本发明。因此本发明的权利保护范围，应如权利要求书所列。

Claims (13)

1.一种电子组件封装的制法，其包括：
提供一承载板，其一表面上形成有第一金属层；
在该第一金属层上形成第一介电层；
在该第一介电层上形成第二金属层，并图案化该第二金属层，以露出该第一介电层；
在该第一介电层中形成有至少一贯穿该第一介电层的开口，以外露部分该第一金属层；
在该开口中设置至少一电子组件；
在该第一介电层上与该电子组件上形成第二介电层；
在该第二介电层中形成有多个贯穿该第二介电层且外露该电子组件的盲孔；
在该第二介电层上与所述盲孔中形成电性连接该电子组件的线路层；以及
移除该承载板。
2.根据权利要求1所述的电子组件封装的制法，其特征在于，还包括在设置该电子组件后，移除该第二金属层。
3.根据权利要求1所述的电子组件封装的制法，其特征在于，在形成该第二介电层后，还包括在该第二介电层上形成第三金属层，该盲孔还贯穿该第三金属层，并在该盲孔中形成金属材料且图案化该第三金属层，以构成该线路层。
4.根据权利要求1所述的电子组件封装的制法，其特征在于，在形成该第一介电层之前，还包括在该第一金属层上形成多个电性连接垫，并在该第一金属层与电性连接垫上形成该第一介电层。
5.根据权利要求4所述的电子组件封装的制法，其特征在于，该电子组件设于该电性连接垫上。
6.根据权利要求1所述的电子组件封装的制法，其特征在于，形成该盲孔还包括形成多个贯穿该第一介电层与该第二介电层且对应该电性连接垫的通孔，且该线路层还形成于该通孔中。
7.一种电子组件封装的制法，其包括：
提供一承载板，其一表面上形成有第一金属层；
在该第一金属层上形成第一介电层；
在该第一介电层上形成第二金属层，并图案化该第二金属层，以露出该第一介电层；
在该第一介电层中形成有至少一贯穿该第一介电层的开口，以外露部分该第一金属层；
在该开口中设置至少一电子组件；
在该第一介电层与该电子组件上形成第二介电层；
移除该承载板；
在该第二介电层中形成多个贯穿该第二介电层且外露该电子组件的第一盲孔；以及
在该第二介电层上与所述第一盲孔中形成电性连接该电子组件的第一线路层，并图案化该第一金属层以构成第二线路层。
8.根据权利要求7所述的电子组件封装的制法，其特征在于，还包括在设置该电子组件后，移除该第二金属层。
9.根据权利要求7所述的电子组件封装的制法，其特征在于，图案化后的该第二金属层是形成第三线路层，且该第二介电层还形成于该第三线路层上。
10.根据权利要求9所述的电子组件封装的制法，其特征在于，该第一盲孔还外露部分该第三线路层，且该第一线路层还电性连接该第三线路层。
11.根据权利要求7所述的电子组件封装的制法，其特征在于，在形成该第二介电层后，还包括在该第二介电层上形成第三金属层，该第一盲孔还贯穿该第三金属层，并在该第一盲孔中形成金属材料且图案化该第三金属层，以构成该第一线路层。
12.根据权利要求7所述的电子组件封装的制法，其特征在于，该制法还包括形成贯穿该第一介电层与第二介电层且电性连接该第一线路层与第二线路层的导电通孔。
13.根据权利要求9所述的电子组件封装的制法，在移除该承载板之后，还形成多个贯穿该第一介电层与第一金属层且外露该第三线路层的第二盲孔，且该第二线路层还形成于该第二盲孔中。
CN201210585109.7A 2012-12-28 2012-12-28 电子组件封装的制法 Active CN103903990B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201210585109.7A CN103903990B (zh) 2012-12-28 2012-12-28 电子组件封装的制法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201210585109.7A CN103903990B (zh) 2012-12-28 2012-12-28 电子组件封装的制法

Publications (2)

Publication Number Publication Date
CN103903990A true CN103903990A (zh) 2014-07-02
CN103903990B CN103903990B (zh) 2016-12-28

Family

ID=50995256

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201210585109.7A Active CN103903990B (zh) 2012-12-28 2012-12-28 电子组件封装的制法

Country Status (1)

Country Link
CN (1) CN103903990B (zh)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106229309A (zh) * 2016-07-20 2016-12-14 日月光半导体(上海)有限公司 封装基板及其制造方法
CN111261526A (zh) * 2020-01-19 2020-06-09 华为技术有限公司 封装结构及其制备方法
TWI787805B (zh) * 2021-05-04 2022-12-21 矽品精密工業股份有限公司 電子模組及其製法與電子封裝件

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW200922433A (en) * 2007-11-15 2009-05-16 Bridge Semiconductor Corp Manufacturing method of copper-core multilayer package substrate
US20090314650A1 (en) * 2008-06-19 2009-12-24 Subtron Technology Co. Ltd. Process of package substrate
TW201001659A (en) * 2008-06-17 2010-01-01 Phoenix Prec Technology Corp Package substrate having semiconductor component embedded therein and fabrication method thereof
US20110154664A1 (en) * 2005-12-20 2011-06-30 Unimicron Technology Corp. Structure of circuit board and method for fabricating the same
TW201246500A (en) * 2010-12-02 2012-11-16 Tessera Inc Stacked microelectronic assembly having interposer connecting active chips

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20110154664A1 (en) * 2005-12-20 2011-06-30 Unimicron Technology Corp. Structure of circuit board and method for fabricating the same
TW200922433A (en) * 2007-11-15 2009-05-16 Bridge Semiconductor Corp Manufacturing method of copper-core multilayer package substrate
TW201001659A (en) * 2008-06-17 2010-01-01 Phoenix Prec Technology Corp Package substrate having semiconductor component embedded therein and fabrication method thereof
US20090314650A1 (en) * 2008-06-19 2009-12-24 Subtron Technology Co. Ltd. Process of package substrate
TW201246500A (en) * 2010-12-02 2012-11-16 Tessera Inc Stacked microelectronic assembly having interposer connecting active chips

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN106229309A (zh) * 2016-07-20 2016-12-14 日月光半导体(上海)有限公司 封装基板及其制造方法
CN106229309B (zh) * 2016-07-20 2019-05-07 日月光半导体(上海)有限公司 封装基板及其制造方法
CN111261526A (zh) * 2020-01-19 2020-06-09 华为技术有限公司 封装结构及其制备方法
TWI787805B (zh) * 2021-05-04 2022-12-21 矽品精密工業股份有限公司 電子模組及其製法與電子封裝件

Also Published As

Publication number Publication date
CN103903990B (zh) 2016-12-28

Similar Documents

Publication Publication Date Title
JP5637607B2 (ja) コイル部品
US8519270B2 (en) Circuit board and manufacturing method thereof
US20080180878A1 (en) Package structure with embedded capacitor, fabricating process thereof and applications of the same
CN105321888B (zh) 封装结构及其制法
CN103165555A (zh) 层叠封装的封装结构及其制法
CN103094242A (zh) 嵌埋电容组件的封装基板及其制法
US9730328B2 (en) Printed circuit board with embedded component and method for manufacturing same
US20140353014A1 (en) Combined circuit board and method of manufacturing the same
US20070287281A1 (en) Circuit carrier and manufacturing process thereof
CN104517922B (zh) 层叠式封装结构及其制法
CN103141164A (zh) 元器件内置基板及其制造方法
CN103458628A (zh) 多层电路板及其制作方法
CN103456703A (zh) 半导体封装件及其制法
JP2012028730A (ja) 多層回路基板及び多層回路基板の製造方法
CN105514053B (zh) 半导体封装件及其制法
CN104604345A (zh) 布线板及布线板的制造方法
CN105489565A (zh) 嵌埋元件的封装结构及其制法
CN103903990A (zh) 电子组件封装的制法
CN103579173A (zh) 半导体封装件及其制法
JP5559717B2 (ja) 電子部品の製造方法
TWI678952B (zh) 線路板結構及其製作方法
CN103219306A (zh) 嵌埋有电子组件的封装结构及其制法
JP6819603B2 (ja) 多層セラミック基板およびその製造方法
CN104681532A (zh) 半导体封装件及其制法
CN105789161A (zh) 封装结构及其制法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant