CN106229309A - 封装基板及其制造方法 - Google Patents

封装基板及其制造方法 Download PDF

Info

Publication number
CN106229309A
CN106229309A CN201610574378.1A CN201610574378A CN106229309A CN 106229309 A CN106229309 A CN 106229309A CN 201610574378 A CN201610574378 A CN 201610574378A CN 106229309 A CN106229309 A CN 106229309A
Authority
CN
China
Prior art keywords
packaging
dielectric layer
base plate
line layer
layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN201610574378.1A
Other languages
English (en)
Other versions
CN106229309B (zh
Inventor
石哲
曹兴昌
胡珍
左盛
刘玉佩
李鑫
赵冬冬
郭桂冠
罗光淋
林孟辉
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Riyuexin Semiconductor Suzhou Co Ltd
ASE Shanghai Inc
Original Assignee
SUZHOU RIYUEXIN SEMICONDUCTOR CO Ltd
Advanced Semiconductor Engineering Shanghai Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by SUZHOU RIYUEXIN SEMICONDUCTOR CO Ltd, Advanced Semiconductor Engineering Shanghai Inc filed Critical SUZHOU RIYUEXIN SEMICONDUCTOR CO Ltd
Priority to CN201610574378.1A priority Critical patent/CN106229309B/zh
Publication of CN106229309A publication Critical patent/CN106229309A/zh
Application granted granted Critical
Publication of CN106229309B publication Critical patent/CN106229309B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49822—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/48—Manufacture or treatment of parts, e.g. containers, prior to assembly of the devices, using processes not provided for in a single one of the subgroups H01L21/06 - H01L21/326
    • H01L21/4814—Conductive parts
    • H01L21/4846—Leads on or in insulating or insulated substrates, e.g. metallisation
    • H01L21/4857—Multilayer substrates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/498—Leads, i.e. metallisations or lead-frames on insulating substrates, e.g. chip carriers
    • H01L23/49811—Additional leads joined to the metallisation on the insulating substrate, e.g. pins, bumps, wires, flat leads
    • H01L23/49816—Spherical bumps on the substrate for external connection, e.g. ball grid arrays [BGA]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)

Abstract

本发明是关于封装基板及其制造方法。本发明一实施例提供一封装基板，其包含支撑载板和薄型基板。支撑载板包含载体及具有相对的第一表面和第二表面的金属介层；第一表面与载体接触；薄型基板包含第一线路层，压合于第一线路层并与金属介层的第二表面接触的第一介电层，形成于第一介电层上相对于第一线路层另一侧的第二线路层；及嵌埋于第一介电层且具有相对的第一端和第二端的第一导通孔；第一端与第一线路层电连接，第二端与第二线路层电连接；支撑载板被部分移除形成开口后暴露第一线路层，未被移除的部分保持在薄型基板的周边区域上。本发明实施例提供的封装基板，能够有效防止薄型基板翘曲，提高封装基板的品质。

Description

封装基板及其制造方法
技术领域
本发明涉及半导体封装领域，特别涉及封装基板及制造封装基板的方法。
背景技术
在半导体封装基板的制造工艺中，由于封装基板一般由树脂、金属等热膨胀系数(以下简称CTE)不同的材料组成，因此，封装基板在经过加热工序处理后，其中的金属、树脂等材料会产生不同程度的膨胀，进而产生不均衡的内应力。当制造的封装基板的厚度小于100μm时，容易因上述原因导致封装基板翘曲，并且封装基板的厚度越薄，其经过加热工序处理后产生翘曲的现象越明显。
因而，现有的该类封装基板及制造封装基板的方法亟需改进，以有效避免翘曲的产生。
发明内容
本发明的目的之一在于提供一封装基板，其可有效避免翘曲的产生。
根据本发明的一实施例，一封装基板，其包含支撑载板。该支撑载板包含：载体；及金属介层，其具有相对的第一表面和第二表面；该第一表面与载体接触；该封装基板还包含薄型基板。该薄型基板包含：第一线路层；第一介电层，其压合于该第一线路层，并与金属介层的第二表面接触；第二线路层，其形成于该第一介电层上，与第一线路层分设第一介电层的两侧；及第一导通孔，其嵌埋于该第一介电层；该第一导通孔具有相对的第一端和第二端；该第一端与第一线路层电连接，该第二端与第二线路层电连接；其中，支撑载板能够被部分移除形成开口，该开口暴露第一线路层；支撑载板上未被移除的部分保持在薄型基板的周边区域上。
在本发明的另一实施例中，该载体为FR-4材料或金属材料。该金属介层为可通过蚀刻方式移除的材料，该可通过蚀刻方式移除的材料包括金属复合材料、不锈钢、铜、钛、镍、铁或合金。该金属介层的厚度优选为10-30μm，更优选为20μm。该支撑载板的厚度优选为180-300μm，更优选为240μm。该薄型基板还包含：第二介电层，其压合于第二线路层；第三线路层，其形成于该第二介电层上，与第二线路层分设第二介电层的两侧；第二导通孔，其嵌埋于第二介电层；该第二导通孔具有相对的第三端和第四端；该第三端与第二线路层电连接，该第四端与第三线路层电连接。该薄型基板的厚度小于100μm。
根据本发明的另一实施例还提供了一制造封装基板的方法，其包含如下步骤：形成支撑载板。该形成支撑载板的步骤包含：提供一载体，在该载体上形成金属介层；该金属介层具有相对的第一表面和第二表面，该第一表面与载体接触。该制造封装基板的方法还包含如下步骤：在金属介层的第二表面上形成薄型基板。该在金属介层的第二表面上形成薄型基板的步骤包含：在金属介层的第二表面上形成第一线路层；将第一介电层压合于该第一线路层；在第一介电层中形成第一导通孔，使该第一导通孔嵌埋于第一介电层，第一导通孔具有相对的第一端和第二端，该第一端与第一线路层电连接；第一导通孔的孔径自第一端向第二端递增；在第一介电层上形成第二线路层，使该第二线路层与所述第一导通孔的第二端电连接。该制造封装基板的方法还包含如下步骤：移除支撑载板的部分区域以形成开口，该开口暴露第一线路层，该支撑载板上未被移除的部分保持在薄型基板的周边区域上。
在本发明的另一实施例中，该载体为FR-4材料或金属材料。采用压合、电镀或溅镀工艺在该载体上形成金属介层。移除支撑载板的部分区域的步骤包括：首先采用镭射或蚀刻工艺移除载体的部分区域以使金属介层暴露，接着采用蚀刻工艺移除金属介层以使第一线路层暴露。在金属介层的第二表面上形成薄型基板的步骤还包含：将第二介电层压合于第二线路层；在该第二介电层中形成第二导通孔，使该第二导通孔嵌埋于第二介电层，第二导通孔具有相对的第三端和第四端，该第三端与该第二线路层电连接；第二导通孔的孔径自第三端向第四端递增；在第二介电层上形成第三线路层，使该第三线路层与第四端电连接。该薄型基板的厚度小于100μm。该第一介电层及第二介电层为半固化片。在第一介电层上形成第一导通孔的步骤包含：首先采用激光钻孔或机械钻孔的方式在第一介电层上形成第一通孔，接着采用电镀或丝网印刷的方式使导电材料形成于该第一通孔内以形成第一导通孔；在第二介电层上形成第二导通孔的步骤包含：首先采用激光钻孔或机械钻孔的方式在第二介电层上形成第二通孔，接着采用电镀或丝网印刷的方式使导电材料形成于该第二通孔内以形成第二导通孔。
本发明实施例提供的封装基板及制造封装基板的方法，通过支撑载板为薄型基板提供支撑，有效防止薄型基板产生翘曲变形，进而提高封装基板的品质及良品率。
附图说明
图1a所示是根据本发明一实施例的封装基板的纵向截面示意图
图1b所示是图1中的支撑载板被部分移除后的纵向截面示意图
图2所示是根据本发明一实施例的封装基板的纵向截面示意图
图3a-3f是根据本发明一实施例制造封装基板的过程的示例性示意图
图4a所示是在图1b中的封装基板上进行Flip Chip封装工艺的过程的示例性示意图
图4b所示是采用图4a中的Flip Chip封装工艺制得的封装体的纵向截面示意图。
图5所示是在图1b中的封装基板上进行Wire Bond封装后制得的封装体的纵向截面示意图
具体实施方式
为更好的理解本发明的精神，以下结合本发明的部分优选实施例对其作进一步说明。
图1a所示是根据本发明一实施例的封装基板100的纵向截面示意图。图1b所示是图1中的支撑载板10被部分移除后的纵向截面示意图。
如图1a所示，封装基板100包含支撑载板10。支撑载板10包含：载体11；及金属介层12，其具有相对的第一表面13和第二表面14；第一表面13与载体11接触。封装基板100还包含薄型基板20，薄型基板20的厚度小于100μm。薄型基板20包含：第一线路层21；第一介电层22，其压合于第一线路层21，并与金属介层12的第二表面14接触，第一介电层22为半固化片；第二线路层23，其形成于第一介电层22上，与第一线路层21分设第一介电层22的两侧；及第一导通孔24，其嵌埋于第一介电层22；第一导通孔24具有相对的第一端241和第二端242；第一端241与第一线路层21电连接，第二端242与第二线路层23电连接，从而经配置以将第一线路层21和第二线路层23电连接。第一导通孔24的孔径自第一端241向第二端242递增。如图1b所示，支撑载板10能够被部分移除形成开口30，开口30暴露第一线路层21。支撑载板10上未被移除的部分40保持在薄型基板20的周边区域上。
通过支撑载板10为薄型基板20提供支撑，可有效避免薄型基板因外界因素(如受热等)产生翘曲，尤其可有效避免厚度为30-80μm的薄型基板产生翘曲。金属介层12的设置可增强支撑载板10与薄型基板20的结合力，避免支撑载板10与薄型基板20脱离，从而确保支撑载板10对薄型基板20的有效支撑。
支撑载板10的厚度为180-300μm，进一步优选为240μm。在其它实施例中，支撑载板10的厚度可根据支撑力需求、薄型基板20的厚度、产品成本等实际因素进行调整，并不限于上述的180-300μm或240μm。金属介层12的厚度为10-30μm，进一步优选为20μm。在其他实施例中，金属介层12的厚度可根据结合力需求，产品成本等实际因素进行调整，并不限于上述10-30μm或20μm。
载体11为FR-4材料或金属材料。其中，金属材料与金属介层12的材料可为相同或不同，均可选自但不限于金属复合材料、不锈钢、铜、钛、镍、铁、合金等可通过蚀刻方式移除的材料。根据本发明的一个较佳实施例，当载体11为金属材料时，金属介层12选用钛金属，可进一步增强载板11与金属介层12、金属介层12与薄型基板20的结合力。FR-4材料包括环氧树脂和无机填料，无机填料选自但不限于玻璃纤维。在其他实施例中，无机填料除了包括玻璃纤维之外，还可包括二氧化钛和碳酸钙中的一者或两者。FR-4材料中的无机填料可用于提高载体11的强度，提高其对薄型基板20的支撑效果。
当载体11为FR-4材料时，可采用镭射方式移除载体11，金属介层12的厚度控制在10-30μm的范围内，进一步优选20μm，可有效避免镭射光穿透金属介层12而损害到第一线路层21。在其他实施例中，金属介层12的厚度可根据载体11的厚度、镭射光的能量等实际因素进行调整，并不限于上述的10-30μm或20μm。
图2所示是根据本发明一实施例的封装基板200的纵向截面示意图。
如图2所示，封装基板200与封装基板100的区别在于，封装基板200的薄型基板20还包含：第二介电层25，其压合于第二线路层23，第二介电层25为半固化片；第三线路层26，其形成于第二介电层25上；第二导通孔27，其嵌埋于第二介电层25；第二导通孔27具有相对的第三端271和第四端272；第三端271与第二线路层23电连接，第四端272与第三线路层26电连接，从而经配置以将第二线路层23和第三线路层26电连接。第二导通孔27的孔径自第三端271向第四端272递增。
图3a-3f是根据本发明一实施例制造封装基板100的过程的示例性示意图，该封装基板100可以是图1b中的封装基板100。
制造封装基板的方法包含如下步骤：
形成支撑载板10，其包含：
如图3a所示，提供一载体11，载体为FR-4材料或金属材料。采用压合、电镀或溅镀工艺在载体11上形成金属介层12。金属介层12具有相对的第一表面13和第二表面14，第一表面13与载体11接触。在金属介层12的第二表面14上形成薄型基板20，其包含：
如图3b所示，在金属介层12的第二表面14上形成第一线路层21。如本领域技术人员所熟知的，第一线路板21可以通过在第二表面14上铺设铜箔并对铜箔进行压干膜、曝光显影、蚀刻、褪膜等一系列处理，或通过在第二表面14压干膜、曝光显影、电镀沉积、褪膜等一系列处理来形成，此处不再一一赘述。
如图3c所示，将第一介电层22压合于第一线路层21上，使其覆盖第一线路层21。第一介电层22为半固化片。根据本发明一实施态样，该半固化片为具有玻璃纤维及含浸环氧树脂并干燥硬化后所制成的B阶化胶片(B-stage prepreg)，其利用其在高温高压中的再熔胶以及流胶特性，压合在第一线路层21上，接着再次加热固化即可得到第一介电层22。在第一介电层22上铺设铜箔50，并采用机械钻孔或激光钻孔的方式自铜箔50一侧进行钻孔，以在第一介电层22中形成第一通孔61，第一通孔61的上端与第一线路层21对应。采用机械钻孔或激光钻孔方式形成的第一通孔61的孔径自第一线路层21一侧向铜箔50一侧递增。
接着，如图3d所示，采用化学沉积铜及电镀等一系列处理或采用丝网印刷工艺使导电金属形成于第一通孔61内，以形成第一导通孔24。第一导通孔24嵌埋于第一介电层22，且具有相对的第一端241和第二端242，其中第一端241与第一线路层21电连接。第一导通孔24的孔径自第一端241向第二端242递增。第一导通孔24经配置以将第一线路层21导通至铜箔50。电镀以形成第一导通孔24会增加铜箔50的厚度，相应的会增加其上后续形成的第二线路层23的厚度。优点是可部分增加薄型基板的刚性。也可在后续蚀刻形成第二线路层23时将铜箔50上电镀沉积的金属材料蚀刻去除。
如图3e所示，对铜箔50进行压干膜、曝光显影、蚀刻、褪膜等一系列处理，从而在第一介电层22上形成第二线路层23，第二线路层23与第二端242电连接，第一导通孔24经配置以将第一线路层21导通至第二线路层23。上述在支撑载板10上形成薄型基板20的过程中，支撑载板10起到了支撑作用，有效避免制程中薄型基板20发生翘曲。支撑载板10采用载体11和金属介层12两层结构，其中载体11可确保对薄型基板的支撑强度，金属介层12可提高支撑载板10与薄型基板20的结合力，避免二者脱离。
在其他实施例中，还可重复上述步骤，以形成还具有第二介电层25、第三线路层26及第二导通孔27的薄型基板10，其中，选用半固化片用作第二介电层25，并压合于第二线路层23，第三线路层26形成于第二介电层25上，与第二线路层23分设在第二介电层25的两侧，第二导通孔27嵌埋于第二介电层25且具有相对的第三端271和第四端272，第三端271与第二线路层23电连接，第四端272与第三线路层26电连接，从而经配置以将第二线路层23导通至第三线路层26，第二导通孔27的孔径自第三端271向第四端272递增(如图2所示)，此处不再一一赘述。
及
移除支撑载板10的部分区域，其包含：
当载体11为金属材料时，可采用压干膜、曝光显影、电镀沉积、褪膜等一系列处理来蚀刻移除载板11及金属介层12以形成开口30，使第一线路层21暴露(如图1b所示)。支撑载板10上未被移除的部分40保持在薄型基板20的周边区域上，以在后续处理工艺中为薄型基板20提供支撑，避免薄型基板翘曲。
当载体11为FR-4材料时，如图3f所示，首先采用镭射工艺移除部分载体11以使金属介层12暴露，接着采用蚀刻工艺移除暴露的金属介层12以形成开口30使第一线路层21暴露，支撑载板10上未被移除的部分40保持在薄型基板20的周边区域上，以在后续处理工艺中为薄型基板20提供支撑，避免薄型基板翘曲(如图1b所示)。
在移除金属介层12的工序中，一般会通过增大蚀刻量而确保金属介层12被完全移除，以避免金属介层12残留与第一线路层21连接发生短路，但这样势必会造成第一线路层21的厚度减薄，因此根据本发明一实施态样，可以通过在第一线路层21上增设N i/Au层74(如图4a所示)来补偿第一线路层21因厚度减薄而损失的导电性能，从而确保第一线路层21与半导体芯片71之间具有更高的电连接性。
图4a所示是在图1b中的封装基板100上进行Flip Chip封装工艺的过程的示例性示意图。图4b所示是采用图4a中的Flip Chip封装工艺制得的封装体70的纵向截面示意图。
如图4a所示，半导体芯片71在封装基板100的开口30内，通过焊料隆起72和金属柱73连接到位于第一线路层21上表面的Ni/Au层74。在半导体芯片71安装在薄型基板20上之后，设置塑封壳体75以遮蔽半导体芯片71。设置焊球76与第二线路层23连接，以用于外部的电气连接。上述过程中，保持在薄型基板20的周边区域上的支撑载板10未被移除的部分40对薄型基板20起到了支撑作用，有效避免制程中薄型基板20发生翘曲。支撑载板10采用载体11和金属介层12两层结构，其中载体11可确保对薄型基板20的支撑强度，金属介层12可提高支撑载板10与薄型基板20的结合力，避免二者脱离。
沿图4a中的分离线X-X和Y-Y进行切割，以去除保持在薄型基板20的周边区域上的支撑载板的部分40，即可形成如图4b所示的封装体70。
图5所示是在图1b中的封装基板100上进行Wire Bond封装后制得的封装体80的纵向截面示意图。
如图5所示，采用引线81替代焊料隆起72和金属柱73来连接半导体芯片71和Ni/Au层74，以制得封装体80，支撑载板10在该封装工艺中的效果与其在Flip Chip封装工艺中的效果相同，此处不再一一赘述。
本发明实施例提供的封装基板及制造封装基板的方法，通过支撑载板10为薄型基板20提供支撑，有效防止薄型基板20产生翘曲变形，进而提高封装基板的品质及良品率。
本发明的技术内容及技术特点已揭示如上，然而熟悉本领域的技术人员仍可能基于本发明的教示及揭示而作种种不背离本发明精神的替换及修饰。因此，本发明的保护范围应不限于实施例所揭示的内容，而应包括各种不背离本发明的替换及修饰，并为本专利申请权利要求书所涵盖。

Claims (17)

1.一种封装基板，其包含：
支撑载板，所述支撑载板包含：
载体；及
金属介层，其具有相对的第一表面和第二表面；所述第一表面与所述载体接触；
及
薄型基板，所述薄型基板包含：
第一线路层；
第一介电层，其压合于所述第一线路层，并与所述金属介层的第二表面接触；
第二线路层，其形成于所述第一介电层上，与所述第一线路层分设所述第一介电层的两侧；及
第一导通孔，其嵌埋于所述第一介电层；所述第一导通孔具有相对的第一端和第二端；所述第一端与所述第一线路层电连接，所述第二端与所述第二线路层电连接；
其中，所述支撑载板能够被部分移除形成开口，所述开口暴露所述第一线路层；所述支撑载板上未被移除的部分保持在所述薄型基板的周边区域上。
2.如权利要求1所述的封装基板，其特征在于所述载体为FR-4材料或金属材料。
3.如权利要求1所述的封装基板，其特征在于所述金属介层为可通过蚀刻方式移除的材料，所述可通过蚀刻方式移除的材料包括金属复合材料、不锈钢、铜、钛、镍、铁或合金。
4.如权利要求1所述的封装基板，其特征在于所述金属介层的厚度为10-30μm。
5.如权利要求4所述的封装基板，其特征在于所述金属介层的厚度为20μm。
6.如权利要求1所述的封装基板，其特征在于所述支撑载板的厚度为180-300μm。
7.如权利要求6所述的封装基板，其特征在于所述支撑载板的厚度为240μm。
8.如权利要求1所述的封装基板，其特征在于所述薄型基板还包含：
第二介电层，其压合于所述第二线路层；
第三线路层，其形成于所述第二介电层上，与所述第二线路层分设所述第二介电层的两侧；
第二导通孔，其嵌埋于所述第二介电层；所述第二导通孔具有相对的第三端和第四端；所述第三端与所述第二线路层电连接，所述第四端与所述第三线路层电连接。
9.如权利要求1或8所述的封装基板，其特征在于所述薄型基板的厚度小于100μm。
10.一种制造封装基板的方法，其包含如下步骤：
形成支撑载板，其包含：
提供一载体，在所述载体上形成金属介层；所述金属介层具有相对的第一表面和第二表面，所述第一表面与所述载体接触；
在所述金属介层的第二表面上形成薄型基板，其包含：
在所述金属介层的第二表面上形成第一线路层；
将第一介电层压合于所述第一线路层；
在所述第一介电层中形成第一导通孔，使所述第一导通孔嵌埋于所述第一介电层，所述第一导通孔具有相对的第一端和第二端，所述第一端与所述第一线路层电连接；所述第一导通孔的孔径自所述第一端向所述第二端递增；
在所述第一介电层上形成第二线路层，使所述第二线路层与所述第一导通孔的第二端电连接；及
移除所述支撑载板的部分区域以形成开口，所述开口暴露所述第一线路层，所述支撑载板上未被移除的部分保持在所述薄型基板的周边区域上。
11.如权利要求10所述的制造封装基板的方法，其特征在于所述载体为FR-4材料或金属材料。
12.如权利要求10所述的制造封装基板的方法，其特征在于采用压合、电镀或溅镀工艺在所述载体上形成所述金属介层。
13.如权利要求10所述的制造封装基板的方法，其特征在于移除所述支撑载板的部分区域的步骤包括：首先采用镭射或蚀刻工艺移除所述载体的部分区域以使所述金属介层暴露，接着采用蚀刻工艺移除所述金属介层以使所述第一线路层暴露。
14.如权利要求10所述的封装基板，其特征在于，在所述金属介层的第二表面上形成薄型基板的步骤还包含：
将第二介电层压合于所述第二线路层；
在所述第二介电层中形成第二导通孔，使所述第二导通孔嵌埋于所述第二介电层，所述第二导通孔具有相对的第三端和第四端，所述第三端与所述第二线路层电连接；所述第二导通孔的孔径自所述第三端向所述第四端递增；
在所述第二介电层上形成第三线路层，使所述第三线路层与所述第二导通孔的第四端电连接。
15.如权利要求10或14所述的封装基板，其特征在于；所述薄型基板的厚度小于100μm。
16.如权利要求10或14所述的封装基板，其特征在于所述第一介电层及所述第二介电层为半固化片。
17.如权利要求10或14所述的制造封装基板的方法，其特征在于在所述第一介电层上形成所述第一导通孔的步骤包含：首先采用激光钻孔或机械钻孔的方式在所述第一介电层上形成第一通孔，接着采用电镀或丝网印刷的方式使导电材料形成于所述第一通孔内以形成所述第一导通孔；在所述第二介电层上形成所述第二导通孔的步骤包含：首先采用激光钻孔或机械钻孔的方式在所述第二介电层上形成第二通孔，接着采用电镀或丝网印刷的方式使导电材料形成于所述第二通孔内以形成所述第二导通孔。
CN201610574378.1A 2016-07-20 2016-07-20 封装基板及其制造方法 Active CN106229309B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201610574378.1A CN106229309B (zh) 2016-07-20 2016-07-20 封装基板及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201610574378.1A CN106229309B (zh) 2016-07-20 2016-07-20 封装基板及其制造方法

Publications (2)

Publication Number Publication Date
CN106229309A true CN106229309A (zh) 2016-12-14
CN106229309B CN106229309B (zh) 2019-05-07

Family

ID=57531634

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201610574378.1A Active CN106229309B (zh) 2016-07-20 2016-07-20 封装基板及其制造方法

Country Status (1)

Country Link
CN (1) CN106229309B (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109148357A (zh) * 2017-06-28 2019-01-04 中华精测科技股份有限公司 测试接口板组件及其制造方法
CN110783185A (zh) * 2018-07-31 2020-02-11 株式会社迪思科 芯片制造方法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903680A (zh) * 2011-07-27 2013-01-30 矽品精密工业股份有限公司 半导体封装件及其制法
CN103579173A (zh) * 2012-08-10 2014-02-12 矽品精密工业股份有限公司 半导体封装件及其制法
CN103681518A (zh) * 2012-09-12 2014-03-26 景硕科技股份有限公司 芯片及载板的封装结构
CN103903990A (zh) * 2012-12-28 2014-07-02 欣兴电子股份有限公司 电子组件封装的制法
CN105448856A (zh) * 2014-09-01 2016-03-30 宏启胜精密电子(秦皇岛)有限公司 芯片封装结构、制作方法及芯片封装基板
CN205944063U (zh) * 2016-07-20 2017-02-08 日月光半导体(上海)有限公司 封装基板

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102903680A (zh) * 2011-07-27 2013-01-30 矽品精密工业股份有限公司 半导体封装件及其制法
CN103579173A (zh) * 2012-08-10 2014-02-12 矽品精密工业股份有限公司 半导体封装件及其制法
CN103681518A (zh) * 2012-09-12 2014-03-26 景硕科技股份有限公司 芯片及载板的封装结构
CN103903990A (zh) * 2012-12-28 2014-07-02 欣兴电子股份有限公司 电子组件封装的制法
CN105448856A (zh) * 2014-09-01 2016-03-30 宏启胜精密电子(秦皇岛)有限公司 芯片封装结构、制作方法及芯片封装基板
CN205944063U (zh) * 2016-07-20 2017-02-08 日月光半导体(上海)有限公司 封装基板

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN109148357A (zh) * 2017-06-28 2019-01-04 中华精测科技股份有限公司 测试接口板组件及其制造方法
CN109148357B (zh) * 2017-06-28 2021-12-17 台湾中华精测科技股份有限公司 测试接口板组件及其制造方法
CN110783185A (zh) * 2018-07-31 2020-02-11 株式会社迪思科 芯片制造方法
CN110783185B (zh) * 2018-07-31 2023-10-10 株式会社迪思科 芯片制造方法

Also Published As

Publication number Publication date
CN106229309B (zh) 2019-05-07

Similar Documents

Publication Publication Date Title
US9942985B2 (en) Printed circuit board and method of fabricating the same
US9165790B2 (en) Packaging substrate, method for manufacturing same, and chip packaging body having same
CN103117264A (zh) 布线基板及其制造方法
KR102186148B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
TWI458402B (zh) 封裝基板及其製作方法、封裝結構及晶片封裝體製作方法
CN101120445A (zh) 芯片内置基板和芯片内置基板的制造方法
CN106463468B (zh) 薄膜电容器制造方法、集成电路安装基板及配备有该基板的半导体装置
KR102194718B1 (ko) 임베디드 기판 및 임베디드 기판의 제조 방법
CN104134643A (zh) 具有超细间距倒装芯片凸点的基板
CN100563407C (zh) 电路基板及其制造方法
JP2015026722A (ja) バンプ構造、配線基板及び半導体装置並びにバンプ構造の製造方法
US5914859A (en) Electronic component mounting base board and method of producing the same
TW201427509A (zh) 具有內埋元件的電路板及其製作方法
CN104465584B (zh) 基于有源埋入的微波射频基板结构及其制备方法
US20150364410A1 (en) Circuit board, manufacturing method therefor, and pillar-shaped terminal for circuit board
KR20160059125A (ko) 소자 내장형 인쇄회로기판 및 그 제조방법
US20090316329A1 (en) Chip component and method for producing the same and component built-in module and method for producing the same
US10229891B2 (en) Chip embedding package with solderable electric contact
CN106229309A (zh) 封装基板及其制造方法
JP5128180B2 (ja) チップ内蔵基板
KR20120019414A (ko) 배선기판 제조방법
CN105744747A (zh) 布线基板的制造方法
KR101300318B1 (ko) 인쇄회로기판 및 인쇄회로기판 제조 방법
CN205944063U (zh) 封装基板
CN106098643A (zh) 双向集成芯片重布线埋入式基板结构及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
CP01 Change in the name or title of a patent holder
CP01 Change in the name or title of a patent holder

Address after: 2300 Jinke Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai 201203

Patentee after: ASE (SHANGHAI) Inc.

Patentee after: Riyuexin semiconductor (Suzhou) Co., Ltd

Address before: 2300 Jinke Road, Zhangjiang High Tech Park, Pudong New Area, Shanghai 201203

Patentee before: ASE (SHANGHAI) Inc.

Patentee before: Suzhou Riyuexin Semiconductor Co., Ltd