CN103794576A - 一种封装结构及封装方法 - Google Patents
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Abstract
本发明公开了一种封装结构及封装方法,其中,该封装结构包括:基板;芯片,贴装在所述基板上;引线,用于将所述基板与所述芯片电连接;围坝结构层,放置在所述基板上,具有使所述芯片、所述引线以及与所述引线连接的焊盘暴露的空腔,且所述围坝结构层的高度高于所述引线的高度;以及保护层,形成在所述空腔内,用于覆盖所述芯片和所述引线。上述的封装结构及封装方法能够解决现有技术中模塑腔体设计难度大、模塑工艺复杂、造价高以及模塑材料量消耗大的问题。
Description
技术领域
本发明涉及半导体领域,尤其涉及一种封装结构及封装方法。
背景技术
传统的窄节距焊球阵列(FBGA)产品的封装流程如图1所示:S100,芯片贴装;S102,引线键合;S104,模塑、固化;S106,植球;S108,切割。其中步骤S104中模塑工艺是将模塑料在高温高压下注入模塑腔,模塑料覆盖整个基板上表面,经过聚合物的交联反应再经固化成形,起到保护引线提高器件可靠性的目的。图2示出了现有技术的封装结构的侧视图,图3示出了现有技术的封装结构的俯视图,其中,标号10表示基板,12表示芯片,14表示引线,16表示模塑料,18表示焊球阵列。但此工艺过程复杂耗时,模塑腔体的设计难度大、模塑工艺复杂、造价高,模塑材料量消耗大。
发明内容
本发明的目的是提供一种封装结构及封装方法,以解决现有技术中模塑腔体设计难度大、模塑工艺复杂、造价高以及模塑材料量消耗大的问题。
为了实现上述目的,本发明提供一种封装结构,其中,该封装结构包括:基板;芯片,贴装在所述基板上;引线,用于将所述基板与所述芯片电连接;围坝结构层,放置在所述基板上,具有使所述芯片、所述引线以及与所述引线连接的焊盘暴露的空腔,且所述围坝结构层的高度高于所述引线的高度;以及保护层,形成在所述空腔内,用于覆盖所述芯片和所述引线。
优选地,所述保护层由环氧塑封料形成。
优选地,所述围坝结构层由假基板形成。
本发明还提供了一种封装方法,其中,该方法包括:提供基板;在所述基板上贴装芯片;使用引线键合工艺通过引线将所述基板与所述芯片电连接;在所述基板上放置围坝结构层,所述围坝结构层具有使所述芯片、所述引线以及与所述引线连接的焊盘暴露的空腔,且所述围坝结构层的高度高于所述引线的高度;以及在所述空腔内形成保护层。
优选地,该方法还包括:在所述基板上放置所述围坝结构层之前,在所述围坝结构层的下表面涂敷表面涂料。
优选地,所述保护层由环氧塑封料形成。
优选地,在所述空腔内形成保护层包括:在所述空腔内填充所述环氧塑封料;对所述环氧塑封料执行固化工艺形成所述保护层。
优选地,通过点胶工艺或印刷工艺在所述空腔内填充所述环氧塑封料。
优选地,该方法还包括:去除所述围坝结构层。
优选地,所述围坝结构层由假基板形成。
通过上述技术方案,在器件封装过程中设置了具有使芯片、引线以及与引线连接的焊盘暴露的空腔的围坝结构层,由此保护层可以在围坝结构层空腔中形成以实现对芯片、引线以及与引线连接的焊盘的保护,避免了大型模塑设备的使用和复杂的模塑腔体的设计,简化了制作工艺,节约了制作成本。并且,由于保护层仅在围坝结构层的空腔内形成(即,不需要覆盖整个基板表面),所以形成保护层所需的时间较短,同时可以节省材料和减轻器件重量。此外,通过设置围坝结构层,还可以降低/控制器件的整体高度。
本发明的其他特征和优点将在随后的具体实施方式部分予以详细说明。
附图说明
附图是用来提供对本发明的进一步理解,并且构成说明书的一部分,与下面的具体实施方式一起用于解释本发明,但并不构成对本发明的限制。在附图中:
图1是现有技术的封装方法的流程图;
图2示出了现有技术的封装结构的侧视图;
图3示出了现有技术的封装结构的俯视图;
图4是根据本发明的封装结构的一个示例性剖面图;
图5是根据本发明的封装结构的俯视图;
图6是根据本发明的封装方法的流程图;
图7是根据本发明的对应条状基板使用的整块围坝结构层的示意图;
图8是根据本发明的对应条状基板使用的多个单块围坝结构层的示意图;
图9是根据本发明的封装方法中使用的点胶工艺的示意图;以及
图10是根据本发明的封装方法中使用的印刷工艺的示意图。
具体实施方式
以下结合附图对本发明的具体实施方式进行详细说明。应当理解的是,此处所描述的具体实施方式仅用于说明和解释本发明,并不用于限制本发明。在本发明中,相同的标号用于表示相同的元件。
图4是根据本发明的封装结构的一个示例性剖面图。
如图4所示,本发明提供的封装结构包括:基板100;芯片102,贴装在所述基板100上;引线104,用于将所述基板100与所述芯片102电连接;围坝结构层110,放置在所述基板100上,具有使所述芯片102、所述引线104以及与所述引线104连接的焊盘暴露的空腔,且所述围坝结构层110的高度高于所述引线的高度;以及保护层106,形成在所述空腔内,用于覆盖所述芯片102和所述引线104。
本发明的封装结构还可以包括焊球阵列108,形成在基板100的下表面。
根据本发明的封装结构设置有围坝结构层110,并且在围坝结构层110的空腔内形成有保护层106,从而可以保护芯片、所述引线以及与引线连接的焊盘;且由于保护层106仅在围坝结构层110的空腔内形成(即,不需要覆盖整个基板表面),所以形成保护层106所需的时间较短,同时可以节省材料和减轻器件重量。
根据本发明一种实施方式,保护层106由环氧塑封料形成。环氧塑封料可以具有良好的流动性,能够抵抗机械冲击、化学腐蚀、高温高湿等,并且不会影响引线的线形和结合力,因而由环氧塑封料形成的保护层106可以对芯片、引线以及与引线连接的焊盘提供足够强的保护。本领域技术人员应当理解,上述的环氧塑封料仅仅是示例性的,并非用于限定本发明。
根据本发明的一种实施方式,所述围坝结构层110可以由假基板形成。这样,围坝结构层110与基板100可以具有基本一致的热膨胀系数(CTE),由此可以减小两者之间的热失配,从而起到改善封装结构的翘曲的作用。并且,假基板的成本较低,由此可以降低器件封装的整体成本。
此外,围坝结构层110也可以由假芯片、金属或其它易得且低成本的材料形成。本领域技术人员可以根据实际需要进行围坝结构层110的材料的选取。
图5是根据本发明的封装结构的俯视图。如图5所示,由于围坝结构层110的形成,环氧塑封料形成的保护层106仅在围坝结构层110的空腔内形成,未覆盖基板外围部分。
图6是根据本发明的封装方法的流程图。
如图6所示,本发明提供的封装方法包括:
S300,提供基板;
S302,在所述基板上贴装芯片;
S304,使用引线键合工艺通过引线将所述基板与所述芯片电连接;
S306,在所述基板上放置围坝结构层,所述围坝结构层具有使所述芯片、所述引线以及与所述引线连接的焊盘暴露的空腔,且所述围坝结构层的高度高于所述引线的高度;以及
S308,在所述空腔内形成保护层。
通过在器件封装过程中设置具有使芯片、引线以及与引线连接的焊盘暴露的空腔的围坝结构层,由此保护层可以在围坝结构层空腔中形成以实现对芯片、引线以及与引线连接的焊盘的保护,避免了大型模塑设备的使用和复杂的模塑腔体的设计,简化了制作工艺,节约了制作成本。并且,由于保护层仅在围坝结构层的空腔内形成(即,不需要覆盖整个基板表面),所以形成保护层所需的时间较短,同时可以节省材料和减轻器件重量。此外,通过设置围坝结构层,可以降低/控制器件的整体高度。
其中,在步骤S308之后,该方法还包括:
S310,通过植球工艺在所述基板的下表面形成焊球阵列;
S312,通过切割工艺对所述基板进行切割。
在植球工艺和切割工艺过程中围坝结构层可以起支撑作用。
在本方法中,在步骤S306之前,在所述围坝结构层的下表面涂敷表面涂料,以使所述围坝结构层的下表面与所述基板的上表面紧密结合,从而在形成保护层的过程中可以防止保护层材料溢出。其中,该表面涂料可以具有耐高温性能。
根据本发明一种实施方式,保护层由环氧塑封料形成。环氧塑封料具有良好的流动性,能够抵抗机械冲击、化学腐蚀、高温高湿等,并且不会影响引线的线形和结合力,因而由环氧塑封料形成的保护层可以对芯片、引线以及与引线连接的焊盘提供足够强的保护。本领域技术人员应当理解,上述的环氧塑封料仅仅是示例性的,并非用于限定本发明。
在本方法中,步骤S308包括:
在所述空腔内填充所述环氧塑封料;
对所述环氧塑封料执行固化工艺形成所述保护层。
在填充环氧塑封料的过程中,可以对基板和环氧塑封料进行加热,以加快环氧塑封料的填充。通过向空腔内填充环氧塑封料的方式,可以避免传统模塑工艺中空气残留产生的空洞问题。
根据本发明的一种实施方式,通过点胶工艺或印刷工艺在所述空腔内填充所述环氧塑封料。图9和图10分别示出了在本发明中使用的点胶工艺和印刷工艺。其中,方格部分表示正在填充的环氧塑封料(即,正在向空腔中填充的环氧塑封料)。
根据本发明的一种实施方式,所述围坝结构层可以由假基板形成。这样,围坝结构层与基板可以具有基本一致的热膨胀系数(CTE),由此可以减小两者之间的热失配,从而起到改善封装结构的翘曲的作用。并且,假基板的成本较低,由此可以降低器件封装的整体成本。
根据本发明的一种实施方式,该方法还包括:去除所述围坝结构层。例如,可以在执行完植球工艺和切割工艺之后去除该围坝结构层,由此在植球工艺和切割工艺过程中围坝结构层可以起支撑作用。可选地,也可以在形成保护层之后就去除该围坝结构层。
在围坝结构层的下表面涂覆了表面涂料的情况下,在去除围坝结构层之前,使用有机溶剂清洗所述表面涂料,以便于所述围坝结构层的去除。通过使用有机溶剂清洗表面涂料,可以使得所述围坝结构层易于脱离。
本领域技术人员可以根据实际需要进行表面涂料和有机溶剂的选取,本发明对此不作限定。
在本发明中,可以采用图6所示的封装方法制造图4所示的封装结构。
图7是根据本发明的对应条状基板使用的整块围坝结构层的示意图;图8是根据本发明的对应条状基板使用的多个单块围坝结构层的示意图。图7和图8所示的围坝结构层可以应用于可形成多个单颗器件的条状基板上。其中斜线部分表示围坝结构层的外层,矩形空白部分表示围坝结构层的空腔。在图8中,由多个单块围坝结构层组成围坝结构层阵列。围坝结构层的设置可以降低/控制器件的整体高度,便于保护层的形成。
本发明可以适用于需要对芯片、引线以及与引线连接的焊盘进行保护的封装器件(例如,FBGA、方形扁平无引脚封装(QFN)、方形扁平式封装(QFP)等基板或引线框架等封装形式)。
以上结合附图详细描述了本发明的优选实施方式,但是,本发明并不限于上述实施方式中的具体细节,在本发明的技术构思范围内,可以对本发明的技术方案进行多种简单变型,这些简单变型均属于本发明的保护范围。
另外需要说明的是,在上述具体实施方式中所描述的各个具体技术特征,在不矛盾的情况下,可以通过任何合适的方式进行组合。为了避免不必要的重复,本发明对各种可能的组合方式不再另行说明。
此外,本发明的各种不同的实施方式之间也可以进行任意组合,只要其不违背本发明的思想,其同样应当视为本发明所公开的内容。
Claims (10)
1.一种封装结构,其中,该封装结构包括:
基板;
芯片,贴装在所述基板上;
引线,用于将所述基板与所述芯片电连接;
围坝结构层,放置在所述基板上,具有使所述芯片、所述引线以及与所述引线连接的焊盘暴露的空腔,且所述围坝结构层的高度高于所述引线的高度;以及
保护层,形成在所述空腔内,用于覆盖所述芯片和所述引线。
2.根据权利要求1所述的封装结构,其中,所述保护层由环氧塑封料形成。
3.根据权利要求1所述的封装结构,其中,所述围坝结构层由假基板形成。
4.一种封装方法,其中,该方法包括:
提供基板;
在所述基板上贴装芯片;
使用引线键合工艺通过引线将所述基板与所述芯片电连接;
在所述基板上放置围坝结构层,所述围坝结构层具有使所述芯片、所述引线以及与所述引线连接的焊盘暴露的空腔,且所述围坝结构层的高度高于所述引线的高度;以及
在所述空腔内形成保护层。
5.根据权利要求4所述的封装方法,其中,该方法还包括:在所述基板上放置所述围坝结构层之前,在所述围坝结构层的下表面涂敷表面涂料。
6.根据权利要求4所述的封装方法,其中,所述保护层由环氧塑封料形成。
7.根据权利要求6所述的封装方法,其中,在所述空腔内形成保护层包括:
在所述空腔内填充所述环氧塑封料;
对所述环氧塑封料执行固化工艺形成所述保护层。
8.根据权利要求7所述的封装方法,其中,通过点胶工艺或印刷工艺在所述空腔内填充所述环氧塑封料。
9.根据权利要求5所述的封装方法,其中,该方法还包括:去除所述围坝结构层。
10.根据权利要求4所述的封装方法,其中,所述围坝结构层由假基板形成。
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CN (2) | CN109801846A (zh) |
Cited By (10)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104016296A (zh) * | 2014-06-14 | 2014-09-03 | 山东华芯半导体有限公司 | 一种封装结构和该封装结构的封装方法 |
CN104241499A (zh) * | 2014-06-25 | 2014-12-24 | 中国科学院微电子研究所 | 一种倒装芯片塑封结构及制造方法 |
CN104409366A (zh) * | 2014-11-19 | 2015-03-11 | 三星半导体(中国)研究开发有限公司 | 芯片封装方法及封装基底 |
CN104733451A (zh) * | 2015-03-02 | 2015-06-24 | 山东盛品电子技术有限公司 | 一种多项目芯片封装及方法 |
CN105185756A (zh) * | 2015-09-08 | 2015-12-23 | 三星半导体(中国)研究开发有限公司 | 半导体封装件和制造该半导体封装件的方法 |
CN108493164A (zh) * | 2018-04-10 | 2018-09-04 | 同源微(北京)半导体技术有限公司 | 一种封装结构及其制作方法 |
WO2018161437A1 (zh) * | 2017-03-09 | 2018-09-13 | 广东美的制冷设备有限公司 | 功率模块及其制造方法 |
CN111816577A (zh) * | 2020-05-15 | 2020-10-23 | 甬矽电子(宁波)股份有限公司 | 基板双面封装芯片的方法和基板双面封装芯片的结构 |
CN112670192A (zh) * | 2020-12-25 | 2021-04-16 | 苏州科阳半导体有限公司 | 一种晶圆级封装工艺及晶圆级封装结构 |
CN113380645A (zh) * | 2021-07-06 | 2021-09-10 | 深圳市德明新微电子有限公司 | 一种封装产品及其制备方法 |
Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5953589A (en) * | 1996-12-30 | 1999-09-14 | Anam Semiconductor Inc. | Ball grid array semiconductor package with solder balls fused on printed circuit board and method for fabricating the same |
US20030178709A1 (en) * | 2002-03-25 | 2003-09-25 | Seiji Andoh | Method of manufacturing semiconductor device |
CN101019239A (zh) * | 2004-09-14 | 2007-08-15 | 索尼化学&信息部件株式会社 | 功能元件安装模块及其制造方法 |
CN202930379U (zh) * | 2012-10-17 | 2013-05-08 | 广州市鸿利光电股份有限公司 | 一种提高出光效率的光源模组 |
Family Cites Families (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN100573862C (zh) * | 2008-01-25 | 2009-12-23 | 苏州固锝电子股份有限公司 | 一种新型封装结构的半导体器件 |
CN102241388B (zh) * | 2011-05-18 | 2015-02-18 | 中国科学院上海微系统与信息技术研究所 | Mems圆片级三维混合集成封装结构及方法 |
-
2014
- 2014-01-26 CN CN201811628848.3A patent/CN109801846A/zh active Pending
- 2014-01-26 CN CN201410038452.9A patent/CN103794576A/zh active Pending
Patent Citations (4)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5953589A (en) * | 1996-12-30 | 1999-09-14 | Anam Semiconductor Inc. | Ball grid array semiconductor package with solder balls fused on printed circuit board and method for fabricating the same |
US20030178709A1 (en) * | 2002-03-25 | 2003-09-25 | Seiji Andoh | Method of manufacturing semiconductor device |
CN101019239A (zh) * | 2004-09-14 | 2007-08-15 | 索尼化学&信息部件株式会社 | 功能元件安装模块及其制造方法 |
CN202930379U (zh) * | 2012-10-17 | 2013-05-08 | 广州市鸿利光电股份有限公司 | 一种提高出光效率的光源模组 |
Cited By (12)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN104016296A (zh) * | 2014-06-14 | 2014-09-03 | 山东华芯半导体有限公司 | 一种封装结构和该封装结构的封装方法 |
CN104016296B (zh) * | 2014-06-14 | 2016-04-06 | 山东华芯半导体有限公司 | 一种封装结构和该封装结构的封装方法 |
CN104241499A (zh) * | 2014-06-25 | 2014-12-24 | 中国科学院微电子研究所 | 一种倒装芯片塑封结构及制造方法 |
CN104409366A (zh) * | 2014-11-19 | 2015-03-11 | 三星半导体(中国)研究开发有限公司 | 芯片封装方法及封装基底 |
CN104733451A (zh) * | 2015-03-02 | 2015-06-24 | 山东盛品电子技术有限公司 | 一种多项目芯片封装及方法 |
CN105185756A (zh) * | 2015-09-08 | 2015-12-23 | 三星半导体(中国)研究开发有限公司 | 半导体封装件和制造该半导体封装件的方法 |
CN105185756B (zh) * | 2015-09-08 | 2018-04-13 | 三星半导体(中国)研究开发有限公司 | 半导体封装件和制造该半导体封装件的方法 |
WO2018161437A1 (zh) * | 2017-03-09 | 2018-09-13 | 广东美的制冷设备有限公司 | 功率模块及其制造方法 |
CN108493164A (zh) * | 2018-04-10 | 2018-09-04 | 同源微(北京)半导体技术有限公司 | 一种封装结构及其制作方法 |
CN111816577A (zh) * | 2020-05-15 | 2020-10-23 | 甬矽电子(宁波)股份有限公司 | 基板双面封装芯片的方法和基板双面封装芯片的结构 |
CN112670192A (zh) * | 2020-12-25 | 2021-04-16 | 苏州科阳半导体有限公司 | 一种晶圆级封装工艺及晶圆级封装结构 |
CN113380645A (zh) * | 2021-07-06 | 2021-09-10 | 深圳市德明新微电子有限公司 | 一种封装产品及其制备方法 |
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Publication number | Publication date |
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