CN105470212B - 用于半导体器件的封装及其组装方法 - Google Patents

用于半导体器件的封装及其组装方法 Download PDF

Info

Publication number
CN105470212B
CN105470212B CN201510591379.2A CN201510591379A CN105470212B CN 105470212 B CN105470212 B CN 105470212B CN 201510591379 A CN201510591379 A CN 201510591379A CN 105470212 B CN105470212 B CN 105470212B
Authority
CN
China
Prior art keywords
bare die
asic
package structure
mems device
contact pad
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
CN201510591379.2A
Other languages
English (en)
Other versions
CN105470212A (zh
Inventor
C·卡奇雅
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
STMicroelectronics International NV
Original Assignee
STMicroelectronics Malta Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by STMicroelectronics Malta Ltd filed Critical STMicroelectronics Malta Ltd
Publication of CN105470212A publication Critical patent/CN105470212A/zh
Application granted granted Critical
Publication of CN105470212B publication Critical patent/CN105470212B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B81—MICROSTRUCTURAL TECHNOLOGY
    • B81C—PROCESSES OR APPARATUS SPECIALLY ADAPTED FOR THE MANUFACTURE OR TREATMENT OF MICROSTRUCTURAL DEVICES OR SYSTEMS
    • B81C1/00—Manufacture or treatment of devices or systems in or on a substrate
    • B81C1/00015—Manufacture or treatment of devices or systems in or on a substrate for manufacturing microsystems
    • B81C1/00222—Integrating an electronic processing unit with a micromechanical structure
    • B81C1/00238—Joining a substrate with an electronic processing unit and a substrate with a micromechanical structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/48227—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73207—Bump and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/93—Batch processes
    • H01L2224/94—Batch processes at wafer-level, i.e. with connecting carried out on a wafer comprising a plurality of undiced individual devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Micromachines (AREA)
  • Computer Hardware Design (AREA)

Abstract

本发明的各个实施例涉及用于半导体器件的封装及其组装方法。本公开的一个或多个实施例涉及包括堆叠的微机电传感器MEMS裸片和专用集成电路(ASIC)裸片的封装。MEMS裸片和ASIC裸片的较小者堆叠在MEMS裸片和ASIC裸片的较大者上。这两个裸片的较大者可以形成封装的一个或多个尺寸。在一个实施例中，这两个裸片的较大者的底表面形成封装的外表面。就此而言，封装可在另一部件(如板或其他封装)上占据较少的横向空间。

Description

用于半导体器件的封装及其组装方法
技术领域
本发明大体上涉及半导体封装及其组装方法的领域。
背景技术
对半导体裸片进行封装，来保护裸片不受外部环境影响并且提供机械支持。对于半导体器件的制造商来说，一直面临增加封装的大小的压力。对这种压力的一个应对措施是芯片级和晶片级封装开发。这些均是具有非常接近半导体裸片实际面积的占用面积的封装。芯片级封装通常是可使用例如球栅阵列(BGA)和倒装芯片配置而表面安装的。
另一应对措施是组装包括包封在单个封装主体中的多个半导体裸片或芯片的系统中封装(SiP)。例如，微机电系统(MEMS)封装通常包括呈并排构型耦合至衬底的的MEMS裸片以及专用集成电路(ASIC)裸片。ASIC裸片如通过导线来电耦合至MEMS裸片以及衬底。
为进一步减小封装大小，可以使MEMS裸片和ASIC裸片在衬底上彼此堆叠。一般来说，较大裸片将会位于底部并耦合至衬底。即，堆叠可以包括耦合至衬底的ASIC裸片，并且小于ASIC裸片的MEMS裸片耦合至MEMS裸片的上表面。
通常利用将MEMS裸片和ASIC裸片耦合在一起的导电通孔(through via)来进一步减小封装大小。然而，导电通孔通常需要昂贵的处理技术。因此，一直期望以减少的成本提供更小封装。
发明内容
本发明的一个或多个实施例涉及包括堆叠的微机电传感器MEMS裸片和专用集成电路(ASIC)裸片的封装。MEMS裸片和ASIC裸片的较小者堆叠在MEMS裸片和ASIC裸片的较大者上。这两个裸片的较大者可以形成封装的一个或多个尺寸。在一个实施例中，这两个裸片的较大者的底表面形成封装的外表面。就此而言，封装可在另一部件(如板或其他封装)上占据较少的横向空间。
在一个实施例中，ASIC裸片小于MEMS裸片并且因此堆叠在MEMS裸片上。MEMS裸片和ASIC裸片由一个或多个导线电耦合在一起。用于将封装耦合至另一部件的导电凸块形成在ASIC裸片上或在ASIC裸片上形成的重分布层上。模制化合物形成在ASIC裸片和MEMS裸片之上。模制化合物包封导线，并且覆盖导电凸块的一部分。
在一些实施例中，导线的端部以最小化导线最高高度的方式被附接至ASIC裸片的键合焊盘。就此而言，可以最小化封装的第三尺寸(高度)。因此，封装可以在不利用延伸穿过ASIC裸片或MEMS裸片的通孔的情况下形成。通孔虽然有助于使封装厚度减小，但处理起来较昂贵。因此，一个或多个实施例的目的是成本合理的薄封装。
在一些实施例中，ASIC裸片可在MEMS裸片的表面上偏移，使得ASIC裸片的一部分伸出MEMS裸片表面。虽然这会使封装的一个尺寸增加，但是至少MEMS裸片的一个尺寸限定封装的尺寸。
另一个实施例涉及包括小于ASIC裸片的MEMS裸片的封装。在这个实施例中，MEMS裸片堆叠在ASIC裸片上。就此而言，ASIC裸片的尺寸可以界定封装的两个尺寸。
MEMS裸片与ASIC裸片由一个或多个导线电耦合。在此类实施例中，连接器裸片可位于MEMS裸片之上，如固定至MEMS裸片表面。连接器裸片包括导电层和绝缘层，并且提供用于在封装的外部将MEMS裸片与ASIC裸片电耦合。就此而言，连接器裸片的导电层可以形成迹线、键合焊盘以及导电过孔(via)，并且绝缘层可以提供在导电层之间。连接器裸片的第一组的键合焊盘用于将ASIC裸片耦合至连接器裸片。连接器裸片的第二组的键合焊盘具有形成在其上的导电凸块。模制化合物形成在ASIC裸片和MEMS裸片以及连接器裸片之上。模制化合物包封导线。导电凸块的第一部分被模制化合物覆盖，并且导电凸块的第二部分从其延伸以耦合至另一器件。
附图说明
在附图中，相同参考数字标识类似元件。附图中的元件的大小和相对位置不一定按比例绘制。
图1示出根据本发明的一个实施例的封装。
图2A至图2D示出用于形成图1的封装的处理步骤。
图3示出根据本发明的另一个实施例的封装。
图4示出根据本发明的又一个实施例的封装。
图5示出根据本发明的又一个实施例的封装。
具体实施方式
图1示出芯片级封装10，根据一个实施例，芯片级封装10包括位于集成器件(如专用集成电路(ASIC)裸片14)上的MEMS裸片12。在所示实施例中，ASIC裸片14小于MEMS裸片12。
MEMS裸片12包括帽盖20以及固定至帽盖20的衬底22，从而在帽盖20与衬底22之间形成空腔30。帽盖20可由用以将帽盖20固定至衬底22的任何合适材料(如胶、膏或任何其他粘合剂材料)来固定。
MEMS裸片12的衬底22由半导体材料(如硅)形成，并集成有被配置来检测电学参数(如电容或电阻)的可移动微机电结构16(如传感器)。具体来说，可移动微机电结构16可以包括一个或多个梁、膜、指状物或其他可移动结构，并且被配置成响应于一个或多个外力来移动。可移动微机电结构16位于MEMS裸片12的空腔30中。空腔30提供空的空间，这个空间将确保可移动微机电结构16的移动自由度。虽然在所示实施例中的空腔30部分地由帽盖17形成，但是在其他实施例中，空腔可仅由帽盖或衬底形成。
MEMS裸片12使用标准半导体处理步骤在晶片级形成，并单片化以形成单独MEMS裸片12，如本领域众所周知那样。
衬底22的上表面包括多个接触焊盘28。MEMS裸片12在其底表面上可以包括涂层18，如不透明或反射涂层。
堆叠在MEMS裸片12的帽盖20上的是ASIC裸片14。具体来说，ASIC裸片14的底表面32通过粘合剂材料34(如胶、膏、双面胶带或任何其他合适的粘合剂材料)来耦合至MEMS裸片12的帽盖20。ASIC裸片14同样由半导体材料(如硅)形成，并集成有一个或多个电子器件或电路。ASIC裸片14使用标准半导体处理步骤在晶片级形成，并单片化以形成单独ASIC裸片14，如本领域众所周知那样。
ASIC裸片14通过导线38电耦合至MEMS裸片12并且被配置成在这两者之间接收和发送信号。虽然仅仅示出一个导线，但是应当了解，可将多个导线耦合在MEMS裸片12与ASIC裸片14之间。
如本领域众所周知那样，ASIC裸片14接收指示MEMS裸片12检测到的电学参数的信号，并且包括用于读出MEMS裸片12检测到的电学参数的功能性。ASIC裸片14此外可以具有处理和估值(如放大和过滤)所检测的参数的另外功能。
重分布层40可形成在ASIC裸片14的上表面42上，如本领域众所周知那样。重分布层40包括一个或多个导电层和绝缘层。例如，重分布层40可以包括被绝缘层分开的接触焊盘44、迹线以及通孔。重分布层40将ASIC裸片14的键合焊盘(未示出)重新分布。就此而言，至ASIC裸片14键合焊盘的电连接件可布置成更为远离彼此。
导电凸块46(如焊球)位于重分布层40的接触焊盘44上(或在没有重分布层的实施例中是位于ASIC裸片14的键合焊盘上)。导电凸块46被配置成将封装10电耦合至另一部件，如电路板或另一封装。
模制化合物50位于MEMS裸片12和ASIC裸片14之上。导线38被嵌入模制化合物50中，但是导电凸块46的一部分具有延伸超出模制化合物50的上表面52的部分。就此而言，导线38可以隐藏在导电凸块高度内。例如，在一个实施例中，导线38延伸超出重分布层40的上表面不到70微米，如由图1中的距离X指示。就此而言，模制化合物50的上表面52可在重分布层40的上表面之上延伸不到140微米，如由图1中的距离Y指示。导电凸块46可以具有250微米的尺寸如直径。
模制化合物50是配置来保护裸片12、14免受外部环境影响的任何材料，并且还可以对裸片12、14中的一个或多个提供机械支持。例如，模制化合物50可以包括环氧树脂、树脂、聚合物、硬化剂、二氧化硅、催化剂、着色剂、脱模剂中的一种或多种。
封装10具有界定MEMS裸片12本身尺寸的两个尺寸。具体来说，MEMS裸片12的长度(在页面的水平面上)和宽度(往页面内)界定封装10的长度和宽度。
图2A至图2D示出根据一个实施例的形成图1的封装10的方法。图2A示出形成在晶片60上的多个MEMS裸片12。晶片上的MEMS裸片包括图1的MEMS裸片以及图1的MEMS裸片的镜像。应了解，仅仅示出晶片60的一部分。
在图2B中，ASIC裸片14通过粘合剂材料34来固定至MEMS裸片12，从而形成组装晶片(assembly wafer)60a。当ASIC裸片14是晶片形式时，导电凸块46可在预先形成在ASIC裸片14上的重分布层40的接合焊盘44上。或者，在ASIC裸片14已固定至MEMS裸片12后，导电凸块46可以形成在接合焊盘44上。
如图2C所示，导线38耦合至重分布层40的接合焊盘44，并且耦合至MEMS裸片12的键合焊盘28。导线38可以以将导线38的高度最小化的方式耦合至重分布层40的接合焊盘44。就此而言，高度(在封装的竖直方向上)可最小化。具体来说，为了最小化重分布层40之上的导线38的高度，首先将导线38的第一端部62耦合至重分布层40的接合焊盘44，并且随后将导线38的第二端部64耦合至MEMS裸片12的键合焊盘28。
如图2D所示，模制化合物50形成在MEMS裸片12和ASIC裸片14之上，并且环绕导线38。模制化合物50在压缩模制成型工艺中在剥离膜的帮助下形成。具体来说，模具包括在其表面上的可压缩剥离膜。在一个实施例中，可压缩膜可为200微米厚的乙烯-四氟乙烯(ETFE)膜。如图2C所示组装晶片60a放置在模具中，其中导电凸块46面向可压缩膜。模制化合物被引入模具中，作为具有所选大小和分布的分散颗粒或作为具有所选粘度的注入或倾倒液体。压力被施加至模具，致使导电凸块46被嵌入可压缩膜中，从而推动模具中的模制化合物50远离导电凸块46的上表面，使得导电凸块46的上部部分伸出超出模制化合物50的上表面。
模制化合物50可随时间硬化，并且可以包括加热或固化步骤。一旦模制化合物50硬化，就将所模制的晶片60b从模具中移除。在一个实施例中，当导电凸块46已嵌入可压缩膜中时，模制化合物可注入模具中，由此防止模制化合物在这两者之间流动。
在所模制的晶片60b从模具中移除后，所模制的晶片60b沿着位于单独封装10之间的切线单片化成单独封装10，如由图2D中的虚线指示。所模制的晶片60b可使用任何合适方法来单片化，如通过锯刀或激光来单片化。
图3示出根据另一个实施例的封装10a。封装10a的结构和功能大致上与图1的封装10相同，不同之处在于图3的ASIC裸片14a大于图1的ASIC裸片14。就此而言，ASIC裸片14a可以具有伸出超出MEMS裸片12的第二部分24的上表面20的部分。模制化合物50环绕ASIC裸片14a并且提供对ASIC裸片14a的机械支持。虽然并未示出，封装10a还可以包括涂覆在MEMS裸片12的底表面上的涂层。在这个实施例中，MEMS裸片12界定封装10a的一个尺寸。在所示实施例中，MEMS裸片12界定封装10a的宽度。
图4示出根据另一个实施例的封装10b。封装10b的结构和功能大致上与图1的封装10相同，不同之处如下所述。封装10b示出ASIC裸片14b具有比MEMS裸片12更大的宽度尺寸和长度尺寸的实施例。因此，ASIC裸片14b形成封装10b的底表面，并且MEMS裸片12通过粘合剂材料34来固定至ASIC裸片14b的表面。MEMS裸片12通过导线38a电耦合至ASIC裸片14b。
在MEMS裸片12之上设置有连接器裸片70。连接器裸片包括合适的导电层和绝缘层来提供ASIC裸片14b与封装10b外部部件之间的电连接。连接器裸片70可由半导体材料或绝缘材料(如玻璃)形成。连接器裸片可包括被绝缘材料分开的接合焊盘44a、迹线以及通孔。
连接器裸片70通过导线38b以与参考图1和图2A至图2D的封装10的导线38所述类似的方式来耦合至ASIC裸片14b。模制化合物50位于ASIC裸片14b之上，并且包封导线38a、38b、MEMS裸片12以及连接器裸片70。导电凸块46以与针对封装10所述相同的方式，被固定至连接器裸片70的接合焊盘44a的表面，并且从模制化合物50的上表面52延伸。封装10b具有由ASIC裸片14b界定的长度和宽度。
在形成封装10b过程中，MEMS裸片12、ASIC裸片14b以及连接器裸片70可以任何次序来彼此固定。在一个实施例中，当ASIC裸片14b是晶片形式时，MEMS裸片12被固定至ASIC裸片14b。连接器裸片70可随后固定至MEMS裸片12，或替代地可当MEMS裸片仍是晶片型式时预先固定至MEMS裸片12。用于形成封装10b的其余方法大致上与参考图2A至图2D针对形成封装10来描述的方法相同。
图5示出根据另一个实施例的封装10c。封装10c的结构和功能大致上与图4的封装10b相同，不同之处在于连接器裸片形成于MEMS裸片12的帽盖17中，而非形成在单独裸片中。就此而言，连接器裸片的导电层和绝缘层可形成在MEMS裸片12的帽盖17中。该连接器裸片应在帽盖17固定至MEMS裸片的衬底19之前或之后在晶片级形成。
上述各种实施例可组合提供另外的实施例。根据以上详述内容，可以对实施例做出这些以及其他改变。一般来说，在所附的权利要求书中，所用术语不应被理解为将权利要求限制为本说明书和权利要求书中公开的具体的实施例，而是应理解为包括所有可能的实施例以及与所授予的此类权利要求等效的所有范围。因此，权利要求书不限于公开内容。

Claims (20)

1.一种半导体封装，包括：
ASIC裸片，包括第一表面和在所述第一表面上的第一接触焊盘；
MEMS裸片，包括帽盖和衬底，所述帽盖包括第二表面和第三表面以及在所述第二表面上的第二接触焊盘和第三接触焊盘，所述衬底包括第四表面和第五表面，所述衬底的所述第四表面被耦合至所述帽盖的所述第三表面，所述衬底的所述第五表面被耦合到所述ASIC裸片的所述第一表面；
第一导线，所述第一导线具有耦合至所述ASIC裸片的所述第一接触焊盘的第一末端以及耦合至所述帽盖的所述第二接触焊盘的第二末端；
导电凸块，耦合至所述帽盖的所述第三接触焊盘；以及
模制化合物，在所述ASIC裸片的所述第一表面、所述第一导线、以及所述MEMS裸片之上，所述导电凸块的一部分从所述模制化合物的表面延伸。
2.根据权利要求1所述的半导体封装，进一步包括：重分布层，位于所述帽盖的所述第二表面上并且包括将所述导电凸块电耦合至所述帽盖的所述第三接触焊盘的导电迹线和焊盘。
3.根据权利要求1所述的半导体封装，其中所述MEMS裸片的一个或多个尺寸小于所述ASIC裸片的一个或多个尺寸。
4.根据权利要求1所述的半导体封装，其中所述MEMS裸片被嵌入所述模制化合物中。
5.根据权利要求1所述的半导体封装，其中所述导电凸块耦合至电路板。
6.根据权利要求1所述的半导体封装，其中所述ASIC裸片包括形成所述半导体封装的外表面的另一表面。
7.一种半导体封装，包括：
ASIC裸片，具有第一表面，并且具有位于所述第一表面上的第一组的接触焊盘以及第二组的接触焊盘；
连接器裸片，包括导电层和绝缘层并且具有第一组的接触焊盘以及第二组的接触焊盘；
MEMS裸片，位于所述连接器裸片与所述ASIC裸片之间，所述MEMS裸片具有多个键合焊盘；
导电凸块，耦合至所述连接器裸片的所述第一组的接触焊盘；
第一组的导线，具有耦合至所述连接器裸片的所述第二组的接触焊盘的第一末端以及耦合至所述ASIC裸片的所述第一组的接触焊盘的第二末端；
第二组的导线，具有耦合至所述MEMS裸片的所述多个键合焊盘的第一末端以及耦合至所述ASIC裸片的所述第二组的接触焊盘的第二末端；
模制化合物，在所述ASIC裸片的所述第一表面、所述连接器裸片、所述MEMS裸片以及所述第一组的导线和所述第二组的导线之上，所述导电凸块的一部分从所述模制化合物的表面延伸。
8.根据权利要求7所述的半导体封装，其中所述第一组的接触焊盘与所述ASIC裸片的第一侧邻近并且所述第二组的接触焊盘与所述ASIC裸片的第二侧邻近。
9.根据权利要求8所述的半导体封装，其中所述MEMS裸片耦合至所述ASIC裸片的所述第一表面，介于所述ASIC裸片的所述第一组的接触焊盘与所述第二组的接触焊盘之间。
10.根据权利要求7所述的半导体封装，其中所述连接器裸片形成帽盖以覆盖所述MEMS裸片的传感器。
11.根据权利要求7所述的半导体封装，其中所述ASIC裸片具有与所述第一表面相对的第二表面，所述第二表面形成所述半导体封装的外表面。
12.根据权利要求7所述的半导体封装，其中所述连接器裸片具有延伸超出所述MEMS裸片的部分。
13.根据权利要求7所述的半导体封装，其中所述连接器裸片和所述导电凸块被配置成将所述ASIC裸片电耦合至所述半导体封装的外部的另一部件。
14.一种形成封装的方法，所述方法包括：
将衬底的第一表面耦合到帽盖的第二表面以形成MEMS裸片，所述帽盖进一步包括第三表面和在所述第三表面上的第一接触焊盘和第二接触焊盘，并且所述衬底进一步包括第四表面；
通过将所述衬底的第四表面耦合到ASIC裸片的第五表面，而将所述MEMS裸片耦合至所述ASIC裸片，所述ASIC裸片包括所述第五表面上的第三接触焊盘；
通过导线将所述MEMS裸片的所述第一接触焊盘电耦合至所述ASIC裸片的所述第三接触焊盘；
在所述MEMS裸片的所述第二接触焊盘上形成导电凸块；
在形成所述导电凸块后，在所述ASIC裸片之上形成模制化合物层并且包封所述MEMS裸片，所述导电凸块的一部分从所述模制化合物层的表面延伸。
15.根据权利要求14所述的方法，进一步包括：
在划片步骤中，通过切断所述模制化合物层和所述ASIC裸片形成单独封装。
16.根据权利要求15所述的方法，其中所述划片步骤包括使用锯刀或激光中的一个。
17.一种形成封装的方法，所述方法包括：
将MEMS裸片耦合至ASIC裸片；
将所述ASIC裸片电耦合至所述MEMS裸片；
在连接器裸片的接触焊盘上形成导电凸块；
将所述ASIC裸片电耦合至所述连接器裸片；以及
在形成所述导电凸块后，在所述ASIC裸片之上形成模制化合物层并且包封所述MEMS裸片，所述导电凸块的一部分从所述模制化合物层的表面延伸。
18.根据权利要求17所述的方法，其中所述连接器裸片形成在位于所述MEMS裸片之上的帽盖中。
19.根据权利要求17所述的方法，进一步包括将所述连接器裸片耦合至所述MEMS裸片的帽盖。
20.根据权利要求17所述的方法，其中电耦合包括使用导线将所述ASIC裸片电耦合至所述连接器裸片并且将所述ASIC裸片电耦合至所述MEMS裸片。
CN201510591379.2A 2014-09-26 2015-09-16 用于半导体器件的封装及其组装方法 Active CN105470212B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US14/498,824 US9527727B2 (en) 2014-09-26 2014-09-26 Packages for semiconductor devices and methods for assembling same
US14/498,824 2014-09-26

Publications (2)

Publication Number Publication Date
CN105470212A CN105470212A (zh) 2016-04-06
CN105470212B true CN105470212B (zh) 2019-01-01

Family

ID=55583710

Family Applications (2)

Application Number Title Priority Date Filing Date
CN201520719776.9U Withdrawn - After Issue CN205177811U (zh) 2014-09-26 2015-09-16 半导体器件封装
CN201510591379.2A Active CN105470212B (zh) 2014-09-26 2015-09-16 用于半导体器件的封装及其组装方法

Family Applications Before (1)

Application Number Title Priority Date Filing Date
CN201520719776.9U Withdrawn - After Issue CN205177811U (zh) 2014-09-26 2015-09-16 半导体器件封装

Country Status (2)

Country Link
US (1) US9527727B2 (zh)
CN (2) CN205177811U (zh)

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9527727B2 (en) * 2014-09-26 2016-12-27 Stmicroelectronics (Malta) Ltd Packages for semiconductor devices and methods for assembling same
DE102016113347A1 (de) * 2016-07-20 2018-01-25 Infineon Technologies Ag Verfahren zum produzieren eines halbleitermoduls
CN108341394B (zh) * 2017-01-24 2020-11-20 苏州明皜传感科技有限公司 微机电系统装置
CN109835866A (zh) * 2017-11-27 2019-06-04 上海路溱微电子技术有限公司 Mems封装结构及方法
US10551411B2 (en) * 2018-02-09 2020-02-04 Silicon Laboratories Inc. Semiconductor test system with flexible and robust form factor
US20190311962A1 (en) * 2018-04-10 2019-10-10 Bae Systems Information And Electronic Systems Integration Inc. Heterogeneous integrated circuits with integrated covers
EP4361091A1 (en) 2022-10-31 2024-05-01 STMicroelectronics S.r.l. Process for manufacturing a device comprising two semiconductor dice and device so obtained

Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100009685A (ko) * 2008-07-21 2010-01-29 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
CN102344110A (zh) * 2011-10-31 2012-02-08 嘉盛半导体(苏州)有限公司 微机电系统器件的方形扁平无引脚封装结构及方法
CN102659069A (zh) * 2010-12-23 2012-09-12 罗伯特·博世有限公司 具有至少一个mems组件的部件及其制造方法
CN103011050A (zh) * 2011-09-22 2013-04-03 矽品精密工业股份有限公司 半导体封装件及其制法
CN103033699A (zh) * 2011-09-30 2013-04-10 意法半导体股份有限公司 Mems器件、其条带测试方法及其测试条带
CN103449353A (zh) * 2012-05-31 2013-12-18 罗伯特·博世有限公司 传感器模块
CN103641060A (zh) * 2012-06-14 2014-03-19 意法半导体股份有限公司 半导体集成器件组件及相关制造工艺
CN203708424U (zh) * 2013-12-30 2014-07-09 瑞声声学科技(深圳)有限公司 麦克风

Family Cites Families (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7750455B2 (en) * 2008-08-08 2010-07-06 Stats Chippac Ltd. Triple tier package on package system
JP2010199148A (ja) * 2009-02-23 2010-09-09 Fujikura Ltd 半導体センサデバイス及びその製造方法、パッケージ及びその製造方法、モジュール及びその製造方法、並びに電子機器
US9527727B2 (en) * 2014-09-26 2016-12-27 Stmicroelectronics (Malta) Ltd Packages for semiconductor devices and methods for assembling same

Patent Citations (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20100009685A (ko) * 2008-07-21 2010-01-29 앰코 테크놀로지 코리아 주식회사 반도체 패키지 및 그 제조 방법
CN102659069A (zh) * 2010-12-23 2012-09-12 罗伯特·博世有限公司 具有至少一个mems组件的部件及其制造方法
CN103011050A (zh) * 2011-09-22 2013-04-03 矽品精密工业股份有限公司 半导体封装件及其制法
CN103033699A (zh) * 2011-09-30 2013-04-10 意法半导体股份有限公司 Mems器件、其条带测试方法及其测试条带
CN102344110A (zh) * 2011-10-31 2012-02-08 嘉盛半导体(苏州)有限公司 微机电系统器件的方形扁平无引脚封装结构及方法
CN103449353A (zh) * 2012-05-31 2013-12-18 罗伯特·博世有限公司 传感器模块
CN103641060A (zh) * 2012-06-14 2014-03-19 意法半导体股份有限公司 半导体集成器件组件及相关制造工艺
CN203708424U (zh) * 2013-12-30 2014-07-09 瑞声声学科技(深圳)有限公司 麦克风

Also Published As

Publication number Publication date
US9527727B2 (en) 2016-12-27
US20160090301A1 (en) 2016-03-31
CN105470212A (zh) 2016-04-06
CN205177811U (zh) 2016-04-20

Similar Documents

Publication Publication Date Title
CN105470212B (zh) 用于半导体器件的封装及其组装方法
US10041847B2 (en) Various stress free sensor packages using wafer level supporting die and air gap technique
CN107742630B (zh) 影像感测器封装结构
US9885626B2 (en) Micromechanical sensor system and corresponding manufacturing method
US20160159642A1 (en) Stress isolated mems device with asic as cap
TW201628104A (zh) 指紋辨識裝置封裝及其製造方法
CN103107101A (zh) 半导体传感器器件及其封装方法
US11355423B2 (en) Bottom package exposed die MEMS pressure sensor integrated circuit package design
US9365414B2 (en) Sensor package having stacked die
CN104340947A (zh) Mems器件的装配和封装
US11655143B2 (en) Semiconductor component and method for producing same
CN110573840B (zh) 传感器封装
US10118816B2 (en) Method of forming a protective coating for a packaged semiconductor device
CN105374763A (zh) 用于封装应力敏感器件的硅保护物
EP2994412B1 (en) A microelectromechanical device and a method of manufacturing
TW201532205A (zh) 微機電晶片封裝及其製造方法
CN212151613U (zh) 芯片封装结构
CN110294452A (zh) 半导体装置封装及制造其的方法
CN109867257A (zh) 芯片封装体与制造方法
CN113526449A (zh) 芯片封装结构及其制法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant
TR01 Transfer of patent right
TR01 Transfer of patent right

Effective date of registration: 20221206

Address after: Geneva, Switzerland

Patentee after: STMicroelectronics International N.V.

Address before: Kilkop

Patentee before: STMICROELECTRONICS (MALTA) LTD.