CN208767284U - 芯片封装结构 - Google Patents

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Abstract

本实用新型公开了一种芯片封装结构。所述芯片封装结构，包括：第一包封层，该第一包封层上设置有至少一个内凹的第一腔体；至少一个待封装芯片，位于所述第一腔体内，所述至少一个待封装芯片的背面朝向所述第一包封层；密封层，形成于所述第一包封层上表面以及包裹在所述至少一个待封装芯片的四周；再布线结构，形成于所述至少一个待封装芯片的正面，用于将所述至少一个待封装芯片正面的焊垫引出。

Description

芯片封装结构
技术领域
本公开涉及半导体技术领域，尤其涉及一种芯片封装方法及封装结构。
背景技术
已有技术中，一种常见的芯片封装技术主要包含下述工艺过程：首先将芯片正面通过胶带粘接在衬底晶圆上，进行晶圆级塑封，将衬底晶圆剥离，然后在芯片正面进行再布线，形成再布线层，并植焊锡球，最后将封装体切成单颗。这种封装技术由于采用胶带进行粘接，在塑封的高温过程中其粘合力较难保证，这就导致芯片在塑封过程中在塑封料模流的冲击下会产生位移，从而影响后续再布线工艺，因而封装工艺难管控且良率不高。另外，芯片直接嵌入到塑封体中，由于芯片与塑封体热膨胀系数不同，在封装过程中，温度的变化势必会产生应力，使圆片易出现较大的翘曲度，从而影响封装产品的可靠性，而在使用过程中，由于应力的存在，也易出现芯片在塑封体中移动或脱落，影响封装产品在使用过程中的可靠性。
实用新型内容
第一方面，本公开实施例提供了一种芯片封装结构，包括：
第一包封层，该第一包封层上设置有至少一个内凹的第一腔体；
至少一个待封装芯片，位于所述第一腔体内，所述至少一个待封装芯片的背面朝向所述第一包封层；
密封层，形成于所述第一包封层上表面以及包裹在所述至少一个待封装芯片的四周；
再布线结构，形成于所述至少一个待封装芯片的正面，用于将所述至少一个待封装芯片正面的焊垫引出。
可选地，所述再布线结构包括：
钝化层，形成于所述密封层及所述至少一个待封装芯片的正面，且与所述至少一个待封装芯片上的焊垫位置相对应处设置有第一开口；
第一再布线层，形成于所述钝化层上，且通过所述第一开口与所述至少一个待封装芯片的焊垫电连接；
第二包封层，形成于所述第一再布线层上，且具有第二开口，所述第二开口内设置有与所述第一再布线层电连接的第一导电凸柱。
可选地，所述芯片封装结构还包括：
至少一个被动元件，位于所述第一包封层上设置的至少一个内凹的第二腔体内，所述第二腔体邻近所述第一腔体设置，所述至少一个被动元件的背面朝向所述第一包封层，所述密封层还包裹在所述至少一个被动元件的四周。
可选地，所述至少一个待封装芯片的背面和所述至少一个被动元件的背面中的其中之一与所述第一包封层直接接触，另外一个与所述第一包封层之间设置有所述密封层；或者所述至少一个待封装芯片的背面和所述至少一个被动元件的背面均与所述第一包封层直接接触。
可选地，所述至少一个被动元件为包括多个导电凸柱的连接元件阵列，所述连接元件阵列通过绝缘材料封装成一体。
可选地，所述芯片封装结构还包括：
第二再布线层，形成于所述第二包封层上，且通过所述第一导电凸柱与所述第一再布线层的焊垫或连接点电连接；
第三包封层，用于包封所述第二再布线层以及露出的第二包封层，并通过第二导电凸柱引出所述第二再布线层的焊垫或连接点。
可选地，所述待封装芯片和第一腔体分别包括多个，每个待封装芯片分别位于一个第一腔体中。
可选地，所述密封层连续不间断的形成在所述第一包封层上表面以及至少包裹在所述待封装芯片的四周。
附图说明
图1是根据本公开一示例性实施例提出的芯片封装方法的流程图。
图2(a)～(l)是本公开一示例性实施例中芯片封装方法的工艺流程图。
图3是根据本公开一示例性实施例提出的载板正面结构示意图。
图4(a)～(m)示出了本公开一示例性实施例中带有被动元件的芯片封装方法工艺流程图。
图5是根据本公开一示例性实施例中上述芯片封装方法得到的芯片封装结构的结构示意图。
图6是根据本公开另一示例性实施例中上述芯片封装方法得到的芯片封装结构的结构示意图。
图7是根据本公开再一示例性实施例中上述芯片封装方法得到的芯片封装结构的结构示意图。
图8是根据本公开再一示例性实施例中上述芯片封装方法得到的芯片封装结构的结构示意图。
图9是根据本公开再一示例性实施例中上述芯片封装方法得到的芯片封装结构的结构示意图。
图10是根据本公开再一示例性实施例中上述芯片封装方法得到的芯片封装结构的结构示意图。
具体实施方式
为使本实用新型的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本实用新型进一步详细说明。
在封装过程中，待封装芯片如果发生移动，会导致后续进行再布线时，无法预估待封装芯片移动后的位置，即有可能导致再布线层无法与待封装芯片上的焊垫精确电连接，尤其在采用大尺寸载板进行扇出封装时，这种问题尤为突出。为此，已有的一些封装方法中，会增加再布线层的线路尺寸，以便待封装芯片发生移动时，再布线层依然能够接触到待封装芯片的焊垫。但是这种方式会导致再布线层的线路尺寸较大，并且载板尺寸越大，待封装芯片的位移越大，也就导致待封装芯片的位移越难预估，以至于加大了扩充载板尺寸的难度，限制了一次封装时芯片的数量。
根据本公开的各个实施例，提供了一种芯片封装方法。在封装过程中，将待封装芯片贴装于载板上，待封装芯片的正面朝向所述载板，而背面朝上，即相对载板朝外；之后形成密封层，密封层至少包裹在待封装芯片的四周，进而固定所述待封装芯片的位置；形成第一包封层，第一包封层覆盖在所述载板上，以包封住所述密封层和所述待封装芯片。在包封完成后，将载板剥离，即去除载板，暴露出待封装芯片的正面及形成在待封装芯片周围的密封层，之后可以在待封装芯片的正面进行再布线工艺。本公开的上述实施方式，通过将待封装芯片的正面贴装于载板上，并利用密封层将待封装芯片固定在载板的预定位置上，使得后续工艺中待封装芯片的位置不易发生移动，有利于扩充载板尺寸，降低了芯片封装的难度，进而节省了封装成本。
图1是根据本公开一示例性实施例提出的芯片封装方法的流程图。如图1所示，芯片封装方法包括下述步骤101-105。其中：
在步骤101中，将至少一个待封装芯片贴装于载板上，所述至少一个待封装芯片的背面朝上，正面朝向所述载板。
图2(a)～(l)示出了本公开一示例性实施例中芯片封装方法的工艺流程图。
如图2(a)所示，待封装芯片201(图中示出了多个待封装芯片)贴装于载板200。待封装芯片201与载板200之间通过粘接层202连接。
在一实施例中，待封装芯片201是通过对一个半导体晶圆进行减薄、切割而成，待封装芯片201的正面是由芯片内部电路引出至芯片表面的导电电极构成，焊垫或连接点制备在这些导电电极上。
在一实施例中，载板200的形状可包括：圆形、矩形或其他形状，本公开对载板200的形状不做限定。载板200可以是小尺寸的晶圆衬底，也可以是更大尺寸的载板，例如不锈钢板、聚合物基板等。利用本公开实施例的芯片封装方法，可采用的载板尺寸能够达到600*600mm，传统的芯片封装方法中，在形成包封层时，由于包封材料需要固化，而固化会引起包封材料的收缩，进而带动芯片偏离原来的贴装位置，导致后续再布线时，较难把握芯片实际位置；载板的面积越大，远离载板中心的芯片的偏移幅度就越大，再布线难度也就越大。而本公开实施例通过密封层将芯片锁定在贴装位置上，在包封层形成过程中材料发生收缩时，防止或减少的芯片的偏移，减小了封装难度，同时较现有技术可以选择更大面积的载板，使得一次封装的芯片数量更多，能够进一步降低封装成本。
在一实施例中，待封装芯片201可以通过粘接层202贴装于载板200，且粘接层202可采用易剥离的材料，以便将载板200和背面封装好的待封装芯片201剥离开来，例如可采用通过加热能够使其失去粘性的热分离材料。在其他实施例中，粘接层202可采用两层结构，热分离材料层和芯片附着层，热分离材料层粘贴在载板200上，在加热时会失去粘性，进而能够从载板200上剥离下来，而芯片附着层用于粘贴待封装芯片201；而待封装芯片201从载板200剥离开来后，可以通过化学清洗方式去除其上的芯片附着层。在一实施例中，可通过层压、印刷等方式，在载板200上形成粘接层202。
在一实施例中，如图3所示，载板200上预先设置有待封装芯片201 的粘贴位置，在形成粘接层202之后，将待封装芯片201粘贴在载板200 的预定位置A处。在一实施例中，形成粘接层202之前，可采用激光、机械刻图、光刻等方式在载板200上预先标识出所有待封装芯片的粘贴位置，而同时待封装芯片201上也设有对位标志，以在粘贴时与载板200上的粘贴位置瞄准对位。可以理解的是，一次封装过程中，待封装芯片201可以是多个，即在载板200上同时贴装多个待封装芯片201，进行封装，并在完成封装后，再切割成多个封装体；一个封装体可以包括一个或多个芯片，而多个芯片的位置可以根据实际产品的需要进行设置。
在步骤102中，形成密封层，所述密封层至少包裹在所述至少一个待封装芯片的四周。
如图2(b1)-图2(b2)所示，密封层203形成在待封装芯片背面和露出的粘接层202上，从而将待封装芯片201包裹起来。在一实施例中，密封层203可采用聚合物绝缘材料液体或糊状体，可通过喷涂(spraying)、印刷(printing)、涂覆(Coating)等方式形成，且密封层203的厚度小于待封装芯片201的厚度。图2(b1)和图2(b2)两种形式的不同主要取决于密封层203材料的不同以及形成工艺的不同，具体根据实际材料以及工艺可以形成其中一种形式。
可选地，在一实施例中，可以将形成在待封装芯片201背面的密封层 203去除，去除待封装芯片201背面的密封层203后如图2(b3)所示。例如可采用板子、带子等物体将待封装芯片201背面的多余密封层材料粘除，这样后续形成第一包封层时，第一包封层的厚度只需要达到能够包封住待封装芯片201。通过去除待封装芯片201背面的密封材料这种方式能够使得后续的第一包封层的厚度减小，进而使得封装后的芯片厚度减小。
在实际操作过程中，由于聚合物绝缘材料较佳为液体或者糊状，因此在喷涂完成后，会流向待封装芯片201的四周，覆盖整个载板200的表面，填充待封装芯片与待封装芯片之间空隙，并在通过热固化方式固化后，可以使得密封层203包裹住待封装芯片201，以锁止待封装芯片201的位置固定不变。密封层203的形状主要取决于形成在载板200上的粘接层材料的粘性、张力等特性。当然，在其他实施例中，密封层203还可以通过注射(Dispensing)等方式，通过空气或机械产生的压力将密封层材料注入到待封装芯片之间的的粘接层203上，使密封层材料不会覆盖待封装芯片201 背面，如图2(b3)所示。密封层材料须采用可固化材料，并采用高温或紫外线等方式进行固化。本公开上述实施例，通过密封层203至少包裹住待封装芯片201的四周，可避免待封装芯片201在后续工艺中发生位移后，导致由于无法预估发生位移后的待封装芯片201的位置而造成再布线层与待封装芯片201正面的焊垫无法电连接等的情形。
可选地，在形成密封层203时，密封层材料覆盖在整个载板200上，使得密封层203形成连续的一片，即密封层连续不间断的形成在所述第一包封层上表面以及至少包裹在所述待封装芯片的四周，以取到最佳锁固芯片的效果。当然，密封层203也能分段覆盖在整个载板200上，每段密封层包裹住至少一个待封装芯片，每段密封层之间暴露部分粘接层203表面。可选地，密封层203的厚度小于芯片厚度，使得芯片背面高出密封层203，以在芯片和密封层之间形成锁止结构；同时从整体上看，在载板200上形成了凹凸的图案，这样在后续形成包封层时，由于凹凸图案的存在，使得包封层与密封层之间的连接更加紧固，且包封层不易于与密封层发生分层或相对移动。
在步骤103中，形成第一包封层，所述第一包封层覆盖在整个所述载板上，用于包封住所述至少一个待封装芯片以及所述密封层。
如图2(c)所示，第一包封层204形成在密封层203和待封装芯片201上，用于将密封层203和待封装芯片201完全包封住，以重新构造一平板结构，以便在将载板200剥离后，能够继续在重新构造的该平板结构上进行再布线和封装。
可选地，在形成第一包封层204之前，可以执行一些前处理步骤，例如化学清洗、等离子清洗方式，将表面的杂质去除，以便第一包封层与待封装芯片和第一载板之间能够连接的更加密切，不会出现分层或开裂的现象。
在一实施例中，第一包封层204可采用层压(Lamination)环氧树脂膜或 ABF(Ajinomoto buildup film)的方式形成，也可以通过对环氧树脂化合物进行注塑成型(Injection molding)、压模成型(Compression molding)或转移成型(Transfer molding)的方式形成。第一包封层204包括与载板相对的第一表面2041，基本上呈平板状，且与所述载板200的表面平行。第一包封层204的厚度可以通过对第一表面2041进行研磨或抛光来减薄，在一实施例中，第一包封层204的厚度可减薄至待封装芯片201的背面。
已有技术中，不使用密封层的情况下，在利用包封材料包封载板时，由于包封层在成型时需要固化，在固化过程中包封材料会发生收缩，进而可能会带动芯片发生位移，使得后续进行再布线时，无法正确预估芯片的位置而导致布线难度增加；此外，基于上述包封层材料固化的原理，使得包封层204内部产生压力对抗载板200(如果包封层材料是以热固化，包封层204冷却后也会发生收缩，增加内部压力)。剥离载板后，由于包封层204不再被载板200限制，使得包封层204内部压力被释放，进而会引起剥离载板后的整个封装体发生翘曲，翘曲度越大，再布线难度越大。
而本公开实施例采用密封层将芯片锁定在贴装位置上，不但能减小或者消除芯片发生位移的风险，同时形成在载板和包封层之间的密封层也作为了两者之间的过渡，缓和了因载板材料和包封材料两者膨胀系数的差距所产生的内部压力，减小或者消除剥离载板后的整个封装体的翘曲。因此，可以通过控制或/和调整密封层厚度与包封层厚度的比例、密封层材料特性 (如膨胀系数、弹性系数)等，解决剥离载板后的整个封装体的翘曲问题。
在步骤104中，剥离所述载板，露出所述至少一个待封装芯片的正面。
在一实施例中，如图2(d)所示，可直接机械的从密封层203和待封装芯片201上剥离载板200；如果载板200与待封装芯片201之间的粘接层202具有热分离材料时，还可以通过加热的方式，使得粘接层202上的热分离材料在遇热后降低粘性，进而剥离载板200。载板200剥离后，暴露出了朝向载板200的密封层203下表面和待封装芯片201的正面。当然，在有些实施例中，如果在待封装芯片201的正面形成了绕线层(绕线层用于将芯片正面的焊垫绕线至其他位置)和/或保护层(保护层用于将覆盖芯片201正面的焊垫或绕线层)，则暴露出的是待封装芯片201正面的保护层或者绕线层。剥离载板200后，得到了包括至少一个待封装芯片201、包裹待封装芯片201周边的密封层203以及包封密封层203和待封装芯片 201的第一包封层204的平板结构。在形成的上述平板结构上，可以根据实际情况进行再布线等。
在步骤105中，在所述至少一个待封装芯片的正面通过再布线工艺完成封装。
在本实施例中，在完成待封装芯片201的背面封装，且剥离载板200 露出待封装芯片201的正面后，具体可以实际应用来对待封装芯片的正面进行再布线等。
在一实施例中，步骤105可以包括：
在所述至少一个待封装芯片正面以及密封层上形成钝化层；
在所述钝化层上与所述至少一个待封装芯片的焊垫相对应的位置处形成第一开口；
形成第一再布线层，使得所述第一再布线层通过所述第一开口与所述至少一个待封装芯片的焊垫电连接；
形成第二包封层，用于包封所述第一再布线层以及露出的钝化层，并通过第一导电凸柱引出所述第一再布线层的焊垫或连接点。
本实施例中，待封装芯片201正面具有芯片内部电路的焊垫，通过在待封装芯片201正面上进行再布线，可以将这些焊垫引出。如图2(e)所示，再布线时，可以在露出的密封层203以及待封装芯片201正面形成钝化层205，以保护待封装芯片203正面，并为后续的工艺提供平整的表面。钝化层205可采用聚酰亚胺或聚合物材料，通过丝网印刷(Screen-printing)、喷涂(Spray-coating)、层压(Lamination)等方式形成。可选地，钝化层205 的材料可采用高温或紫外线固化。
在一实施例中，钝化层205的材料可以与密封层203的材料相同。
在一实施例中，形成钝化层205后，在钝化层205上形成第一再布线层206，第一再布线层206通过钝化层205上的第一开口2051与待封装芯片201正面的焊垫电连接。如图2(f)所示，可以在钝化层205形成后，在钝化层205上以开孔的方式形成第一开口2051，使得待封装芯片201 正面的焊垫或者从焊垫引出的线路从第一开口2051暴露出来。如果钝化层材料是激光反应性材料，可以采用激光图形化的方式一次形成一个第一开口2051的方式开孔；如果钝化层材料是光敏材料，则可以采用光刻图形化方式，一次形成多个第一开口2051的开孔方式。
在一实施例中，如图2(g)所示，在钝化层205的表面上形成第一再布线层206，第一再布线层206采用导电材料形成，例如铜、镍、金等金属。第一再布线层206包括填充在第一开口2051的连接部以及形成在钝化层205表面的图形化线路，连接部与待封装芯片201表面的焊垫形成电连接，且图形化线路与连接部形成电连接。
在一实施例中，如图2(h)所示，形成第一再布线层206之后，利用第二包封层207对其进行封装。在封装完成后，第一再布线层206上的图形化线路通过第一导电凸柱208(例如金属柱或外突焊垫等)从第二包封层207表面露出。
在一实施例中，形成第二包封层，用于包封所述第一再布线层以及露出的钝化层，并通过第一导电凸柱引出所述第一再布线层的连接点，包括：在所述第一再布线层的连接点上形成第一导电凸柱；在所述第一再布线层以及露出的钝化层上形成第二包封层，并露出所述第一导电凸柱。例如，如图2(i)所示，在第一再布线层206的图形化线路上通过光刻和电镀方式形成第一导电凸柱208，之后再形成第二包封层207，使得第一导电凸柱208嵌入在第二包封层207的第二开口2071内。
在另一实施例中，形成第二包封层，用于包封所述第一再布线层以及露出的钝化层，并通过第一导电凸柱引出所述第一再布线层的连接点，包括：在所述第一再布线层以及露出的钝化层上形成第二包封层；在所述第二包封层上与所述第一再布线层的焊垫或连接点对应的位置处形成第二开口；在所述第二开口内形成第一导电凸柱。例如，如图2(j)所示，可以在第一再布线层206上形成第二包封层207，之后在第二包封层207上通过开孔形成第二开口2071，并在第二开口2071中填充导电材料形成第一导电凸柱208。又另一实施例中，第二开口2071可不被填充，使得完成后的封装体的第一再布线层的连接点从第二开口2071中露出。
第一导电凸柱208的形状优选为圆形，当然也可以是长方形、正方形等其他形状，且导电凸柱208与第一再布线层电连接。
在一实施例中，第二包封层207可通过层压(Lamination)、模压(Molding) 或印刷(Printing)的方式形成，优选采用环氧化合物。第二包封层207覆盖在钝化层以及第一再布线层206上，第一再布线层206上通过第一导电凸柱208从第二包封层207表面露出。通过先形成第一导电凸柱208，再形成第二包封层207的方式包封时，可以将第二包封层207覆盖住钝化层205 和第一再布线层206上的所有露出表面，之后再减薄至第一导电凸柱208 的表面。
在一实施例中，在多个待封装芯片201一起封装的情况，完成第一再布线层的封装后，通过激光或机械切割方式将整个封装结构切割成多个仅包括单个芯片的封装单体，如图2(k)所示。
在另一实施例中，在所述至少一个待封装芯片的正面通过重布线工艺完成封装还包括：
在包封后的所述第一再布线层上形成第二再布线层，所述第二再布线层通过所述第一导电凸柱与所述第一再布线层的连接点电连接；
形成第三包封层，用于包封所述第二再布线层以及露出的第二包封层，并通过第二导电凸柱引出所述第二再布线层的连接点。
本一实施例中，如图2(l)所示，在第一再布线层206上形成第二再布线层209，第一再布线层206与第二再布线层209通过第一导电凸柱208 电连接，而第二再布线层209上的连接点通过第二导电凸柱211引出，并且第二再布线层209以及露出的第二包封层207由第三包封层210覆盖，第二导电凸柱211通过第三包封层210上的第三开口引出第二再布线层209上的连接点。通过这种方式，可以实现多层封装结构。形成的多层封装结构的结构图如图2(l)所示。
在一实施例中，形成第三包封层，用于包封所述第二再布线层以及露出的第二包封层，并通过第二导电凸柱引出所述第二再布线层的连接点，包括：在所述第二再布线层的连接点上形成第二导电凸柱；在所述第二再布线层以及露出的第二包封层上形成第三包封层，并露出所述第二导电凸柱。在另一实施例中，形成第三包封层，包封所述第二再布线层以及露出的第二包封层，并通过第二导电凸柱引出所述第二再布线层的连接点，包括：在所述第二再布线层以及露出的第二包封层上形成第三包封层；在所述第三包封层上与所述第二再布线层的连接点对应的位置处形成第三开口；在所述第三开口内形成第二导电凸柱。
第二再布线层的形成方式与第一再布线层的形成方式类似，可以在第二再布线层形成后，在第二再布线层上形成第二导电凸柱，之后再形成第三包封层，并通过相应工艺漏出所述第二导电凸柱，使得第二导电凸柱能够将所述第二再布线层上的连接点引出；还可以先在第二再布线层上形成第三包封层，然后在第三包封层上形成第三开口，并在第三开口中形成第二导电凸柱，使得第二导电凸柱能够与第二再布线层上的连接点电连接。具体细节可参见上述对第一再布线层的描述，在此不再赘述。
在一实施例中，上述芯片封装方法还包括：
在形成密封层之前，将至少一个被动元件贴装于所述载板上邻近所述至少一个待封装芯片的位置处，所述至少一个被动元件的背面朝上，正面朝向所述载板；且在所述至少一个待封装芯片的正面通过再布线工艺完成封装时，同时对所述至少一个被动元件的正面进行再布线。
被动元件可以是电容、电阻、电感或者集成被动设备。被动元件包括正面和背面，正面暴露有焊垫，以便与外部电路形成电连接；被动元件的背面远离载板朝上，而正面朝向载板。
图4(a)～(m)示出了本公开另一示例性实施例中贴装被动元件的芯片封装方法工艺流程图。如图4(a)，在载板200上形成粘接层202之后，在粘接层202上贴装被动元件301，被动元件301贴装于载板200的预定位置B(见图4(b))处，使得被动元件212位于邻近待封装芯片201 的位置处。如图4(b)所示，本实施例中被动元件301位于待封装芯片 201的左右两侧，一个待封装芯片201对应四个被动元件301。可以理解的是，被动元件301的数量以及布置方式可以根据需要进行设置，不限于图4(b)所示的实施例。此外，被动元件301也可以在待封装芯片201 贴装于载板200上之后，再进行贴装，具体根据实际情况确定。
如图4(c)所示，将待封装芯片201贴装于预定位置A(见图4(d)) 处，贴装有待封装芯片201的载板正面如图4(d)所示，一个待封装元件 201的左右两侧分别贴装有两个被动元件301。图4(d)仅是示意性的一种布置方式，还可以根据实际情况有其他布置方式。
如图4(e)所示，在贴装有待封装芯片201和被动元件301的载板上形成密封层203。密封层203至少形成在待封装芯片201和被动元件301 周围，并覆盖在露出的粘接层202上。在其他实施例中，密封层203还可以覆盖在待封装芯片201和被动元件301的背面，并可以根据实际情况将覆盖在待封装芯片201和被动元件301背面的密封层203去除。
密封层203可以采用液体或糊状的聚合物绝缘材料，通过喷涂 (spraying)、印刷(printing)、涂覆(Coating)等方式形成，在喷涂完成后，流向待封装芯片201和被动元件301的四周，覆盖粘接层202的表面，填充待封装元件与待封装元件之间、被动元件与被动元件之间、以及待封装元件与被动元件之间的空隙，并通过热固化方式使得密封层203包裹住待封装芯片201和被动元件301，以锁止待封装芯片201和被动元件301的位置固定不变。密封层203的形状主要取决于形成在载板200上的粘接层材料的粘性、张力等特性，如图4(f)所示。在其他实施例中，密封层203 还可以通过注射(Dispensing)等方式，通过空气或机械产生的压力将密封层材料注入到待封装芯片之间的的粘接层203上，使密封层材料不会覆盖待封装芯片201背面，如图4(h)所示。本公开上述实施例，通过密封层 203至少包裹住待封装芯片201和被动元件301的四周，可避免待封装芯片201和被动元件301在后续工艺中发生位移，造成再布线层与待封装芯片201正面的焊垫以及被动元件301正面的焊垫无法电连接的情形。
被动元件通常比芯片的体积小，最小的被动元件的体积可以达到 0.2*0.4mm或0.1*0.05inch；被动元件与粘接层相接触的面积太小，会使得粘结力很小；因此，在形成包封层时，采用层压或模压方式形成时，需要通过压力将包封材料形成在载板上，而这个压力施加到较小的被动元件时，会造成被动元件移位，甚至从粘接层上脱落；又或者在形成包封材料时，由于需要固化包封材料，包封材料在固化时收缩产生的拉力也有可能导致较小的被动元件发生移位，甚至从粘接层上脱落。而本公开实施例使用密封层后，将被动元件完全包覆或者包覆在其四周，由于密封层是在无压(或低压)的方式下通过喷涂、印刷、涂覆、注射等方式形成的，不会对被动元件(以及封装芯片)产生任何影响，因此不会在密封层的形成过程中发生移位或者脱落。而在后续形成包封层时(密封层材料固化之后)，由于密封层的锁固作用，被动元件(以及封装芯片)不易发生位移或者脱落。
在一实施例中，上述芯片封装方法还包括：
在所述至少一个被动元件和所述至少一个待封装芯片的厚度相同时，在形成所述第一包封层之前，将所述至少一个被动元件背面和所述至少一个待封装芯片背面的密封层去除；
在所述至少一个被动元件的厚度小于所述至少一个待封装芯片的厚度时，在形成所述第一包封层之前，将所述至少一个待封装芯片背面的密封层去除；
在所述至少一个被动元件的厚度大于所述至少一个待封装芯片的厚度时，在形成所述第一包封层之前，将所述至少一个被动元件背面的密封层去除。
图4(f)仅示出了被动元件301和待封装芯片201的厚度相同的情况，实际上，被动元件301的厚度可能会比待封装芯片201的大或小。在被动元件301的厚度大于待封装芯片201的情况下，可以只去除被动元件301 背面的密封层，如图4(g)所示；而待封装芯片201的厚度大于被动元件 301的情况下，可以只去除待封装芯片201背面的密封层，如图4(h)所示，这样既可以保证被动元件301和待封装芯片201周围被密封层203包封住，也可以从整体上降低芯片封装结构的厚度。
形成密封层203后，在密封层203上形成第一包封层204。如图4(i) 所示，第一包封层204形成在所述密封层203之上，密封层203覆盖在被动元件301、芯片201以及露出的粘接层表面；且第一包封层204的厚度大于被动元件301、芯片201的厚度。图4(i)仅示出的是被动元件301 和待封装芯片201的厚度相同的情况，且密封层至少形成在被动元件301 和待封装芯片201的四周，之后的步骤将以此实施例做赘述。形成第一包封层204，并固化后，将载板200剥离，如图4(j)所示，载板200的剥离过程具体可参见上述第一实施例，在此不再赘述。
剥离后再对待封装芯片201和被动元件301的正面进行封装，具体封装过程可参见第一实施例，如图4(k)所示，在被动元件和待封装芯片 201正面进行再布线，形成钝化层205和第一再布线层206，第一再布线层206通过钝化层205上形成的第一开口2051与待封装芯片201和被动元件301电连接，具体细节在此不再赘述。图4(k)中仅示出了被动元件 301的背面与第一再布线层206有一个连接点的情形，但是可以理解的是，被动元件301与第一再布线层206可以有两个以上的连接点。
之后，如图4(l)所示，在第一再布线层206上形成第二包封层207，以包封住第一再布线层206以及露出的钝化层205。第一再布线层207上的焊垫或连接点通过第一导电凸柱208引出至第二包封层207的表面。被动元件301和待封装芯片201之间通过第一再布线层206电连接。
对于多层布线的结构，还可以在第二包封层207上第二再布线层209，进而通过第三包封层210将第二再布线层209进行封装，第二再布线层209 上的焊垫或连接点通过第二导电凸柱209从第三包封层210的表面引出，如图4(m)所示，细节类似上述仅包括待封装芯片的封装实施例，在此不再赘述。
图5是根据本公开一示例性实施例提供的上述芯片封装方法得到的芯片封装结构(组体、面板级或晶圆级)的结构示意图。如图5所示，芯片封装结构包括：
第一包封层204，该第一包封层204上设置有至少一个内凹的第一腔体601；
至少一个待封装芯片201，位于至少一个所述第一腔体601内，所述待封装芯片201的背面朝向所述第一包封层204；
密封层203，形成于所述第一包封层204上表面以及至少包裹在所述待封装芯片201的四周；
再布线结构300，形成于所述待封装芯片201的正面，用于将所述待封装芯片201正面的焊垫引出。
可选地，对于封装单体结构而言，所述第一腔体601和待封装芯片201 分别仅包括一个；对于封装组合体而言，所述第一腔体601和待封装芯片 201包括多个，且每个待封装芯片201对应位于一个第一腔体601中。
本实施例中，图5中示出的密封层结构仅是示例性的，其也可以是如图2(b1)或2(b2)中上面的结构形式。上述芯片封装结构可以通过上述芯片封装方法以及图2(a)～(l)所示的工艺流程得到，具体细节可参见上述对芯片封装方法以及工艺流程的详细介绍，在此不再赘述。
图6是根据本公开另一示例性实施例提供的上述芯片封装方法得到的芯片封装结构(组体、面板级或晶圆级)的结构示意图。如图6所示，芯片封装结构包括：
第一包封层204，该第一包封层204上设置有至少一个内凹的第一腔体601；
至少一个待封装芯片201，位于所述第一腔体601内，所述待封装芯片201的背面朝向所述第一包封层204；
至少一个被动元件301，位于所述第一包封层204上设置的至少一个内凹的第二腔体701内，所述第二腔体邻近所述第一腔体设置，所述被动元件301的背面朝向所述第一包封层204；
密封层203，形成于所述第一包封层204上表面以及至少包裹在所述待封装芯片201和所述被动元件301的四周；
再布线结构300，形成于所述待封装芯片201的正面，用于将所述待封装芯片201正面的焊垫引出。
在一实施例中，所述待封装芯片201的背面和所述被动元件301的背面中的其中之一与所述第一包封层204直接接触，另外一个与所述第一包封层204之间设置有所述密封层203；或者所述待封装芯片201的背面和所述被动元件301的背面均与所述第一包封层204直接接触。
可选地，对于封装单体结构而言，所述第一腔体601和待封装芯片201 分别仅包括一个，被动元件301和第二腔体701可以包括一个或多个，具体数量根据封装体结构的实际需求而定，每个被动元件301对应位于一个第二腔体701中；对于封装组合体而言，所述第一腔体601和待封装芯片201包括多个，且每个待封装芯片201对应位于一个第一腔体601中；被动元件301和第二腔体701也包括多个，具体数量根据封装体结构的实际需求而定，每个被动元件301对应位于一个第二腔体701中。
图6中示出的密封层结构仅是示例性的，其也可以是如图4(f)中上面的结构形式。上述实施例中包括被动元件的芯片封装结构可以通过上述图4(a)～(m)所示工艺流程制作得到的，具体细节可参见上述对图4 (a)～(m)的描述，在此不再赘述。
图7是根据本公开一示例性实施例中芯片封装结构(单体和组体)的结构示意图。如图7所示，芯片封装结构包括：
第一包封层204，该第一包封层204上设置有至少一个内凹的第一腔体601；
至少一个待封装芯片201，位于所述第一腔体601内，所述待封装芯片201的背面朝向所述第一包封层204；
密封层203，形成于所述第一包封层204上表面以及至少包裹在所述待封装芯片201的四周；
再布线结构300，包括：
钝化层205，形成于所述密封层203及所述待封装芯片201的正面，且与所述待封装芯片201上的焊垫位置相对应处设置有第一开口2051；
第一再布线层206，形成于所述钝化层205上，且通过所述第一开口 2051与所述待封装芯片201的焊垫电连接；
第二包封层207，形成于所述第一再布线层206以及露出的钝化层205 上，且具有第二开口2071，所述第二开口2071内设置有与所述第一再布线层206电连接的第一导电凸柱208。
可选地，对于封装单体结构而言，所述第一腔体601和待封装芯片201 分别仅包括一个；对于封装组合体而言，所述第一腔体601和待封装芯片 201包括多个，且每个待封装芯片201对应位于一个第一腔体601中。
本实施例中，上述芯片封装结构可以通过上述芯片封装方法以及图2 (a)～(l)所示的工艺流程得到，具体细节可参见上述对芯片封装方法以及工艺流程的详细介绍，在此不再赘述。
图8是根据本公开另一示例性实施例中芯片封装结构(单体和组体) 的结构示意图。如图8所示，芯片封装结构包括：
第一包封层204，该第一包封层204上设置有至少一个内凹的第一腔体601；
至少一个待封装芯片201，位于所述第一腔体601内，所述待封装芯片201的背面朝向所述第一包封层204；
至少一个被动元件301，位于所述第一包封层204上设置的至少一个内凹的第二腔体701内，所述第二腔体701邻近所述第一腔体设置，所述被动元件301的背面朝向所述第一包封层204；
密封层203，形成于所述第一包封层204上表面以及至少包裹在所述待封装芯片201和所述被动元件301的四周；
再布线结构300，包括：
钝化层205，形成于所述密封层203及所述待封装芯片201的正面，且与所述待封装芯片201上的焊垫位置相对应处设置有第一开口2051；
第一再布线层206，形成于所述钝化层205上，且通过所述第一开口 2051与所述待封装芯片201的焊垫电连接；
第二包封层207，形成于所述第一再布线层206以及露出的钝化层205 上，且具有第二开口2071，所述第二开口2071内设置有与所述第一再布线层206电连接的第一导电凸柱208。
可选地，对于封装单体结构而言，所述第一腔体601和待封装芯片201 分别仅包括一个，被动元件301和第二腔体701可以包括一个或多个，具体数量根据封装体结构的实际需求而定，每个被动元件301对应位于一个第二腔体701中；对于封装组合体而言，所述第一腔体601和待封装芯片 201包括多个，且每个待封装芯片201对应位于一个第一腔体601中；被动元件301和第二腔体701也包括多个，具体数量根据封装体结构的实际需求而定，每个被动元件301对应位于一个第二腔体701中。
上述实施例中包括被动元件的芯片封装结构可以通过上述图4(a)～ (l)所示工艺流程制作得到的，具体细节可参见上述对图4(a)～(l)的描述，在此不再赘述。
图9是根据本公开另一示例性实施例中芯片封装结构(单体和组体) 的结构示意图。如图9所示，芯片封装结构包括：
第一包封层204，该第一包封层204上设置有至少一个内凹的第一腔体601；
至少一个待封装芯片201，位于所述第一腔体601内，所述待封装芯片201的背面朝向所述第一包封层204；
密封层203，形成于所述第一包封层204上表面以及至少包裹在所述待封装芯片201的四周；
再布线结构300，包括：
钝化层205，形成于所述密封层203及所述待封装芯片201的正面，且与所述待封装芯片201上的焊垫位置相对应处设置有第一开口2051；
第一再布线层206，形成于所述钝化层205上，且通过所述第一开口 2051与所述待封装芯片201的焊垫电连接；
第二包封层207，形成于所述第一再布线层206以及露出的钝化层205 上，且具有第二开口2071，所述第二开口2071内设置有与所述第一再布线层206电连接的第一导电凸柱208；
第二再布线层209，形成于所述第二包封层207上，且通过所述第一导电凸柱208与所述第一再布线层206的焊垫或连接点电连接；
第三包封层210，用于包封所述第二再布线层209以及露出的第二包封层207，并通过第二导电凸柱211引出所述第二再布线层209的焊垫或连接点。
可选地，对于封装单体结构而言，所述第一腔体601和待封装芯片201 分别仅包括一个；对于封装组合体而言，所述第一腔体601和待封装芯片 201包括多个，且每个待封装芯片201对应位于一个第一腔体601中。
本实施例的细节可参见上述芯片封装方法以及图2(a)～(l)所示的工艺流程的描述，在此不再赘述。
图10是根据本公开另一示例性实施例中芯片封装结构(单体和组体) 的结构示意图。如图10所示，芯片封装结构包括：
第一包封层204，该第一包封层204上设置有至少一个内凹的第一腔体601；
至少一个待封装芯片201，位于所述第一腔体601内，所述待封装芯片201的背面朝向所述第一包封层204；
至少一个被动元件301，位于所述第一包封层204上设置的至少一个内凹的第二腔体701内，所述第二腔体邻近所述第一腔体设置，所述被动元件301的背面朝向所述第一包封层204；
密封层203，形成于所述第一包封层204上表面以及至少包裹在所述待封装芯片201和所述被动元件301的四周；
再布线结构300，包括：
钝化层205，形成于所述密封层203及所述待封装芯片201的正面，且与所述待封装芯片201上的焊垫位置相对应处设置有第一开口2051；
第一再布线层206，形成于所述钝化层205上，且通过所述第一开口 2051与所述待封装芯片201的焊垫电连接；
第二包封层207，形成于所述第一再布线层206以及露出的钝化层205 上，且具有第二开口2071，所述第二开口2071内设置有与所述第一再布线层206电连接的第一导电凸柱208；
第二再布线层209，形成于所述第二包封层207上，且通过所述第一导电凸柱208与所述第一再布线层206的焊垫或连接点电连接；
第三包封层210，用于包封所述第二再布线层209以及露出的第二包封层207，并通过第二导电凸柱211引出所述第二再布线层209的焊垫或连接点。
可选地，对于封装单体结构而言，所述第一腔体601和待封装芯片201 分别仅包括一个，被动元件301和第二腔体701可以包括一个或多个，具体数量根据封装体结构的实际需求而定，每个被动元件301对应位于一个第二腔体701中；对于封装组合体而言，所述第一腔体601和待封装芯片 201包括多个，且每个待封装芯片201对应位于一个第一腔体601中；被动元件301和第二腔体701也包括多个，具体数量根据封装体结构的实际需求而定，每个被动元件301对应位于一个第二腔体701中。
上述实施例中包括被动元件的芯片封装结构可以通过上述图4(a)～ (m)所示工艺流程制作得到的，具体细节可参见上述对图4(a)～(m) 的描述，在此不再赘述。
以上所述的具体实施例，对本实用新型的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本实用新型的具体实施例而已，并不用于限制本实用新型，凡在本实用新型的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本实用新型的保护范围之内。

Claims (8)

1.一种芯片封装结构，包括：
第一包封层，该第一包封层上设置有至少一个内凹的第一腔体；
至少一个待封装芯片，位于所述第一腔体内，所述至少一个待封装芯片的背面朝向所述第一包封层；
密封层，形成于所述第一包封层上表面以及包裹在所述至少一个待封装芯片的四周；
再布线结构，形成于所述至少一个待封装芯片的正面，用于将所述至少一个待封装芯片正面的焊垫引出。
2.如权利要求1所述的芯片封装结构，其中，所述再布线结构包括：
钝化层，形成于所述密封层及所述至少一个待封装芯片的正面，且与所述至少一个待封装芯片上的焊垫位置相对应处设置有第一开口；
第一再布线层，形成于所述钝化层上，且通过所述第一开口与所述至少一个待封装芯片的焊垫电连接；
第二包封层，形成于所述第一再布线层上，且具有第二开口，所述第二开口内设置有与所述第一再布线层电连接的第一导电凸柱。
3.如权利要求1或2所述的芯片封装结构，其中，还包括：
至少一个被动元件，位于所述第一包封层上设置的至少一个内凹的第二腔体内，所述第二腔体邻近所述第一腔体设置，所述至少一个被动元件的背面朝向所述第一包封层，所述密封层还包裹在所述至少一个被动元件的四周。
4.如权利要求1或2所述的芯片封装结构，其中，所述至少一个待封装芯片的背面和所述至少一个被动元件的背面中的其中之一与所述第一包封层直接接触，另外一个与所述第一包封层之间设置有所述密封层；或者所述至少一个待封装芯片的背面和所述至少一个被动元件的背面均与所述第一包封层直接接触。
5.如权利要求1或2所述的芯片封装结构，其中，所述至少一个被动元件为包括多个导电凸柱的连接元件阵列，所述连接元件阵列通过绝缘材料封装成一体。
6.如权利要求2所述的芯片封装结构，还包括：
第二再布线层，形成于所述第二包封层上，且通过所述第一导电凸柱与所述第一再布线层的焊垫或连接点电连接；
第三包封层，用于包封所述第二再布线层以及露出的第二包封层，并通过第二导电凸柱引出所述第二再布线层的焊垫或连接点。
7.如权利要求1或2所述的芯片封装结构，其中，所述待封装芯片和第一腔体分别包括多个，每个待封装芯片分别位于一个第一腔体中。
8.如权利要求7所述的芯片封装结构，其中，所述密封层连续不间断的形成在所述第一包封层上表面以及至少包裹在所述待封装芯片的四周。
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