CN109346416A - 一种芯片封装方法 - Google Patents

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柯武生
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Guangxi Cinnamon Semiconductor Technology Co Ltd
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Guangxi Cinnamon Semiconductor Technology Co Ltd
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    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
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Abstract

本申请公开了一种芯片的封装方法,其特征在于,所述封装方法包括:提供至少一个待封装芯片,具有相对设置的第一表面以及第二表面;提供一载体,具有相对设置的第一表面和第二表面,在载体的第一表面形成粘合层;将芯片的第二表面贴装在载体的第一表面形成的粘合层上;在载体表面形成封料层,所述封料层包裹在至少一个待封装芯片的四周;形成第一包封层,所述第一包封层覆盖在整个载板上;剥离载体,露出至少一个待封装芯片的第二表面;在所述至少一个待封装芯片的第二表面通过再布线工艺完成封装。本发明的封装方法采用特殊保护工艺,提高了产品的良品率,减少对芯片的损伤,简化了封装工艺,降低了产品的封装成本,具备较好的市场应用前景。

Description

一种芯片封装方法
技术领域
本发明涉及半导体技术领域,具体涉及一种芯片封装方法。
背景技术
随着科学技术的不断发展,越来越多的电子设备被广泛的应用于人们的日常生活以及工作当中,为人们的日常生活以及工作带来了巨大的便利,成为当今人们生活不可或缺的重要工具。电子设备实现各种预设功能的主要部件是各式各样的芯片。为了避免芯片收到外部环境的影响,保证芯片使用寿命以及稳定性,芯片一般需要进行封装保护。
目前的封装方法的缺点有:1、现有技术对芯片进行封装过程中,一些工艺过程需要在较高温度下进行,这样会对芯片的功能结构产生不良影响,从而影响芯片的性能。2、工艺速度慢,效率低,步骤多,包括表面清洗、上胶、贴盖板、烘烤等步骤;3、工艺不稳定,良率低;如粘接剂的厚度不稳定,导致最终产品表面不平整;如封装材料的热膨胀系数大于基板的热膨胀系数大于芯片的热膨胀系数导致芯片高度不稳定,封装表面产生内凹翘曲,在贴合硬质盖板前需要先进磨平。
因此,如何提供一种芯片优化的封装方法,减少封装工艺流程,提高封装效率,降低生产成本,成为本领域技术人员亟待解决的一个重要技术问题。
发明内容
本发明的目的是提供一种芯片的封装方法, 该封装方法采用特殊保护工艺,提高了产品的良品率,减少对芯片的损伤,简化了封装工艺,降低了产品的封装成本,提高了生产效率,具备较好的市场应用前景。
本发明是这样实现的:
一种芯片的封装方法,其特征在于,所述封装方法包括:
提供至少一个待封装芯片,具有相对设置的第一表面以及第二表面,所述第一表面包括多个功能区域;
提供一载体,具有相对设置的第一表面和第二表面,在载体的第一表面形成粘合层;
将芯片的第二表面贴装在载体的第一表面形成的粘合层上;
在载体表面形成封料层,所述封料层包裹在至少一个待封装芯片的四周;
形成第一包封层,所述第一包封层覆盖在整个载板上,用于包封住至少一个待封装芯片以及密封层;
剥离载体,露出至少一个待封装芯片的第二表面;
在所述至少一个待封装芯片的第二表面通过再布线工艺完成封装。
作为本发明的一种优选技术方案,还包括在形成封料层之后,去除载体,形成待处理衬底,对待处理衬底进行切割,形成若干独立的封装结构。
作为本发明的一种优选技术方案,将对待处理衬底进行切割之前,还包括在待处理衬底上与至少一个待封装芯片的焊垫相对应的位置处形成保护层开口。
作为本发明的一种优选技术方案,在所述保护层开口中填充导电介质,使得导电介质与待封装芯片的焊垫电连接。
作为本发明的一种优选技术方案,在至少一个待封装芯片的第二表面通过再布线工艺形成第一再布线层,所述第一再布线层通过保护层开口与待封装芯片上的焊垫电连接。
作为本发明的一种优选技术方案,所述封料层为感光干膜、非感光干膜或者塑封材料膜。
作为本发明的一种优选技术方案,所述封料层的填充材料是芯片在封装时由熔融的流体固化形成的,所述封料层的热膨胀系数小于15ppm/℃。
作为本发明的一种优选技术方案,所述填充材料为单一或混合封装料的粉末或颗粒,在芯片封装时熔融为流体再固化。
作为本发明的一种优选技术方案,所述封料层为利用半导体工艺将封料材料覆盖在贴装有至少一个待封装芯片的载体上,固化封料材料,形成封料层。
作为本发明的一种优选技术方案,所述待封装芯片的数量为一个或多个,当所述待封装芯片的数量为多个时,若干待封装芯片位于同一层或者多层重叠。
本发明突出的实质性特点和显著的进步是:
本发明的芯片封装方法采用特殊保护工艺,在待封装芯片封料后再进行包封,封料层的稳定性更佳,能够避免因多层封料层而发生的分层或开裂问题;提高了产品的良品率,减少对芯片的损伤,简化了封装工艺,封装工艺可靠性高,降低了产品的封装成本,提高了生产效率,免去了在传统方式中封装之后繁琐的表面清洗、贴盖板、烘烤等工艺步骤,大大减少了工艺步骤降低了生产成本、并缩短了工艺流程时间,具备较好的市场应用前景。
具体实施方式
实施例1
一种芯片的封装方法,所述封装方法包括:
提供至少一个待封装芯片,具有相对设置的第一表面以及第二表面,所述第一表面包括多个功能区域;
提供一载体,具有相对设置的第一表面和第二表面,在载体的第一表面形成粘合层;
将芯片的第二表面贴装在载体的第一表面形成的粘合层上;
在载体表面形成封料层,所述封料层包裹在至少一个待封装芯片的四周;
形成第一包封层,所述第一包封层覆盖在整个载板上,用于包封住至少一个待封装芯片以及密封层;
剥离载体,露出至少一个待封装芯片的第二表面;
在所述至少一个待封装芯片的第二表面通过再布线工艺完成封装。
还包括在形成封料层之后,去除载体,形成待处理衬底,对待处理衬底进行切割,形成若干独立的封装结构。
将对待处理衬底进行切割之前,还包括在待处理衬底上与至少一个待封装芯片的焊垫相对应的位置处形成保护层开口。
在所述保护层开口中填充导电介质,使得导电介质与待封装芯片的焊垫电连接。
在至少一个待封装芯片的第二表面通过再布线工艺形成第一再布线层,所述第一再布线层通过保护层开口与待封装芯片上的焊垫电连接。
所述封料层为感光干膜、非感光干膜或者塑封材料膜。
所述封料层的填充材料是芯片在封装时由熔融的流体固化形成的,所述封料层的热膨胀系数小于15ppm/℃。
所述填充材料为单一或混合封装料的粉末或颗粒,在芯片封装时熔融为流体再固化。
所述封料层为利用半导体工艺将封料材料覆盖在贴装有至少一个待封装芯片的载体上,固化封料材料,形成封料层。

Claims (10)

1.一种芯片的封装方法,其特征在于,所述封装方法包括:
提供至少一个待封装芯片,具有相对设置的第一表面以及第二表面,所述第一表面包括多个功能区域;
提供一载体,具有相对设置的第一表面和第二表面,在载体的第一表面形成粘合层;
将芯片的第二表面贴装在载体的第一表面形成的粘合层上;
在载体表面形成封料层,所述封料层包裹在至少一个待封装芯片的四周;
形成第一包封层,所述第一包封层覆盖在整个载板上,用于包封住至少一个待封装芯片以及密封层;
剥离载体,露出至少一个待封装芯片的第二表面;
在所述至少一个待封装芯片的第二表面通过再布线工艺完成封装。
2.根据权利要求1所述的一种芯片的封装方法,其特征在于:还包括在形成封料层之后,去除载体,形成待处理衬底,对待处理衬底进行切割,形成若干独立的封装结构。
3.根据权利要求2所述的一种芯片的封装方法,其特征在于:将对待处理衬底进行切割之前,还包括在待处理衬底上与至少一个待封装芯片的焊垫相对应的位置处形成保护层开口。
4.根据权利要求3所述的一种芯片的封装方法,其特征在于:在所述保护层开口中填充导电介质,使得导电介质与待封装芯片的焊垫电连接。
5.根据权利要求3所述的一种芯片的封装方法,其特征在于:在至少一个待封装芯片的第二表面通过再布线工艺形成第一再布线层,所述第一再布线层通过保护层开口与待封装芯片上的焊垫电连接。
6.根据权利要求1所述的一种芯片的封装方法,其特征在于:所述封料层为感光干膜、非感光干膜或者塑封材料膜。
7.根据权利要求1所述的一种芯片的封装方法,其特征在于:所述封料层的填充材料是芯片在封装时由熔融的流体固化形成的,所述封料层的热膨胀系数小于15ppm/℃。
8.根据权利要求7所述的一种芯片的封装方法,其特征在于:所述填充材料为单一或混合封装料的粉末或颗粒,在芯片封装时熔融为流体再固化。
9.根据权利要求1所述的一种芯片的封装方法,其特征在于:所述封料层为利用半导体工艺将封料材料覆盖在贴装有至少一个待封装芯片的载体上,固化封料材料,形成封料层。
10.根据权利要求1所述的一种芯片的封装方法,其特征在于:所述待封装芯片的数量为一个或多个,当所述待封装芯片的数量为多个时,若干待封装芯片位于同一层或者多层重叠。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111668108A (zh) * 2019-03-08 2020-09-15 矽磐微电子(重庆)有限公司 半导体封装方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104835808A (zh) * 2015-03-16 2015-08-12 苏州晶方半导体科技股份有限公司 芯片封装方法及芯片封装结构
CN108172551A (zh) * 2016-11-29 2018-06-15 Pep创新私人有限公司 芯片封装方法及封装结构
CN108231700A (zh) * 2016-12-21 2018-06-29 苏州迈瑞微电子有限公司 芯片封装结构和方法
CN108231607A (zh) * 2016-11-29 2018-06-29 Pep创新私人有限公司 芯片封装方法及封装结构
CN108231606A (zh) * 2016-11-29 2018-06-29 Pep创新私人有限公司 芯片封装方法及封装结构

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104835808A (zh) * 2015-03-16 2015-08-12 苏州晶方半导体科技股份有限公司 芯片封装方法及芯片封装结构
CN108172551A (zh) * 2016-11-29 2018-06-15 Pep创新私人有限公司 芯片封装方法及封装结构
CN108231607A (zh) * 2016-11-29 2018-06-29 Pep创新私人有限公司 芯片封装方法及封装结构
CN108231606A (zh) * 2016-11-29 2018-06-29 Pep创新私人有限公司 芯片封装方法及封装结构
CN108231700A (zh) * 2016-12-21 2018-06-29 苏州迈瑞微电子有限公司 芯片封装结构和方法

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN111668108A (zh) * 2019-03-08 2020-09-15 矽磐微电子(重庆)有限公司 半导体封装方法
CN111668108B (zh) * 2019-03-08 2022-05-31 矽磐微电子(重庆)有限公司 半导体封装方法

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