CN111668108A - 半导体封装方法 - Google Patents
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Abstract
本申请提供一种半导体封装方法。所述半导体封装方法包括将多个待封装芯片贴装于载板上,所述待封装芯片的正面朝向所述载板;形成包封层,所述包封层覆盖在所述载板之上,且所述包封层用于包封住所述多个待封装芯片;去除所述包封层远离所述载板的第一表面的表面层。
Description
技术领域
本申请涉及一种半导体技术领域,尤其涉及一种半导体封装方法。
背景技术
常见的半导体封装技术,比如芯片封装技术主要包含下述工艺过程:首先将裸片正面通过胶带粘接在载板上,进行热压塑封,然后将载板剥离,在裸片正面进行再布线工艺,形成再布线结构,并进行封装。
然而,在热压塑封之后,模压成型后的成型产品容易出现翘曲,尤其是在面板级封装工艺中,翘曲现象更容易出现,使得在后续的再布线工艺中,难以定位裸片的精确位置,从而对再布线工艺产生很大影响,甚至使得再布线工艺难以进行。
发明内容
本申请的一个方面提供一种半导体封装方法,包括:
将多个待封装芯片贴装于载板上,所述待封装芯片的正面朝向所述载板;
形成包封层,所述包封层覆盖在所述载板之上,且所述包封层用于包封住所述多个待封装芯片;
去除所述包封层远离所述载板的第一表面的表面层。
可选的,所述去除的包封层远离所述载板的第一表面的表面层厚度为10μm-70μm。
可选的,所述包封层的最大厚度为180μm-250μm。
可选的,所述去除所述包封层远离所述载板的第一表面的表面层包括:
采用研磨设备对所述包封层远离所述载板的第一表面的表面层进行研磨。
可选的,所述载板的热膨胀系数与所述包封层的热膨胀系数相匹配。
可选的,在所述将多个待封装芯片贴装于载板之前,所述方法包括:
在所述多个待封装芯片的正面形成保护层。
可选的,在去除所述包封层远离所述载板的第一表面的表面层,所述方法包括:
剥离所述载板,露出所述多个待封装芯片的正面。
可选的,在所述剥离所述载板,露出所述多个待封装芯片的正面之后,所述方法包括:
在所述待封装芯片的正面形成再布线结构,所述再布线结构用于将所述芯片的正面的焊垫引出。
可选的,在所述去除所述包封层远离所述载板的第一表面的表面层之后,剥离所述载板之前,所述方法包括在所述包封层远离所述载板的一侧设置支撑板。
可选的,在所述待封装芯片的正面形成再布线结构之后,所述方法包括剥离所述支撑板。
本申请实施例提供的上述半导体封装方法,通过去除包封层远离载板的第一表面的表面层,以减小在模压成型的升降温过程中包封层所积累的作用力,从而降低包封层及整个塑封产品的翘曲程度,保证封装的成功率及产品的良率。
附图说明
图1(a)是现有技术中的裸片受到模塑树脂材料收缩作用力时的结构示意图。
图1(b)是热压塑封之后的成型产品产生翘曲的结构示意图。
图2是根据本公开一实例性实施例提出的半导体封装方法的流程图。
图3(a)-图3(g)是根据本公开一示例性实施例中半导体封装方法的工艺流程图。
图4是根据本公开一示例性实施例提供的具有支撑板的半导体封装结构的结构示意图。
图5是根据本公开一示例性实施例提供的在晶圆表面设置保护层及切分晶圆的示意图。
图6是根据本公开一示例性实施例提供的保护层设有开口的半导体封装结构的结构示意图。
具体实施方式
这里将详细地对示例性实施例进行说明,其示例表示在附图中。下面的描述涉及附图时,除非另有表示,不同附图中的相同数字表示相同或相似的要素。以下示例性实施例中所描述的实施方式并不代表与本申请相一致的所有实施方式。相反,它们仅是与如所附权利要求书中所详述的、本申请的一些方面相一致的装置和方法的例子。
在本申请使用的术语是仅仅出于描述特定实施例的目的,而非旨在限制本申请。除非另作定义,本申请使用的技术术语或者科学术语应当为本发明所属领域内具有一般技能的人士所理解的通常意义。本申请说明书以及权利要求书中使用的“一个”或者“一”等类似词语也不表示数量限制,而是表示存在至少一个。“多个”表示两个或两个以上。“包括”或者“包含”等类似词语意指出现在“包括”或者“包含”前面的元件或者物件涵盖出现在“包括”或者“包含”后面列举的元件或者物件及其等同,并不排除其他元件或者物件。“连接”或者“相连”等类似的词语并非限定于物理的或者机械的连接,而且可以包括电性的连接,不管是直接的还是间接的。“上”和/或“下”等类似词语只是为了便于说明,而并非限于一个位置或者一种空间定向。在本申请说明书和所附权利要求书中所使用的单数形式的“一种”、“所述”和“该”也旨在包括多数形式,除非上下文清楚地表示其他含义。还应当理解,本文中使用的术语“和/或”是指并包含一个或多个相关联的列出项目的任何或所有可能组合。
在封装过程中,芯片的正面贴装于载板上后,在对芯片的背面进行包封时,通常需要高压高温成型的方式形成包封层(即热压塑封),在热压塑封之后,模压成型后的成型产品容易出现翘曲,而使芯片偏离预定粘接位置从而影响后期的布线工艺。请参考图1(a)和图1(b)所示,发明人(们)经过研究发现,对于面板级封装,在热压成型工艺中,由于钢性载板200和包封层204材料的热膨胀系数之间的差异,在升温及降温过程中,载板和包封材料膨胀和收缩的程度不同;且成型的包封材料即包封层204在热压过程中,在常温条件下急速升温到热压温度的急速升温过程中,以及在之后的降温过程中,包封材料中积累了大量作用力F(如图1(a)所示),使得模塑成型后的成型产品出现翘曲现象(如图1(b)所示)。由于翘曲现象的产生,使得后续的布线工艺中,难以定位芯片201在载板200中的精确位置,对布线工艺产生很大影响,甚至使得布线工艺难以进行。特别的,在大型载板中,由于载板的尺寸较大,即便是轻微的载板翘曲,也会使载板200远离中心的外部四周围部分的芯片201相对于模塑成型之前,产生较大尺寸的位置变化。因而,在大型载板封装工艺中,解决模压成型的翘曲问题成为整个工艺的关键之一,翘曲问题甚至限制了载板尺寸的放大化发展,成为大尺寸载板封装中的技术壁垒。发明人(们)进一步研究发现,在模压成型的升降温过程中,包封层表面层直接和热压机的热板接触,其受到的升降温变化幅度最为剧烈,故而此区域中由于升降温过程而积累的应力也最严重,即如图1(a)所示的作用力F,大部分是由于包封层表面层在升降温过程中产生的。即在模压成型后,塑封制品的翘曲很大程度上由于包封层表面层的应力积累产生。
为了解决面板级封装工艺中的上述问题,本申请提供了一种半导体封装方法。在封装过程中,将多个待封装芯片贴装于载板上,所述待封装芯片的正面朝向所述载板。在载板之上对待封装芯片进行封装形成包封层;其中,所述包封层覆盖在所述载板之上,且所述包封层用于包封住所述多个待封装芯片。去除所述包封层远离所述载板的第一表面的表面层。本公开的上述实施方式,去除包封层远离载板的第一表面的表面层,以减小在模压成型的升降温过程中包封层所积累的作用力,从而降低包封层及整个塑封产品的翘曲程度,保证裸片的定位,保证封装的成功率及产品的良率。
如图2、图3(a)-图3(g)、图4、图5和图6所示,本公开提供一种半导体封装方法及半导体封装结构。
图2是根据本公开一实例性实施例提出的半导体封装方法的流程图。如图2所示,半导体封装方法包括下述步骤101、步骤102及步骤103:
在步骤101中,将多个待封装芯片贴装于载板上,所述待封装芯片的正面朝向所述载板。
在一实施例中,载板200的形状可包括:圆形、矩形或其他形状,本实施例中的载板200的形状为矩形。载板200可以是大尺寸的不锈钢板、聚合物基板等。所述待封装芯片201的正面朝向所述载板200。
如图3(a)和3(b)所示,在载板200之上贴装多个待封装芯片201。在一可选实施例中,载板200上设置有粘接层,以将待封装芯片201(图中示出了多个待封装芯片)贴装于载板200上。待封装芯片201通过粘接层设于载板200可以更加牢固的粘贴于载板之上。
粘接层可采用易剥离的材料,以便将载板200和背面封装好的待封装芯片201剥离开来,例如可采用通过加热能够使其失去粘性的热分离材料。
在一些可选实施例中,粘接层可采用两层结构,热分离材料层和芯片附着层,热分离材料层粘贴在载板200上,在加热时会失去粘性,进而能够从载板200上剥离下来,而芯片附着层采用具有粘性的材料层,可以用于粘贴待封装芯片201。而待封装芯片201从载板200剥离开来后,可以通过化学清洗方式去除其上的芯片附着层。在一实施例中,可通过层压、印刷等方式,在载板200上形成粘接层。
在一实施例中,如图3(c)所示,载板200上预先设置有待封装芯片201的粘贴位置,在形成粘接层之后,将待封装芯片201的正面朝向载板200而粘贴在载板200的预定位置A处。在一实施例中,形成粘接层之前,可采用激光、机械刻图、光刻等方式在载板200上预先标识出待封装芯片的粘贴位置,而同时待封装芯片201上也设置有对位标识,以在粘贴时与载板200上的粘贴位置瞄准对位。可以理解的是,一次封装过程中,待封装芯片201可以是多个,即在载板200上同时贴装多个待封装芯片201,进行封装,并在完成封装后,再切割成多个封装体;一个封装体可以包括一个或多个待封装芯片,而多个待封装芯片的位置可以根据实际产品的需要进行自由设置。
在步骤102中,形成包封层,所述包封层覆盖在所述载板之上,且所述包封层用于包封住所述多个待封装芯片。
在步骤103中,去除所述包封层远离所述载板的第一表面的表面层。
包封层204可采用层压环氧树脂膜或ABF(Ajinomoto buildup film)的方式形成,也可以通过对环氧树脂化合物进行注塑成型(Injection molding)、压模成型(Compression molding)或转移成型(Transfer molding)的方式形成。
在一些实施例中,对于露出的载板200上形成有粘接层的,其包封层204形成在待封装芯片201的背面以及露出的粘接层上。包封层204至少将载板200上的待封装芯片201完全包封住,以重新构造一平板结构,以便在将载板200剥离后,能够继续在重新构造的平板结构上进行再布线和封装。
如图3(d)和图3(e)所示,在载板上形成包封层204之后,包封层204包括与载板200相对的第一表面2041。该第一表面2041基本上呈平板状,且与载板200的表面平行。进而,去除包封层204远离载板200的第一表面2041的表面层,以减小在模压成型的升降温过程中包封层所积累的作用力,从而降低包封层及整个塑封产品的翘曲程度。
在一些实施例中,可采用研磨设备对该包封层204远离载板200的第一表面2041的表面层进行研磨以去除包封层204远离载板200的第一表面2041的表面层。当然,在其他实施例中也可采用抛光等其他方式来去除第一表面2041的表面层,本申请对此不做限定,可根据具体应用环境进行设置。
在一些实施例中,包封层204的最大厚度(可简称为包封层的厚度)为180μm-250μm。比如包封层204的最大厚度可为190μm、200μm、210μm、220μm、230μm等。如无特殊说明,该厚度可指直接覆盖在载板200之上的包封层204的厚度,或直接覆盖在载板200之上的包封层204的最大厚度。
发明人(们)通过大量试验得出,在一些实施例中,所去除的包封层204远离载板200的第一表面2041的表面层厚度为10μm-70μm,能够有效减小包封层及塑封产品的翘曲程度。发明人(们)在进行试验中发现,在热压成型的塑封产品中,如果不对包封层204进行处理,不去除第一表面2041的表面层的情况下,塑封产品的翘曲值可达到5mm甚至更大。而在热压成型的塑封产品中,经过步骤103去除第一表面2041的表面层时,塑封产品的翘曲值明显减小,可降至1mm以下。具体地,发明人(们)在实验中发现,在一些实施例中,在去除的第一表面2041的表面层的厚度达到10μm时,便能够有效减小塑封产品的翘曲值。在去除的第一表面层2041的厚度为70μm时,翘曲值可以降到1mm以下。在一些实施例中,再进一步去除第一表面2041的表面层的厚度时,塑封产品的翘曲值变化不再明显。其中,在一些可选实施例中,翘曲值可理解为图3(d)所示的距离D的大小。
需要说明的是,第一表面2041的表面层可以理解为自包封层204第一表面2041向内延伸一定距离的包封层的一部分,比如如图3(e)所示的虚线框部分。
进一步,在一些实施例中,载板200的热膨胀系数与包封层204的热膨胀系数相匹配。比如,载板200可选用热膨胀系数和包封层204的热膨胀系数相同或大致相同的钢性载板,以使封装过程中升温降温时,载板200和包封层204能够保持一致的膨胀收缩程度,从而减小或消除包封层及整个塑封产品的翘曲。
如图3(f)和图3(g)所示,在步骤103中去除包封层204远离载板200的第一表面2041的表面层之后,所述方法包括剥离所述载板,露出所述多个待封装芯片201的正面。
可直接机械的剥离载板200。如果载板200与待封装芯片201的正面之间的粘接层具有热分离材料时,还可以通过加热的方式,使得粘接层上的热分离材料在遇热后降低粘性,进而剥离载板200。载板200剥离后,暴露出了朝向载板200的包封层的下表面和待封装芯片201的正面。
进一步,在剥离所述载板露出多个待封装芯片的正面之后,所述方法包括在所述待封装芯片的正面形成再布线结构。其中,再布线结构用于将所述芯片的正面的焊垫引出。剥离载板200后,得到了包括待封装芯片201以及包封待封装芯片201背面的包封层204的平板结构。在形成的上述平板结构上,可以根据实际情况进行再布线等。
进一步,可选的,在所述去除所述包封层远离所述载板的第一表面的表面层之后,并且在剥离载板200之前,所述封装方法还包括在包封层204远离所述载板的第一表面2041设置支撑板205。
支撑板205可通过贴装的方式设于包封层204之上,当然也可采用其他方式,本申请对此不做限定。
支撑板至少贴装在包封层的第一表面的至少部分区域。如图4所示,在一实施例中,在包封层204的远离载板200的一侧之上贴装支撑板205,且支撑板205覆盖在包封层204远离载板200一侧的全部区域。需要说明的是,图4中示意出了粘结层,其中标号203所指的结构层即为粘结层。
支撑板205的材料强度大于包封层204的材料强度,使得该支撑板205能够有效提高并保证封装过程中封装结构的机械强度,有效抑制各结构变形带来的不利影响,从而提高产品封装的效果。
相应地,本实施例中,可在贴装支撑板205之后再将载板200剥离,露出所述的多个待封装芯片201的正面。
在一些实施例中,在步骤101之前,即在将待封装芯片贴装于载板之前,可以在待封装芯片的正面形成保护层。所述保护层可以在将半导体晶圆切割成多个待封装芯片之前形成在半导体晶圆的正面上,之后再对半导体晶圆进行切割,得到正面形成有保护层的待封装芯片。当然可以理解的是,在工艺允许的情况下,还可以将半导体晶圆切割成待封装芯片后,在每个待封装芯片正面形成保护层,具体根据实际的情况选择。
如图5所示,在半导体晶圆100正面即对应待封装芯片201正面的表面形成一保护层202,之后再将形成有保护层202的所述半导体晶圆100沿着切割道进行切割,得到多个形成有保护层的待封装芯片201。正面形成有保护层202的待封装芯片201同样可通过粘接层贴装于载板200之上。
保护层202采用绝缘材料,如聚酰亚胺、环氧树脂、ABF(Ajinomoto buildup film)以及PBO(Polybenzoxazole)等。可选地,保护层的材料选择绝缘,且能够适应化学清洗、研磨等的材料。保护层可以通过层压(Lamination)、涂覆(Coating)、印刷(Printing)等方式形成在半导体晶圆上。
在利用包封层204包封时,由于包封层在成型时需要高压成型,在此过程中包封材料容易渗透到载板200与待封装芯片201之间。通过在待封装芯片201外形成一层保护层202,保护层202能够防止包封材料渗透到待封装芯片201表面,而且即使包封材料有渗入,在与载板剥离之后,还可以通过化学方式或者研磨方式直接处理保护层202的表面,而不会直接接触到待封装芯片201的正面,进而无法破坏待封装芯片201正面的电路结构。
进一步,在待封装芯片201正面形成有保护层202的实施例中,在剥离载板200之后,则相应露出所述保护层202。
在待封装芯片201正面形成有保护层202的实施例中,同样可直接机械的剥离载板200。如果载板200与保护层202之间的粘接层具有热分离材料时,还可以通过加热的方式,使得粘接层上的热分离材料在遇热后降低粘性,进而剥离载板200。载板200剥离后,暴露出了朝向载板200的包封层的下表面和保护层202。剥离载板200后,得到了包括待封装芯片201、覆盖在待封装芯片201正面的保护层202以及包封待封装芯片201背面的包封层204的平板结构。在形成的上述平板结构上,可以根据实际情况进行再布线等。
本公开实施例中,在剥离了载板200之后,暴露出保护层202以及包封层204的表面,此时粘接层中芯片附着层还存在于保护层202和包封层204的表面,而通过化学方式去除时,保护层202还能够保护待封装芯片表面不受破坏;在完全去除粘接层后,如果之前渗入了包封材料时,还可以采用化学清洗或研磨的方式使得表面平整,有利于后面布线;而如果没有保护层,则无法通过化学方式或者研磨的方式处理待封装芯片表面,以免破坏待封装芯片正面的电路。
进一步,如图6所示,在待封装芯片201正面形成有保护层202的实施例中,此处以包封层204上未设置有支撑板为例进行说明,可以理解,此处描述对于包封层204上设置支撑板的实施例同样适用。在剥离载板200之后,可在所述保护层202上与多个所述待封装芯片201的焊垫相对应的位置处形成保护层开口2021,每个保护层开口2021至少对应位于待封装芯片201的焊垫或者从焊垫引出的线路上,使得待封装芯片201正面的焊垫或者从焊垫引出的线路从保护层开口2021暴露出来。如果保护层材料是激光反应性材料,可以采用激光图形化的方式一次形成一个保护层开口2021的方式开孔;如果保护层材料是光敏材料,则可以采用光刻图形化方式,一次形成多个保护层开口2021的开孔方式。保护层开口2021的形状可以是圆的,当然也可以是其他形状如椭圆形、方形、线形等。
进一步,在形成保护层开口2021之后,可在待封装芯片201的所述保护层202上进行再布线,即形成再布线结构。
本实施例中,待封装芯片201正面具有芯片内部电路的焊垫,通过在待封装芯片201正面上进行再布线,可以将这些焊垫引出。所述再布线结构可包括形成于所述保护层202和露出的包封层204上的第一再布线层,且通过保护层开口2021与芯片201的焊垫电连接。
该再布线结构还可包括形成于第一再布线层以及露出的保护层202和包封层204上正面包封层,且该正面包封层具有开口。该开口内设置有与第一再布线层电连接的导电凸柱,以将芯片201正面的焊垫引出。
进一步,在一实施例中,可在芯片201的正面进行重复再布线,比如可以同样地方式在正面包封层外形成第二再布线层或更多个再布线层,以实现产品的多层再布线。
需要说明的是,对待封装芯片201进行封装时,可以在剥离载板200之后在待封装芯片201的正面进行再布线,形成再布线结构。当然,也可在将待封装芯片201贴装于载板200之前在待封装芯片201的正面进行再布线,形成再布线结构。该再布线结构同样可包括一层或多层再布线层。且对于待封装芯片201的正面设有保护层或没有保护层的实施例中,均可在将待封装芯片201贴装于载板之前进行再布线。具体再布线的相关操作可参照上述相关描述,此处不予以赘述。
进一步,需要说明的是,在多个待封装芯片201一起封装的情况,完成封装后,可通过激光或机械切割方式将整个封装结构切割成多个封装体,形成具有单个芯片的封装体结构。
在本申请中,所述装置实施例与方法实施例在不冲突的情况下,可以互为补充。
以上所述仅为本申请的较佳实施例而已,并不用以限制本申请,凡在本申请的精神和原则之内,所做的任何修改、等同替换、改进等,均应包含在本申请保护的范围之内。
Claims (10)
1.一种半导体封装方法,其特征在于,其包括:
将多个待封装芯片贴装于载板上,所述待封装芯片的正面朝向所述载板;
形成包封层,所述包封层覆盖在所述载板之上,且所述包封层用于包封住所述多个待封装芯片;
去除所述包封层远离所述载板的第一表面的表面层。
2.如权利要求1所述的半导体封装方法,其特征在于,所述去除的包封层远离所述载板的第一表面的表面层厚度为10μm-70μm。
3.如权利要求1所述的半导体封装方法,其特征在于,所述包封层的最大厚度为180μm-250μm。
4.如权利要求1所述的半导体封装方法,其特征在于,所述去除所述包封层远离所述载板的第一表面的表面层包括:
采用研磨设备对所述包封层远离所述载板的第一表面的表面层进行研磨。
5.如权利要求1所述的半导体封装方法,其特征在于,所述载板的热膨胀系数与所述包封层的热膨胀系数相匹配。
6.如权利要求1所述的半导体封装方法,其特征在于,在所述将多个待封装芯片贴装于载板之前,所述方法包括:
在所述多个待封装芯片的正面形成保护层。
7.如权利要求1-6中任意一项所述的半导体封装方法,其特征在于,在去除所述包封层远离所述载板的第一表面的表面层之后,所述方法包括:
剥离所述载板,露出所述多个待封装芯片的正面。
8.如权利要求7所述的半导体封装方法,其特征在于,在所述剥离所述载板,露出所述多个待封装芯片的正面之后,所述方法包括:
在所述待封装芯片的正面形成再布线结构,所述再布线结构用于将所述芯片的正面的焊垫引出。
9.如权利要求8所述的半导体封装方法,其特征在于,在所述去除所述包封层远离所述载板的第一表面的表面层之后,剥离所述载板之前,所述方法包括在所述包封层远离所述载板的一侧设置支撑板。
10.如权利要求9所述的半导体封装方法,其特征在于,在所述待封装芯片的正面形成再布线结构之后,所述方法包括剥离所述支撑板。
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Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN106684051A (zh) * | 2017-01-25 | 2017-05-17 | 江苏长电科技股份有限公司 | 一种金属柱导通芯片级封装结构及其工艺方法 |
CN108172551A (zh) * | 2016-11-29 | 2018-06-15 | Pep创新私人有限公司 | 芯片封装方法及封装结构 |
CN108231606A (zh) * | 2016-11-29 | 2018-06-29 | Pep创新私人有限公司 | 芯片封装方法及封装结构 |
CN109216289A (zh) * | 2017-07-03 | 2019-01-15 | 台湾积体电路制造股份有限公司 | 半导体装置封装以及形成半导体装置封装的方法 |
CN109244230A (zh) * | 2018-11-09 | 2019-01-18 | 江阴长电先进封装有限公司 | 一种声表面滤波芯片的封装结构及其封装方法 |
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-
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Patent Citations (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN108172551A (zh) * | 2016-11-29 | 2018-06-15 | Pep创新私人有限公司 | 芯片封装方法及封装结构 |
CN108231606A (zh) * | 2016-11-29 | 2018-06-29 | Pep创新私人有限公司 | 芯片封装方法及封装结构 |
CN106684051A (zh) * | 2017-01-25 | 2017-05-17 | 江苏长电科技股份有限公司 | 一种金属柱导通芯片级封装结构及其工艺方法 |
CN109216289A (zh) * | 2017-07-03 | 2019-01-15 | 台湾积体电路制造股份有限公司 | 半导体装置封装以及形成半导体装置封装的方法 |
CN109346416A (zh) * | 2018-09-26 | 2019-02-15 | 广西桂芯半导体科技有限公司 | 一种芯片封装方法 |
CN109244230A (zh) * | 2018-11-09 | 2019-01-18 | 江阴长电先进封装有限公司 | 一种声表面滤波芯片的封装结构及其封装方法 |
Cited By (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
CN113582125A (zh) * | 2021-07-21 | 2021-11-02 | 深圳清华大学研究院 | 一种超滑封装器件及其封装方法 |
CN113582125B (zh) * | 2021-07-21 | 2023-06-06 | 深圳清华大学研究院 | 一种超滑封装器件及其封装方法 |
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