CN103745968B - 封装结构及其制备方法 - Google Patents
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Abstract
本发明提供了一种封装结构及其制备方法，引线框架包括多个引脚，引脚用于电连接芯片的一面为顶面，与所述顶面相对的一面为底面，所述顶面和底面之间的侧面为两个相对的第一侧面及两个相对的第二侧面，所述第一侧面比所述第二侧面狭长；所述顶面和底面之间至少具有一截面，所述顶面的宽度为第一宽度，所述截面的宽度为第二宽度，所述第二宽度小于所述第一宽度，其中，所述顶面的宽度为在顶面处两个第一侧面之间的距离；所述截面的宽度为在截面处两个第一侧面之间的距离，从而有利于增加引脚侧面与塑封料相接触的面积有利于锁定住塑封料，使得塑封料不易破裂，且增加了塑封料破裂的路径或水汽和其他污染物进入内部元件的路径，提高了封装的可靠度。
Description
技术领域
本发明涉及集成电路制造技术领域，特别涉及一种封装结构及其制备方法。
背景技术
集成电路塑封中使用的引线框架是集成电路封装的一种主要结构材料。它在集成电路封装结构中主要起承载芯片的作用，同时起连接芯片与外部线路板电信号的作用。
具体的，请参考图1～图3，其中，图1为现有的封装结构的立体示意图；图2为图1所示的封装结构的AA’剖面图；图3为图1所示的封装结构的BB’剖面图。
如图1所示，现有的封装结构1包括引线框架10、芯片11以及用于将所述芯片11电连接到所述引线框架10上的电连接体12。请参考图2和图3，进一步的，还可包括囊封引线框架10、芯片11以及电连接体12的塑封料13（图1中未示出），所述塑封料13用于防止外部水汽或者污染物进入封装结构1内部，以保护封装结构1的内部元件。其中，用语“囊封”指不完全包封、包裹，可有部分器件暴露于所述塑封料之外。
但是，封装结构1中采用的用于将芯片11与外部电路相连的引线框架10的引脚的形状为规则的几何体（如长方体），引脚在AA’方向与BB’方向的剖面图均为规则的矩形。这样的结构不利于在引脚的侧面（除连接芯片11的顶面以及与所述顶面相对的底面之外，较狭长的两个面）锁定住塑封料13，容易引起塑封料13破裂，从而使外部水汽或者其他污染物进入封装结构1内部而造成内部元件的损坏。而且这种结构的引脚的各个侧面均为平面结构，不利于增加引线框架10与塑封料13的接触面积，从而不利于增加塑封料13破裂的路径或水汽和其他污染物进入内部元件的路径，而影响了封装结构1的可靠度。
发明内容
本发明的目的在于提供一种封装结构及其制备方法，以解决现有的封装结构容易引起塑封料破裂，从而使外部水汽或者其他污染物进入封装结构内部而造成内部元件的损坏；以及现有的封装结构不利于增加塑封料破裂的路径或水汽和其他污染物进入内部元件的路径，而影响了封装结构的可靠度的问题。
为解决上述技术问题，本发明提供一种封装结构，所述封装结构包括：引线框架、芯片层、电连接体及塑封料，所述芯片层位于所述引线框架上方，所述芯片层至少包括一块芯片，所述芯片的有源面通过电连接体电连接到所述引线框架上；所述塑封料囊封所述芯片层、电连接体及引线框架；
其中，所述引线框架包括多个引脚，所述引脚用于电连接芯片的一面为顶面，与所述顶面相对的一面为底面，所述顶面和底面之间的侧面为两个相对的第一侧面及两个相对的第二侧面，所述第一侧面比所述第二侧面狭长；
所述顶面和底面之间至少具有一截面，所述顶面的宽度为第一宽度，所述截面的宽度为第二宽度，所述第二宽度小于所述第一宽度，其中，所述顶面的宽度为在顶面处两个第一侧面之间的距离；所述截面的宽度为在截面处两个第一侧面之间的距离。
可选的，在所述的封装结构中，所述塑封料贴合每个引脚的两个第一侧面。
可选的，在所述的封装结构中，所述电连接体为导电凸块，所述芯片通过所述导电凸块电连接到所述引线框架上。
可选的，在所述的封装结构中，所述电连接体为金属引线，所述芯片通过所述金属引线电连接到所述引线框架上。
可选的，在所述的封装结构中，所述顶面、底面及截面相互平行。
可选的，在所述的封装结构中，所述顶面、底面及截面的形状均为矩形。
可选的，在所述的封装结构中，所述顶面与所述底面之间的截面宽度，由顶面至底面先依次减小，然后保持不变。
可选的，在所述的封装结构中，所述顶面与所述底面之间具有一中间面，所述顶面与所述中间面之间的截面面积，由顶面至中间面先依次减小，然后依次增大；所述底面与所述中间面之间的截面面积，由底面至中间面先依次减小，然后依次增大。
可选的，在所述的封装结构中，所述顶面与所述底面之间的截面宽度，由顶面至底面先依次减小，然后依次增大。
本发明还提供一种封装结构的制备方法，所述封装结构的制备方法包括：
形成引线框架，所述引线框架包括多个引脚，所述引脚用于电连接芯片的一面为顶面，与所述顶面相对的一面为底面，所述顶面和底面之间的侧面为两个相对的第一侧面及两个相对的第二侧面，所述第一侧面比所述第二侧面狭长；所述顶面和底面之间至少具有一截面，所述顶面的宽度为第一宽度，所述截面的宽度为第二宽度，所述第二宽度小于所述第一宽度，其中，所述顶面的宽度为在顶面处两个第一侧面之间的距离；所述截面的宽度为在截面处两个第一侧面之间的距离；
通过电连接体将芯片层电连接到所述引线框架中的引脚的顶面；
利用塑封料囊封所述芯片层、电连接体及引线框架。
可选的，在所述的封装结构的制备方法中，所述塑封料贴合每个引脚的两个第一侧面。
可选的，在所述的封装结构的制备方法中，形成引线框架包括：
提供多个金属块；
对所述多个金属块执行冲压工艺以形成多个引脚，所述引脚的顶面与底面之间的截面宽度，由顶面至底面先依次减小，然后保持不变。
可选的，在所述的封装结构的制备方法中，形成引线框架包括：
提供一金属板；
在所述金属板的顶面与底面设置特定图案的抗蚀刻膜，暴露出部分金属板；
用蚀刻液在预定时间段内刻蚀暴露的金属板使得金属板断开以形成多个引脚，所述引脚的顶面与底面之间具有一中间面，所述顶面与所述中间面之间的截面面积，由顶面至中间面先依次减小，然后依次增大；所述底面与所述中间面之间的截面面积，由底面至中间面先依次减小，然后依次增大；或者所述引脚的顶面与底面之间的截面宽度，由顶面至底面先依次减小，然后依次增大。
可选的，在所述的封装结构的制备方法中，
用蚀刻液在第一时间段内刻蚀暴露的金属板使得金属板断开以形成多个引脚，所述引脚的顶面与底面之间具有一中间面，所述顶面与所述中间面之间的截面面积，由顶面至中间面先依次减小，然后依次增大；所述底面与所述中间面之间的截面面积，由底面至中间面先依次减小，然后依次增大；
用蚀刻液在第二时间段内刻蚀暴露的金属板使得金属板断开以形成多个引脚，所述引脚的顶面与底面之间的截面宽度，由顶面至底面先依次减小，然后依次增大；
其中，所述第二时间段比第一时间段长。
可选的，在所述的封装结构的制备方法中，用蚀刻液刻蚀暴露的金属板包括：
用蚀刻液同时从顶面和底面刻蚀暴露的金属板。
在本发明提供的封装结构及其制备方法中，所述引线框架包括多个引脚，所述引脚用于电连接芯片的一面为顶面，与所述顶面相对的一面为底面，所述顶面和底面之间的侧面为两个相对的第一侧面及两个相对的第二侧面，所述第一侧面比所述第二侧面狭长；所述顶面和底面之间至少具有一截面，所述顶面的宽度为第一宽度，所述截面的宽度为第二宽度，所述第二宽度小于所述第一宽度，其中，所述顶面的宽度为在顶面处两个第一侧面之间的距离；所述截面的宽度为在截面处两个第一侧面之间的距离，从而有利于增加引脚侧面与塑封料相接触的面积以及有利于锁定住塑封料，使得塑封料不易破裂，且增加了塑封料破裂的路径或水汽和其他污染物进入内部元件的路径，提高了封装的可靠度。
附图说明
图1是现有的封装结构的立体示意图；
图2是图1所示的封装结构的AA’剖面图；
图3是图1所示的封装结构的BB’剖面图；
图4是本发明实施例一的封装结构的立体示意图；
图5是图4所示的封装结构的AA’剖面图；
图6是图4所示的封装结构的BB’剖面图；
图7是图4所示的封装结构中的引线框架的放大立体图；
图8～图10是图7所示的引线框架的形成过程示意图；
图11是本发明实施例二的封装结构的剖面示意图；
图12是图11所示的封装结构中的引线框架的放大立体图；
图13是本发明实施例三的封装结构的剖面示意图；
图14是图13所示的封装结构中的引线框架的放大立体图；
图15是形成图14所示的引线框架的金属块示意图。
具体实施方式
以下结合附图和具体实施例对本发明提出的封装结构及其制备方法作进一步详细说明。根据下面说明和权利要求书，本发明的优点和特征将更清楚。需说明的是，附图均采用非常简化的形式且均使用非精准的比例，仅用以方便、明晰地辅助说明本发明实施例的目的。
【实施例一】
请参考图4～图6，其中，图4是本发明实施例一的封装结构的立体示意图；图5是图4所示的封装结构的AA’剖面图；图6是图4所示的封装结构的BB’剖面图。具体的，如图4～6所示，在本申请实施例一中，所述封装结构2包括：引线框架20、芯片层、电连接体22及塑封料23，所述芯片层位于所述引线框架20上方，所述芯片层至少包括一块芯片21，所述芯片21的有源面通过电连接体22电连接到所述引线框架20上；所述塑封料23囊封所述芯片层、电连接体22及引线框架20；
其中，所述引线框架20包括多个引脚200，所述引脚200用于电连接芯片21的一面为顶面，与所述顶面相对的一面为底面，所述顶面和底面之间的侧面为两个相对的第一侧面及两个相对的第二侧面，所述第一侧面比所述第二侧面狭长；
所述顶面和底面之间至少具有一截面，所述顶面的宽度为第一宽度，所述截面的宽度为第二宽度，所述第二宽度小于所述第一宽度，其中，所述顶面的宽度为在顶面处两个第一侧面之间的距离；所述截面的宽度为在截面处两个第一侧面之间的距离。
在本申请实施例一中，所述引脚的顶面与底面之间具有一中间面，所述顶面与所述中间面之间的截面面积，由顶面至中间面先依次减小，然后依次增大；所述底面与所述中间面之间的截面面积，由底面至中间面先依次减小，然后依次增大。
可见，在本申请实施例中，增加了第一侧面（即狭长侧面）的面积，相对于增加第二侧面的面积，增加的面积更长，从而也更加有利于锁定塑封料。
在本申请实施例中，所述塑封料23可露出所述引线框架20中每个引脚200的底面以及与所述底面相连的四个侧面的一部分。进一步的，所述塑封料23贴合每个引脚200的两个第一侧面。
在本申请实施例中，所述电连接体22为导电凸块，所述芯片21的有源面朝向所述引线框架20并通过所述导电凸块电连接到所述引线框架20上。在本申请的其他实施例中，所述电连接体22还可以为金属引线，所述芯片21的有源面背向所述引线框架20并通过所述金属引线电连接到所述引线框架20上。
在此，所述图4可以与图1对比参考，图5可以与图2对比参考，图6可以与图3对比参考。根据对比可见，对于AA’剖面而言，本申请实施例一与现有的封装结构相同。差别主要体现在图6所示的BB’剖面上，主要与图3不同的是，在本申请实施例一中，所述顶面T和底面B之间至少具有一截面，其中，所述顶面T的宽度为第一宽度，所述截面的宽度为第二宽度，所述第二宽度小于所述第一宽度；进一步的，所述顶面T与所述底面B之间具有一中间面M，所述顶面T与所述中间面M之间的截面面积，由顶面T至中间面M先依次减小，然后依次增大；所述底面B与所述中间面M之间的截面面积，由底面B至中间面M先依次减小，然后依次增大。由此，图6所示的引脚200的两条侧边（由于是剖面图，在此侧面便以侧边的形式出现）较图3所示的引脚100的两条侧边长，即图6所示的引脚200的侧面面积得到了增加，从而便可使得塑封料不易破裂，且增加了塑封料破裂的路径或水汽和其他污染物进入内部元件的路径，提高了封装的可靠度。
进一步的，请参考图7，其为图4所示的封装结构中的引线框架的放大立体图。如图7所示，所述引线框架20包括：多个引脚200，所述引脚200用于电连接芯片的一面为顶面T，与所述顶面T相对的一面为底面B，所述顶面T和底面B之间的侧面为两个相对的第一侧面及两个相对的第二侧面，所述第一侧面比所述第二侧面狭长；所述顶面T和底面B之间至少具有一截面，所述顶面T的宽度为第一宽度，所述截面的宽度为第二宽度，所述第二宽度小于所述第一宽度，其中，所述顶面的宽度为在顶面处两个第一侧面之间的距离；所述截面的宽度为在截面处两个第一侧面之间的距离。
在本申请实施例一中，所述顶面T、底面B及截面相互平行；进一步的，所述顶面T、底面B及截面的形状均为矩形。请继续参考图7，在本申请实施例一中，所述顶面T与所述底面B之间具有一中间面M，所述顶面T与所述中间面M之间的截面面积，由顶面T至中间面M先依次减小，然后依次增大；所述底面B与所述中间面M之间的截面面积，由底面B至中间面M先依次减小，然后依次增大。也就是说，在本申请实施例中，所述顶面T和底面B之间的截面的宽度有的小于所述顶面T的宽度、也有的可能大于所述顶面T的宽度。
进一步的，请参考图8～图10，其为图7所示的引线框架的形成过程示意图。
首先，如图8所示，提供一金属板201。优选的，所述金属板201为长方体型。进一步的，所述长方体型的金属板201的宽度与所要形成的引脚的长度（即两个第二侧面之间的距离）相同、所述长方体型的金属板201的高度与所要形成的引脚的高度（即顶面与底面之间的距离）相同。由此，将极大的简化后续的蚀刻工艺。在本申请的其他实施例中，所述金属板201也可以是其他形状，本申请对此并不做限定。
接着，如图9所示，在所述金属板201的顶面与底面设置特定图案的抗蚀刻膜202，暴露出部分金属板201。具体的，可先在所述金属板201的顶面和底面各形成一抗蚀刻膜；接着，对所述抗蚀刻膜执行光刻及刻蚀工艺，从而形成特定图案的抗蚀刻膜202，其中，所述特定图案的抗蚀刻膜202的宽度与所要形成的引脚400的顶面宽度相同。
接着，如图10所示，用蚀刻液在预定时间段内刻蚀暴露的金属板201使得金属板201断开。通过刻蚀工艺，便可形成图7所示的引线框架。具体的，形成多个引脚200，所述引脚的顶面T与底面B之间具有一中间面M，所述顶面T与所述中间面M之间的截面面积，由顶面T至中间面M先依次减小，然后依次增大；所述底面B与所述中间面M之间的截面面积，由底面B至中间面M先依次减小，然后依次增大。进一步的，形成多个引脚200之后，还包括去除每个引脚200的顶面与底面的特定图案的抗蚀刻膜202。
请继续参考图10，在本申请实施例中，用蚀刻液同时从顶面和底面刻蚀暴露的金属板201，由此能够减小制备引线框架2的用时，提高制备引线框架2的效率，降低生产成本。进一步的，从顶面和底面刻蚀暴露的金属板201的刻蚀深度均为50%以上的金属板厚度。
在形成了引线框架20之后，接着，通过电连接体23将芯片层电连接到所述引线框架20上，由此便可形成封装结构2。进一步的，封装结构2的制备方法还包括：在通过电连接体22将芯片层电连接到所述引线框架20上之后，利用塑封料23囊封所述芯片层、电连接体22及引线框架20。其中，所述塑封料23贴合每个引脚200的两个第一侧面。
【实施例二】
请参考图11，其为本发明实施例二的封装结构的剖面示意图。如图11所示，在本申请实施例二中，所述封装结构3包括：引线框架30、芯片层、电连接体32及塑封料33，所述芯片层位于所述引线框架30上方，所述芯片层至少包括一块芯片31，所述芯片31的有源面通过电连接体32电连接到所述引线框架30上；所述塑封料33囊封所述芯片层、电连接体32及引线框架30；
其中，所述引线框架30包括多个引脚300，所述引脚300用于电连接芯片31的一面为顶面，与所述顶面相对的一面为底面，所述顶面和底面之间的侧面为两个相对的第一侧面及两个相对的第二侧面，所述第一侧面比所述第二侧面狭长；
所述顶面和底面之间至少具有一截面，所述顶面的宽度为第一宽度，所述截面的宽度为第二宽度，所述第二宽度小于所述第一宽度，其中，所述顶面的宽度为在顶面处两个第一侧面之间的距离；所述截面的宽度为在截面处两个第一侧面之间的距离。
在本申请实施例二中，所述引脚的顶面与底面之间的截面宽度，由顶面至底面先依次减小，然后依次增大。
可见，在本申请实施例中，增加了第一侧面（即狭长侧面）的面积，相对于增加第二侧面的面积，增加的面积更长，从而也更加有利于锁定塑封料。
在本申请实施例中，所述塑封料33可露出所述引线框架30中每个引脚300的底面以及与所述底面相连的四个侧面的一部分。进一步的，所述塑封料33贴合每个引脚300的两个第一侧面。
在本申请实施例中，所述电连接体32为导电凸块，所述芯片31的有源面朝向所述引线框架30并通过所述导电凸块电连接到所述引线框架30上。在本申请的其他实施例中，所述电连接体32还可以为金属引线，所述芯片31的有源面朝向所述引线框架30并通过所述金属引线电连接到所述引线框架30上。
在此，图11可以与图3对比参考，与图3不同的是，在本申请实施例二中，所述顶面T和底面B之间至少具有一截面，其中，所述顶面T的宽度为第一宽度，所述截面的宽度为第二宽度，所述第二宽度小于所述第一宽度；进一步的，所述顶面T与所述底面B之间的截面宽度，由顶面T至底面B先依次减小，然后依次增大。由此，图11所示的引脚300的两条侧边（由于是剖面图，在此侧面便以侧边的形式出现）较图3所示的引脚100的两条侧边长，即图11所示的引脚300的侧面面积得到了增加，从而便可使得塑封料不易破裂，且增加了塑封料破裂的路径或水汽和其他污染物进入内部元件的路径，提高了封装的可靠度。
进一步的，请参考图12，其为图11所示的封装结构中的引线框架的放大立体图。如图12所示，所述引线框架30包括：多个引脚300，所述引脚300用于电连接芯片的一面为顶面T，与所述顶面T相对的一面为底面B，所述顶面T和底面B之间的侧面为两个相对的第一侧面及两个相对的第二侧面，所述第一侧面比所述第二侧面狭长；所述顶面T和底面B之间至少具有一截面，所述顶面T的宽度为第一宽度，所述截面的宽度为第二宽度，所述第二宽度小于所述第一宽度，其中，所述顶面的宽度为在顶面处两个第一侧面之间的距离；所述截面的宽度为在截面处两个第一侧面之间的距离。
在本申请实施例二中，所述顶面T、底面B及截面相互平行；进一步的，所述顶面T、底面B及截面的形状均为矩形。请继续参考图12，在本申请实施例二中，所述顶面T与所述底面B之间的截面宽度，由顶面T至底面B先依次减小，然后依次增大。也就是说，在本申请实施例中，所述顶面T和底面B之间的截面的宽度有的小于所述顶面T的宽度、也有的可能大于所述顶面T的宽度。
其中，所述引线框架30的形成方法可相应参考实施例一，本实施例二中的引线框架30可在实施例一中的引线框架20的基础上，通过进一步刻蚀得到，本申请对此不再赘述。例如，在使用相同蚀刻液的情况下，设形成实施例一中的引线框架20所用的刻蚀时间段为第一时间段，形成本实施例二中的引线框架30所用的刻蚀时间段为第二时间段，则第二时间段大于第一时间段。又如，在相同长度的刻蚀时间段下，相较于实施例二所选用的蚀刻液，实施例一可选用刻蚀能力弱的蚀刻液。此外，在本申请实施例中，从顶面和底面刻蚀暴露的金属板的刻蚀深度均为60%～80%的金属板厚度。相应的，在形成了引线框架30后，便可通过电连接体32将芯片层电连接到所述引线框架30上；进一步的，利用塑封料33囊封所述芯片层、电连接体32及引线框架30，由此便可形成封装结构3。其中，所述塑封料33贴合每个引脚300的两个第一侧面。
【实施例三】
请参考图13，其为本发明实施例三的封装结构的剖面示意图。如图13所示，在本申请实施例三中，所述封装结构4包括：引线框架40、芯片层、电连接体42及塑封料43，所述芯片层位于所述引线框架40上方，所述芯片层至少包括一块芯片41，所述芯片41的有源面通过电连接体42电连接到所述引线框架40上；所述塑封料43囊封所述芯片层、电连接体42及引线框架40；
其中，所述引线框架40包括多个引脚400，所述引脚400用于电连接芯片41的一面为顶面，与所述顶面相对的一面为底面，所述顶面和底面之间的侧面为两个相对的第一侧面及两个相对的第二侧面，所述第一侧面比所述第二侧面狭长；
所述顶面和底面之间至少具有一截面，所述顶面的宽度为第一宽度，所述截面的宽度为第二宽度，所述第二宽度小于所述第一宽度，其中，所述顶面的宽度为在顶面处两个第一侧面之间的距离；所述截面的宽度为在截面处两个第一侧面之间的距离。
在本申请实施例三中，所述顶面与所述底面之间的截面宽度，由顶面至底面先依次减小，然后保持不变。
可见，在本申请实施例中，增加了第一侧面（即狭长侧面）的面积，相对于增加第二侧面的面积，增加的面积更长，从而也更加有利于锁定塑封料。
在本申请实施例中，所述塑封料43可露出所述引线框架40中每个引脚400的底面以及与所述底面相连的四个侧面的一部分。所述塑封料43贴合每个引脚400的两个第一侧面。
在本申请实施例中，所述电连接体42为导电凸块，所述芯片41的有源面朝向所述引线框架40并通过所述导电凸块电连接到所述引线框架40上。在本申请的其他实施例中，所述电连接体42还可以为金属引线，所述芯片41的有源面朝向所述引线框架40并通过所述金属引线电连接到所述引线框架40上。
在此，图13可以与图3对比参考，与图3不同的是，在本申请实施例三中，所述顶面T和底面B之间至少具有一截面，其中，所述顶面T的宽度为第一宽度，所述截面的宽度为第二宽度，所述第二宽度小于所述第一宽度；进一步的，所述顶面T与所述底面B之间的截面宽度，由顶面T至底面B先依次减小，然后保持不变。由此，图13所示的引脚400的两条侧边（由于是剖面图，在此侧面便以侧边的形式出现）较图3所示的引脚100的两条侧边长，即图13所示的引脚400的侧面面积得到了增加，从而便可使得塑封料不易破裂，且增加了塑封料破裂的路径或水汽和其他污染物进入内部元件的路径，提高了封装的可靠度。
进一步的，请参考图14，其为图14所示的封装结构中的引线框架的放大立体图。如图14所示，所述引线框架40包括：多个引脚400，所述引脚400用于电连接芯片的一面为顶面T，与所述顶面T相对的一面为底面B，所述顶面T和底面B之间的侧面为两个相对的第一侧面及两个相对的第二侧面，所述第一侧面比所述第二侧面狭长；所述顶面T和底面B之间至少具有一截面，所述顶面T的宽度为第一宽度，所述截面的宽度为第二宽度，所述第二宽度小于所述第一宽度，其中，所述顶面的宽度为在顶面处两个第一侧面之间的距离；所述截面的宽度为在截面处两个第一侧面之间的距离。
在本申请实施例三中，所述顶面T、底面B及截面相互平行；进一步的，所述顶面T、底面B及截面的形状均为矩形。请继续参考图14，在本申请实施例二中，所述顶面T与所述底面B之间的截面宽度，由顶面T至底面B先依次减小，然后保持不变。也就是说，在本申请实施例中，所述顶面T和底面B之间的截面的宽度均小于所述顶面T的宽度。
进一步的，请参考图15，其为形成图14所示的引线框架的金属块示意图。如图15所示，在本申请实施例三中，所述引线框架的制备方法包括：提供多个金属块401。优选的，所述金属块401为长方体型。进一步的，所述长方体型的金属块401的长度与所要形成的引脚的长度（即引脚400的两个第二侧面之间的距离）相同、所述长方体型的金属块401的宽度与所要形成的引脚的顶面的宽度（即引脚400的两个第一侧面在顶面处的距离）相同、所述长方体型的金属块201的高度与所要形成的引脚的高度（即引脚400的顶面与地面之间的距离）相同。由此，将极大的简化后续冲压工艺。在本申请的其他实施例中，所述金属块401也可以是其他形状，本申请对此并不做限定。
接着，对所述多个金属块401执行冲压工艺，形成如图14所示的引线框架40。具体的，形成多个引脚400，每个引脚400用于电连接芯片的一面为顶面，与所述顶面相对的一面为底面，所述顶面和底面之间至少具有一截面，其中，所述顶面的宽度为第一宽度，所述截面的宽度为第二宽度，所述第二宽度小于所述第一宽度。所述顶面与所述底面之间的截面宽度，由顶面至底面先依次减小，然后保持不变。相应的，在形成了引线框架40后，便可通过电连接体42将芯片层电连接到所述引线框架40上；进一步的，利用塑封料43囊封所述芯片层、电连接体42及引线框架40，由此便可形成封装结构4。其中，所述塑封料43贴合每个引脚400的两个第一侧面。
综上可见，在本发明实施例提供的封装结构及其制备方法中，引脚的顶面和底面之间至少具有一截面，其中，所述顶面的宽度为第一宽度，所述截面的宽度为第二宽度，所述第二宽度小于所述第一宽度，从而有利于增加引脚侧面与塑封料相接触的面积以及有利于锁定住塑封料，使得塑封料不易破裂，且增加了塑封料破裂的路径或水汽和其他污染物进入内部元件的路径，提高了封装的可靠度。
上述描述仅是对本发明较佳实施例的描述，并非对本发明范围的任何限定，本发明领域的普通技术人员根据上述揭示内容做的任何变更、修饰，均属于权利要求书的保护范围。
Claims (13)
1.一种封装结构，其特征在于，包括：引线框架、芯片层、电连接体及塑封料，所述芯片层位于所述引线框架上方，所述芯片层至少包括一块芯片，所述芯片的有源面通过电连接体电连接到所述引线框架上；所述塑封料囊封所述芯片层、电连接体及引线框架；
其中，所述引线框架包括多个引脚，所述引脚用于电连接芯片的一面为顶面，与所述顶面相对的一面为底面，所述顶面和底面之间的侧面为两个相对的第一侧面及两个相对的第二侧面，所述第一侧面比所述第二侧面狭长；
所述顶面和底面之间至少具有一截面，所述顶面的宽度为第一宽度，所述截面的宽度为第二宽度，所述第二宽度小于所述第一宽度，其中，所述顶面的宽度为在顶面处两个第一侧面之间的距离；所述截面的宽度为在截面处两个第一侧面之间的距离；
其中，所述塑封料贴合每个引脚的两个第一侧面。
2.如权利要求1所述的封装结构，其特征在于，所述电连接体为导电凸块，所述芯片通过所述导电凸块电连接到所述引线框架上。
3.如权利要求1所述的封装结构，其特征在于，所述电连接体为金属引线，所述芯片通过所述金属引线电连接到所述引线框架上。
4.如权利要求1所述的封装结构，其特征在于，所述顶面、底面及截面相互平行。
5.如权利要求1所述的封装结构，其特征在于，所述顶面、底面及截面的形状均为矩形。
6.如权利要求1～5中任一项所述的封装结构，其特征在于，所述顶面与所述底面之间的截面宽度，由顶面至底面先依次减小，然后保持不变。
7.如权利要求1～5中任一项所述的封装结构，其特征在于，所述顶面与所述底面之间具有一中间面，所述顶面与所述中间面之间的截面面积，由顶面至中间面先依次减小，然后依次增大；所述底面与所述中间面之间的截面面积，由底面至中间面先依次减小，然后依次增大。
8.如权利要求1～5中任一项所述的封装结构，其特征在于，所述顶面与所述底面之间的截面宽度，由顶面至底面先依次减小，然后依次增大。
9.一种封装结构的制备方法，其特征在于，包括：
形成引线框架，所述引线框架包括多个引脚，所述引脚用于电连接芯片的一面为顶面，与所述顶面相对的一面为底面，所述顶面和底面之间的侧面为两个相对的第一侧面及两个相对的第二侧面，所述第一侧面比所述第二侧面狭长；所述顶面和底面之间至少具有一截面，所述顶面的宽度为第一宽度，所述截面的宽度为第二宽度，所述第二宽度小于所述第一宽度，其中，所述顶面的宽度为在顶面处两个第一侧面之间的距离；所述截面的宽度为在截面处两个第一侧面之间的距离；
通过电连接体将芯片层电连接到所述引线框架中的引脚的顶面；
利用塑封料囊封所述芯片层、电连接体及引线框架；其中，所述塑封料贴合每个引脚的两个第一侧面。
10.如权利要求9所述的封装结构的制备方法，其特征在于，形成引线框架包括：
提供多个金属块；
对所述多个金属块执行冲压工艺以形成多个引脚，所述引脚的顶面与底面之间的截面宽度，由顶面至底面先依次减小，然后保持不变。
11.如权利要求9所述的封装结构的制备方法，其特征在于，形成引线框架包括：
提供一金属板；
在所述金属板的顶面与底面设置特定图案的抗蚀刻膜，暴露出部分金属板；
用蚀刻液在预定时间段内刻蚀暴露的金属板使得金属板断开以形成多个引脚，所述引脚的顶面与底面之间具有一中间面，所述顶面与所述中间面之间的截面面积，由顶面至中间面先依次减小，然后依次增大；所述底面与所述中间面之间的截面面积，由底面至中间面先依次减小，然后依次增大；或者所述引脚的顶面与底面之间的截面宽度，由顶面至底面先依次减小，然后依次增大。
12.如权利要求11所述的封装结构的制备方法，其特征在于，
用蚀刻液在第一时间段内刻蚀暴露的金属板使得金属板断开以形成多个引脚，所述引脚的顶面与底面之间具有一中间面，所述顶面与所述中间面之间的截面面积，由顶面至中间面先依次减小，然后依次增大；所述底面与所述中间面之间的截面面积，由底面至中间面先依次减小，然后依次增大；
用蚀刻液在第二时间段内刻蚀暴露的金属板使得金属板断开以形成多个引脚，所述引脚的顶面与底面之间的截面宽度，由顶面至底面先依次减小，然后依次增大；
其中，所述第二时间段比第一时间段长。
13.如权利要求11所述的封装结构的制备方法，其特征在于，用蚀刻液刻蚀暴露的金属板包括：
用蚀刻液同时从顶面和底面刻蚀暴露的金属板。
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Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129493A (ja) * | 1991-11-05 | 1993-05-25 | Hitachi Cable Ltd | リードフレームの製造方法 |
| JPH0734200A (ja) * | 1993-07-13 | 1995-02-03 | Sumitomo Special Metals Co Ltd | リードフレーム用Ｆｅ−Ｎｉ系合金板 |
| JPH10270618A (ja) * | 1997-03-24 | 1998-10-09 | Seiko Epson Corp | リードフレーム、リードフレームの製造方法および半導体装置 |
| JPH10294414A (ja) * | 1997-04-21 | 1998-11-04 | Toppan Printing Co Ltd | リードフレームおよびその製造方法 |
| US6724070B2 (en) * | 1997-12-18 | 2004-04-20 | Texas Instruments Incorporated | Fine pitch lead frame |
| CN101359650A (zh) * | 2007-07-31 | 2009-02-04 | 精工爱普生株式会社 | 基板及其制造方法、以及半导体装置及其制造方法 |
-
2014
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Patent Citations (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05129493A (ja) * | 1991-11-05 | 1993-05-25 | Hitachi Cable Ltd | リードフレームの製造方法 |
| JPH0734200A (ja) * | 1993-07-13 | 1995-02-03 | Sumitomo Special Metals Co Ltd | リードフレーム用Ｆｅ−Ｎｉ系合金板 |
| JPH10270618A (ja) * | 1997-03-24 | 1998-10-09 | Seiko Epson Corp | リードフレーム、リードフレームの製造方法および半導体装置 |
| JPH10294414A (ja) * | 1997-04-21 | 1998-11-04 | Toppan Printing Co Ltd | リードフレームおよびその製造方法 |
| US6724070B2 (en) * | 1997-12-18 | 2004-04-20 | Texas Instruments Incorporated | Fine pitch lead frame |
| CN101359650A (zh) * | 2007-07-31 | 2009-02-04 | 精工爱普生株式会社 | 基板及其制造方法、以及半导体装置及其制造方法 |
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