CN103730441A - 引线框架以及使用该引线框架的半导体器件的封装方法 - Google Patents

引线框架以及使用该引线框架的半导体器件的封装方法 Download PDF

Info

Publication number
CN103730441A
CN103730441A CN201310685499.XA CN201310685499A CN103730441A CN 103730441 A CN103730441 A CN 103730441A CN 201310685499 A CN201310685499 A CN 201310685499A CN 103730441 A CN103730441 A CN 103730441A
Authority
CN
China
Prior art keywords
lead frame
external pin
framework
electroplating
bus
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
CN201310685499.XA
Other languages
English (en)
Inventor
吴腾飞
许文耀
董美丹
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Reach Technology (chengdu) Co Ltd
Shanghai Kaihong Sci & Tech Electronic Co Ltd
Shanghai Kaihong Electronic Co Ltd
Diodes Technology Chengdu Co Ltd
Original Assignee
Reach Technology (chengdu) Co Ltd
Shanghai Kaihong Sci & Tech Electronic Co Ltd
Shanghai Kaihong Electronic Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Reach Technology (chengdu) Co Ltd, Shanghai Kaihong Sci & Tech Electronic Co Ltd, Shanghai Kaihong Electronic Co Ltd filed Critical Reach Technology (chengdu) Co Ltd
Priority to CN201310685499.XA priority Critical patent/CN103730441A/zh
Publication of CN103730441A publication Critical patent/CN103730441A/zh
Pending legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93Batch processes
    • H01L24/95Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805Shape
    • H01L2224/4809Loop shape
    • H01L2224/48091Arched
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42Wire connectors; Manufacturing methods related thereto
    • H01L2224/47Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481Disposition
    • H01L2224/48151Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

本发明提供一种引线框架以及使用该引线框架的半导体器件的封装方法,所述引线框架包括框体和需要电镀的外部引脚,所述需要电镀的外部引脚与所述框体相连,还包括导电条,所述导电条一端连接所述框体,另一端连接所述需要电镀的外部引脚,使得需要电镀的外部引脚从框体上脱离后,需要电镀的外部引脚能够通过所述导电条与所述框体之间形成导电通路。本发明的优点在于,外部引脚的切口处还能导电,从而切口能够被电镀。不需要改变芯片封装工艺,即可使切口在后续应用中,例如与印刷电路板连接时,能够与焊锡形成好的焊接,提高封装产品的导电及抗冲击能力,进而提高产品的可靠性。

Description

引线框架以及使用该引线框架的半导体器件的封装方法
技术领域
本发明涉及半导体封装领域,尤其涉及一种引线框架以及使用该引线框架的半导体器件的封装方法。
背景技术
传统的SOT 、QFP 、QFN等引线框架式封装产品为了使封装体的外部引脚有很好的可焊性,一般会对外部引脚进行电镀。而由于进行电镀时需要良好的电流连接通道,所以一般会在外部引脚切筋分离之前进行电镀,电镀后再对外部引脚进行切筋分离。
附图1所示是传统的引线框架的结构示意图,附图2A~附图2D所示是采用传统的引线框架的半导体器件的的封装工艺流程图。
参见附图1,提供一引线框架10,附图2A所示是附图1中的引线框架10的虚线框内的局部放大图,下文中将以附图2A中的局部放大图为例阐述封装工艺流程。参见附图2A,所述引线框架10包括框体11、芯片基座12、外部引脚13及外部引脚14,所述外部引脚13及外部引脚14的一端分别与所述框体11连接,所述外部引脚13的另一端与所述芯片基座12连接。
参见附图2B,进行固晶及引线键合。将芯片15粘贴于所述芯片基座12上,并进行引线键合,由于外部引脚13与所述芯片基座12连接,所以不需要在芯片15与所述外部引脚13之间打线。
参见附图2C,进行塑封,形成封装体。将芯片15及引线进行塑封。
对塑封后的引线框架10进行电镀。该步骤可以将外部引脚13及外部引脚14镀锡,使封装体的外部引脚有很好的可焊性。
参见附图2D,切筋外部引脚13及外部引脚14,使得封装体从框体11上脱离,切筋后,外部引脚13及外部引脚14的切口的基材裸露。附图3所示是独立的封装体的结构示意图。参见附图3,外部引脚13的切口16的基材裸露在外,没有被电镀。这会使切口在后续应用中,例如与印刷电路板连接时,不能和焊锡形成好的焊接,降低封装产品的导电及抗冲击能力,进而降低产品的可靠性。
发明内容
本发明所要解决的技术问题是,提供一种引线框架以及使用该引线框架的半导体器件的封装方法,其能够在切筋需要电镀的引脚后,还能形成导电连接。
为了解决上述问题,本发明提供了一种引线框架,包括框体和需要电镀的外部引脚,所述需要电镀的外部引脚与所述框体相连,还包括导电条,所述导电条一端连接所述框体,另一端连接所述需要电镀的外部引脚,使得需要电镀的外部引脚从框体上脱离后,需要电镀的外部引脚能够通过所述导电条与所述框体之间形成导电通路。
进一步,所述引线框架还包括芯片基座,所述芯片基座通过所述需要电镀的外部引脚与所述框体相连。
进一步,所述需要电镀的外部引脚至少为两个,每个所述需要电镀的外部引脚均通过所述导电条连接到所述框体上。
进一步,还包括加固条,所述加固条连接所述芯片基座与所述框体,以增强芯片基座与框体的连接。
一种采用上述的引线框架进行封装的半导体器件的封装方法,包括如下步骤:提供一具有封装体的引线框架,所述引线框架为上述的引线框架,所述封装体内塑封有芯片;切筋需要电镀的外部引脚,使需要电镀的外部引脚从框体上脱离;对切筋后的外部引脚进行电镀;切筋导电条,使封装体从框体上脱离,形成独立的半导体器件。
进一步,在切筋所述导电条步骤中,切筋所述加固条。
本发明的优点在于,在框体与需要电镀的外部引脚之间增加了导电条连接,使得需要电镀的外部引脚从框体上脱离后,需要电镀的外部引脚能够通过所述导电条与所述框体之间形成导电通路,以便半导体器件在电镀时,外部引脚的切口处还能导电,从而切口能够被电镀。采用本发明的引线框架,不需要改变芯片封装工艺,即可使切口在后续应用中,例如与印刷电路板连接时,能够与焊锡形成好的焊接,提高封装产品的导电及抗冲击能力,进而提高产品的可靠性。
附图说明
附图1所示是现有技术中的引线框架的结构示意图;
附图2A~附图2D所示是采用传统的引线框架的半导体器件的的封装工艺流程图;
附图3所示是独立的封装体的结构示意图;
附图4所示是本发明引线框架的结构示意图;
附图5A所示是本发明引线框架的结构示意图;
附图5B所示是本发明另外一种引线框架的结构示意图;
附图5C所示是附图5B中的引线框架切筋需要电镀的外部引脚后的结构示意图;
附图6所示是本发明封装方法的实施步骤示意图;
附图7A~附图7E所示是本发明封装方法的工艺流程图。
具体实施方式
下面结合附图对本发明提供的引线框架以及使用该引线框架的半导体器件的封装方法的具体实施方式做详细说明。
附图4所示是本发明引线框架的结构示意图,附图7A所示为附图4中一个单元的结构示意图。参见附图4及附图7A,一种引线框架40,包括框体41、芯片基座42及需要电镀的外部引脚43。为了保证后续外部引脚43顺利地与印刷电路板焊接,在后续工艺中需要对外部引脚43进行电镀,因此,在本发明中,所述需要电镀的外部引脚43即指的是在后续工艺中需要电镀的外部引脚。所述芯片基座42及所述需要电镀的外部引脚43分别与所述框体41相连。在本具体实施方式中,所述引线框架40的一个单元包括一个芯片基座42及两个需要电镀的外部引脚43。所述芯片基座42通过其中一个所述需要电镀的外部引脚43与所述框体41相连。
所述引线框架40还包括导电条44,所述导电条44连接所述框体41与所述需要电镀的外部引脚43,使得需要电镀的外部引脚43从框体41上脱离后,需要电镀的外部引脚43能够通过所述导电条44与所述框体41之间形成导电通路。在本发明中,为了保证外部引脚的可焊性,每一个需要电镀的外部引脚43除了其自身与框体41连接外,都还会通过导电条44连接到框体41上。在芯片基座42通过其中一个所述需要电镀的外部引脚43与所述框体41相连的情况下,所述用于将该需要电镀的外部引脚43连接到框体41上的导电条44也可以用于将芯片基座42连接到框体41上,从而间接的将该需要电镀的外部引脚43与所述框体41连接,从而在需要电镀的外部引脚43从框体41上脱离后,框体41、芯片基座42、需要电镀的外部引脚43及导电条44能形成导电通路,如附图5A所示。
附图5B所示是本发明另外一种引线框架50的结构示意图。附图中虚线框所示是引线框架50的一个单元,所述引线框架50为四方扁平无引脚(QFN)封装用引线框架。该引线框架50具有多个需要电镀的外部引脚53,在附图中仅示意性地标示出引线框架50的一个单元的各个部件,其他单元的部件与该单元相同。附图5C所示为附图5A中的引线框架切筋需要电镀的外部引脚后的结构示意图,可见,切筋需要电镀的外部引脚53后,由于导电条54将需要电镀的外部引脚53与框体51连接,则所述需要电镀的外部引脚53从框体51上脱离后,框体51、芯片基座52、需要电镀的外部引脚53及导电条54仍然形成导电通路,使得需要电镀的外部引脚53的切口依然能够导电,从而需要电镀的外部引脚53的切口能够被电镀。在本具体实施方式中,所述引线框架50还包括一加固条55,所述加固条55连接所述芯片基座52与所述框体51,以增强芯片基座52与框体51的连接,避免在切筋需要电镀的外部引脚53时芯片基座52从引线框架50上脱离。
附图6所示是本发明封装方法的实施步骤示意图,包括如下步骤:步骤S60,提供一引线框架,所述引线框架与上述引线框10结构相同;步骤S61,进行固晶及引线键合;步骤S62,塑封,形成封装体;步骤S63,切筋需要电镀的外部引脚,使需要电镀的外部引脚从框体上脱离;步骤S64,对切筋后的外部引脚进行电镀;步骤S65,切筋导电条,使封装体从框体上脱离,形成独立的半导体器件。
附图7A~附图7E所示是本发明封装方法的工艺流程图。
参见附图7A,步骤S60,提供一引线框架40,在本具体实施方式中,所述引线框架40的一个单元包括一个芯片基座42及两个需要电镀的外部引脚43,所述芯片基座42及所述需要电镀的外部引脚43分别与所述框体41相连。所述引线框架40还包括导电条44,所述导电条44连接所述框体41与所述需要电镀的外部引脚43,使得需要电镀的外部引脚43从框体41上脱离后,框体41、芯片基座42、需要电镀的外部引脚43及导电条44能形成导电通路。所述芯片基座42通过其中一个所述需要电镀的外部引脚43与所述框体41相连。
参见附图7B,步骤S61,进行固晶及引线键合。将芯片45粘贴在芯片基座42上,在所述需要电镀的外部引脚43与芯片45间进行引线键合,金属引线(附图中未标示)连通需要电镀的外部引脚43与芯片45。与芯片基座42相连的需要电镀的外部引脚43与芯片45之间不需要引线键合。
参见附图7C,步骤S62,塑封,形成封装体。可以采用环氧树脂等材料将芯片45、金属引线及引线框架40易受损的部位封装起来。
参见附图7D,步骤S63,切筋需要电镀的外部引脚43,使需要电镀的外部引脚43从框体41上脱离。此时导电条44连接所述框体41与所述需要电镀的外部引脚43。虽然需要电镀的外部引脚43没有与所述框体41直接连接,但是所述需要电镀的外部引脚43通过导电条44与所述框体41间接连接,使得框体41、芯片基座42、需要电镀的外部引脚43及导电条44形成导电通路。
步骤S64,对切筋后的需要电镀的外部引脚进行电镀。由于框体41、芯片基座42、需要电镀的外部引脚43及导电条44形成导电通路,所以切筋后的需要电镀的外部引脚43的切口也导电,使得在电镀时,需要电镀的外部引脚43包括其切口均能被电镀。电镀后的外部引脚43在与印刷电路板连接时,能够与焊锡形成好的焊接,提高封装产品的导电及抗冲击能力,进而提高产品的可靠性。
参见附图7E,步骤S65,切筋导电条44,使封装体从框体41上脱离,形成独立的半导体器件。如果引线框架40包含有加固条,则在此步骤中,可以进行切筋加固条的步骤。
以上所述仅是本发明的优选实施方式,应当指出,对于本技术领域的普通技术人员,在不脱离本发明原理的前提下,还可以做出若干改进和润饰,这些改进和润饰也应视为本发明的保护范围。 

Claims (6)

1.一种引线框架,包括框体和需要电镀的外部引脚,所述需要电镀的外部引脚与所述框体相连,其特征在于,还包括导电条,所述导电条一端连接所述框体,另一端连接所述需要电镀的外部引脚,使得需要电镀的外部引脚从框体上脱离后,需要电镀的外部引脚能够通过所述导电条与所述框体之间形成导电通路。
2.根据权利要求1所述的引线框架,其特征在于,所述引线框架还包括芯片基座,所述芯片基座通过所述需要电镀的外部引脚与所述框体相连。
3.根据权利要求2所述的引线框架,其特征在于,还包括加固条,所述加固条连接所述芯片基座与所述框体,以增强芯片基座与框体的连接。
4.根据权利要求1所述的引线框架,其特征在于,所述需要电镀的外部引脚至少为两个,每个所述需要电镀的外部引脚均通过所述导电条连接到所述框体上。
5.一种采用权利要求1所述的引线框架的半导体器件的封装方法,其特征在于,包括如下步骤: 提供一具有封装体的引线框架,所述引线框架为权利要求1所述的引线框架,所述封装体内塑封有芯片; 切筋需要电镀的外部引脚,使需要电镀的外部引脚从框体上脱离; 对切筋后的外部引脚进行电镀; 切筋所述导电条,使封装体从框体上脱离,形成独立的半导体器件。
6.根据权利要求5所述的封装方法,其特征在于,所述封装体还包括芯片基座,所述引线框架还包括加固条,所述加固条连接所述芯片基座与所述框体,以增强芯片基座与框体的连接,所述方法还包括如下步骤:在切筋所述导电条步骤中,切筋所述加固条。
CN201310685499.XA 2013-12-16 2013-12-16 引线框架以及使用该引线框架的半导体器件的封装方法 Pending CN103730441A (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN201310685499.XA CN103730441A (zh) 2013-12-16 2013-12-16 引线框架以及使用该引线框架的半导体器件的封装方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN201310685499.XA CN103730441A (zh) 2013-12-16 2013-12-16 引线框架以及使用该引线框架的半导体器件的封装方法

Publications (1)

Publication Number Publication Date
CN103730441A true CN103730441A (zh) 2014-04-16

Family

ID=50454459

Family Applications (1)

Application Number Title Priority Date Filing Date
CN201310685499.XA Pending CN103730441A (zh) 2013-12-16 2013-12-16 引线框架以及使用该引线框架的半导体器件的封装方法

Country Status (1)

Country Link
CN (1) CN103730441A (zh)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104505346A (zh) * 2014-11-03 2015-04-08 南通富士通微电子股份有限公司 半导体封装工艺
WO2020042632A1 (zh) * 2018-08-30 2020-03-05 深圳市聚飞光电股份有限公司 一种发光器件及其制作方法、引线框架、支架、发光装置

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101335251A (zh) * 2007-06-27 2008-12-31 精工电子有限公司 半导体器件、引线框架以及引线框架的制造方法
US20120292755A1 (en) * 2011-05-18 2012-11-22 Freescale Semiconductor, Inc. Flank wettable semiconductor device
CN103021879A (zh) * 2012-12-28 2013-04-03 日月光半导体(昆山)有限公司 无外引脚半导体封装构造及其制造方法与导线架条

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN101335251A (zh) * 2007-06-27 2008-12-31 精工电子有限公司 半导体器件、引线框架以及引线框架的制造方法
US20120292755A1 (en) * 2011-05-18 2012-11-22 Freescale Semiconductor, Inc. Flank wettable semiconductor device
CN103021879A (zh) * 2012-12-28 2013-04-03 日月光半导体(昆山)有限公司 无外引脚半导体封装构造及其制造方法与导线架条

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104505346A (zh) * 2014-11-03 2015-04-08 南通富士通微电子股份有限公司 半导体封装工艺
WO2020042632A1 (zh) * 2018-08-30 2020-03-05 深圳市聚飞光电股份有限公司 一种发光器件及其制作方法、引线框架、支架、发光装置

Similar Documents

Publication Publication Date Title
KR102054385B1 (ko) 수지 봉지형 반도체 장치 및 그 제조 방법
CN102171825B (zh) 电源模块及其封装集成方法
EP2980845B1 (en) A leadless semiconductor package and method
CN103363366A (zh) 一种led软灯条及其制造方法
CN102263094A (zh) 非互联型多芯片封装二极管
CN108461459A (zh) 一种负极对接双向整流二极管及其制造工艺
JP2010283303A (ja) 半導体装置及びその製造方法
CN103985692A (zh) Ac-dc电源电路的封装结构及其封装方法
JP2010098036A (ja) 樹脂ケース及び樹脂ケース製造方法
CN103730441A (zh) 引线框架以及使用该引线框架的半导体器件的封装方法
CN102842558A (zh) 一种基于锡膏层的wlcsp多芯片堆叠式封装件及其封装方法
CN104576407A (zh) 一种引线框架管脚端面镀锡的封装方法及封装结构
US8946876B2 (en) Semiconductor device
CN210778556U (zh) 一种集成电路封装结构
CN203384752U (zh) 一种led软灯条
CN102412241B (zh) 半导体芯片封装件及其制造方法
CN208127189U (zh) 一种负极对接双向整流二极管
US20160093556A1 (en) Quad-flat non-lead package structure and method of packaging the same
US10818581B2 (en) Method of manufacturing semiconductor device and semiconductor device
CN207637789U (zh) 三片式内置电容式同步整流二极管
CN206789540U (zh) Sot封装结构的半导体器件
CN101488486B (zh) 可开槽式线路基板
CN204315566U (zh) 基于to-220ce引线框架改进的新型引线框架
CN206040633U (zh) 预成形封装导线架
CN106298749B (zh) 发光二极管、电子器件及其制作方法

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
RJ01 Rejection of invention patent application after publication
RJ01 Rejection of invention patent application after publication

Application publication date: 20140416