CN101488486B - 可开槽式线路基板 - Google Patents

可开槽式线路基板 Download PDF

Info

Publication number
CN101488486B
CN101488486B CN2008100023597A CN200810002359A CN101488486B CN 101488486 B CN101488486 B CN 101488486B CN 2008100023597 A CN2008100023597 A CN 2008100023597A CN 200810002359 A CN200810002359 A CN 200810002359A CN 101488486 B CN101488486 B CN 101488486B
Authority
CN
China
Prior art keywords
electroplating
busbar frame
opening slots
circuit substrate
substrate
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
CN2008100023597A
Other languages
English (en)
Other versions
CN101488486A (zh
Inventor
范文正
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Powertech Technology Inc
Original Assignee
Powertech Technology Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Powertech Technology Inc filed Critical Powertech Technology Inc
Priority to CN2008100023597A priority Critical patent/CN101488486B/zh
Publication of CN101488486A publication Critical patent/CN101488486A/zh
Application granted granted Critical
Publication of CN101488486B publication Critical patent/CN101488486B/zh
Expired - Fee Related legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/93—Batch processes
    • H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
    • H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32225—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48225—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being non-metallic, e.g. insulating substrate with or without metallisation
    • H01L2224/4824—Connecting between the body and an opposite side of the item with respect to the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73201—Location after the connecting process on the same surface
    • H01L2224/73215—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/153—Connection portion
    • H01L2924/1531—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface
    • H01L2924/15311—Connection portion the connection portion being formed only on the surface of the substrate opposite to the die mounting surface being a ball array, e.g. BGA
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Manufacturing Of Printed Wiring (AREA)

Abstract

本发明公开一种可开槽式线路基板，主要包括一具有开槽区的基板本体，多个接指、一电镀汇流框以及多个电镀连接线皆设置于该基板本体的下表面。所述接指邻近地位于该开槽区之外，该电镀汇流框位在该开槽区内，所述电镀连接线连接所述接指至该电镀汇流框。其中，该电镀汇流框相对于所述接指更邻近于该开槽区的边缘。借此，缩短所述电镀连接线在该开槽区内的长度，以得到较佳的切割支撑，以避免开槽时残留于该基板的所述电镀连接线产生切割毛边与位移。此外，可以并联方式均分电流以改善所述接指表面的电镀品质。

Description

可开槽式线路基板
技术领域
本发明涉及一种印刷电路板，特别是涉及一种可开槽式线路基板(substrate)，适用于窗口型半导体封装。
背景技术
窗口型球格阵列封装构造(Window Ball Grid Array，WBGA)为一种常见的半导体装置，采用具有打线槽孔的线路基板作为晶片载体，通常该基板的上表面用以承载半导体晶片等元件，该基板的下表面用以接合如焊球的外部端子，该基板的下表面另设有接指，并借由打线技术形成多个焊线，通过打线槽孔以电性连接晶片至基板的接指。
请参阅图1所示，现有一种窗口型球格阵列封装构造以一基板100作为晶片载体。该基板100主要包括一基板本体110、多个接指120以及多个外接垫160。该基板本体110具有一上表面111、一下表面112以及一贯穿该上表面111至该下表面112的打线槽孔114。所述接指120设置于该基板本体110的该下表面112并排列于该打线槽孔114的两侧。所述外接垫160设置于该基板本体110的该下表面112。
请再参阅图1所示，现有窗口型球格阵列封装构造另包括一晶片10、多个焊线20、一封胶体30以及多个焊球40。该晶片10设置于该基板本体110的该上表面111并具有多个焊垫11，另以所述打线形成的焊线20通过该打线槽孔114连接所述焊垫11至所述接指120。该封胶体30密封该晶片10与所述焊线20。所述焊球40接合至所述外接垫160，以使该窗口型球格阵列封装构造可表面接合至一外部印刷电路板(图中未绘出)。
请参阅图2所示，每一基板100在未单体化分离前排列于一基板条50上，该基板条50具有多个切割道51，用以定义出每一基板100的尺寸。在基板设计时通常会先在该基板100的所述接指120表面电镀上镍/金或其它电镀层，以防止所述接指120表面发生氧化，并可以帮助所述接指120与所述焊线20的接合强度，之后再切割以形成该打线槽孔114。图3是该基板在未切割出该打线槽孔时的表面线路型态。该基板本体110的该下表面112包括有一开槽区113(即该打线槽孔114)。为了对所述接指120表面进行电镀工艺，该基板本体110的该下表面112设有一穿过该开槽区113的电镀汇流线150以及多个电镀连接线140，其中所述电镀连接线140连接该电镀汇流线150与所述接指120，以便于在所述接指120表面形成电镀层。由于所述电镀连接线140在该开槽区113内的线段有一长度，故具有不利于切割的弹性。因此，在切割该开槽区113时，会有拉扯所述电镀连接线140的现象，导致所述电镀连接线140在该开槽区113的边缘的残留部分常会产生切割毛边与位移。因此，原本应各自电性独立的所述接指120，则会受切割毛边与位移影响造成短路现象。此外，再如图3所示，依据所述接指120的位置不同变化，位于该开槽区113两侧边的电镀连接线140垂直地连接至该直线状的电镀汇流线150，故左右两侧电镀连接线140会有参差不齐的间隔。因此，在电镀时的电流密度无法平均分配到每一电镀连接线140，会造成每一接指120表面的电镀厚度不相同，因而导致了不佳的电镀品质。
由此可见，上述现有的窗口型球格阵列封装构造在结构与使用上，显然仍存在有不便与缺陷，而亟待加以进一步改进。为了解决上述存在的问题，相关厂商莫不费尽心思来谋求解决之道，但长久以来一直未见适用的设计被发展完成，而一般产品又没有适切的结构能够解决上述问题，此显然是相关业者急欲解决的问题。因此如何能创设一种新型结构的可开槽式线路基板，实属当前重要研发课题之一，亦成为当前业界极需改进的目标。
有鉴于上述现有的窗口型球格阵列封装构造存在的缺陷，本发明人基于从事此类产品设计制造多年丰富的实务经验及专业知识，并配合学理的运用，积极加以研究创新，以期创设一种新型结构的可开槽式线路基板，能够改进一般现有的窗口型球格阵列封装构造，使其更具有实用性。经过不断的研究、设计，并经过反复试作样品及改进后，终于创设出确具实用价值的本发明。
发明内容
本发明的主要目的在于，克服现有的窗口型球格阵列封装构造存在的缺陷，而提供一种新型结构的可开槽式线路基板，所要解决的技术问题是使其缩短电镀连接线在开槽区内的长度，以避免开槽后残留于基板的电镀连接线产生切割毛边与位移。此外，可以并联方式均分电流，借以改善接指表面的电镀品质，从而更加适于实用。
本发明的目的及解决其技术问题是采用以下技术方案来实现的。依据本发明的一种可开槽式线路基板，主要包括一基板本体、多个接指、一电镀汇流框以及多个电镀连接线。该基板本体具有一上表面以及一下表面，其中该下表面包括一开槽区。所述接指设置于该基板本体的该下表面并邻近地位于该开槽区之外。该电镀汇流框设置于该基板本体的该下表面并位于该开槽区之内。所述电镀连接线设置于该基板本体的该下表面并连接所述接指至该电镀汇流框。其中，该电镀汇流框相对于所述接指更邻近于该开槽区的边缘。
本发明的目的及解决其技术问题还可采用以下技术措施进一步实现。
前述的可开槽式线路基板中，该基板本体可为一核心层。
前述的可开槽式线路基板中，所述的电镀汇流框的长度小于该开槽区，该电镀汇流框邻近于该开槽区的边缘的部位为两条平行线，两条平行线的汇集处为该电镀汇流框的一端，并且该电镀汇流框的至少一端连接有一电镀汇流线。
前述的可开槽式线路基板中，可另包括有多个外接垫，其设置于该基板本体的该下表面。
前述的可开槽式线路基板中，所述外接垫可为圆形接球垫。
前述的可开槽式线路基板中，所述接指、该电镀汇流框与所述电镀连接线可形成于同一线路层。
前述的可开槽式线路基板中，所述的电镀汇流框的该两条平行线是等长。
借由上述技术方案，本发明可开槽式线路基板至少具有下列优点：本发明可开槽式线路基板缩短电镀连接线在开槽区内的长度，以避免开槽后残留于基板的电镀连接线产生切割毛边与位移。此外，可以并联方式均分电流，借以改善接指表面的电镀品质，从而更加适于实用。
上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书之内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。
附图说明
图1是现有窗口型球格阵列封装构造的截面示意图。
图2是现有窗口型球格阵列封装构造所使用的多个基板形成于一基板条的下表面示意图。
图3是现有基板在未切割出打线槽孔时的局部下表面线路型态示意图。
图4是本发明的一具体实施例，一种可开槽式线路基板形成于基板条的下表面示意图。
图5是本发明的一具体实施例，该可开槽式线路基板的局部下表面线路型态示意图。
图6是本发明的一具体实施例，该可开槽式线路基板的截面示意图。
10：晶片      11：焊垫    20：焊线
30：封胶体    40：焊球
50：基板条    51：切割道
60：基板条    61：切割道
100：基板
110：基板本体      111：上表面        112：下表面
113：开槽区        114：打线槽孔
120：接指          140：电镀连接线    150：电镀汇流线
160：外接垫
200：可开槽式线路基板
210：基板本体      211：上表面        212：下表面
213：开槽区        220：接指          230：电镀汇流框
231：第一平行线    232：第二平行线
240：电镀连接线    250：电镀汇流线    260：外接垫
270：防焊层
具体实施方式
为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的可开槽式线路基板其具体实施方式、结构、特征及其功效，详细说明如后。
依据本发明的一具体实施例，公开一种可开槽式线路基板。通常线路基板作为半导体装置的晶片载体，用以连结元件整合其整体功能，而可开槽式线路基板则在基板本体开设贯穿基板本体的打线槽孔，以供电性连接元件的通过，故可进一步应用至窗口型球格阵列封装构造(WindowBallGridArray，WBGA)。请参阅图4所示，多个可开槽式线路基板200矩阵排列于一基板条60上，该基板条60具有多个切割道61，其用以定义出所述可开槽式线路基板200的尺寸。所述可开槽式线路基板200可依实际需要可以是一单层线路基板或是多层线路基板。
请参阅图5及图6所示，该可开槽式线路基板200主要包括一基板本体210、多个接指220、一电镀汇流框230以及多个电镀连接线240。该基板本体210具有一上表面211以及一下表面212，其中该下表面212包括一开槽区213，作为后续制作贯穿该上表面211与该下表面212的打线槽孔的区域。通常该基板本体210为一核心层，或是包括有多个核心层与至少一金属层的组合板件，其中核心层的材质可为玻璃纤维强化含浸树脂、或环氧树脂、聚亚酰胺等介电材料。在此所指的“上表面”用以设置晶片的表面，“下表面”可作为封装外露表面，用以植接外接端子，如焊球等，以达成对外输出或输入的外部电性连接。在基板电镀之后工艺中，该开槽区213可开设形成一贯穿该上表面211至该下表面212的打线槽孔(未图示)。请参阅图5所示，所述接指220设置于该基板本体210的该下表面212并邻近地位于该开槽区213之外，即排列在该开槽区213的两对称长侧边缘的外侧。通常，所述接指220在半导体封装的电性连接工艺中，可以接合多个例如金线的焊线或其它电性连接元件，以电性连接至晶片的对应焊垫，而形成晶片与基板之间的电路互连。
请参阅图5所示，该电镀汇流框230设置于该基板本体210的该下表面212并位于该开槽区213之内。该电镀汇流框230包括有一第一平行线231与一第二平行线232。在本发明中所称的“电镀汇流框230位于该开槽区213之内”并非仅限定整个电镀汇流框230必须缩限在该开槽区213之内，而是该电镀汇流框230的两平行线231与232的某一线段或全部位于该开槽区213之内即可。请再参阅图5所示，所述电镀连接线240设置于该基板本体210的该下表面212并连接所述接指220至该电镀汇流框230。在本实施例中但不限定地，如图5所示，该开槽区213涵盖该电镀线汇流框230以及所述电镀连接线240延伸至该电镀线汇流框230的局部线段。该电镀汇流框230的长度小于该开槽区213，并且该电镀汇流框230的至少一端(在该第一平行线231与该第二平行线232的汇集处)连接有一电镀汇流线250。在本实施例中，所述接指220、该电镀汇流框230与所述电镀连接线240可形成于同一线路层，又该线路层形成于该基板本体210的该下表面212。在电镀过程中，利用该电镀汇流框230与所述电镀连接线240，以便于在所述接指220表面电镀上镍/金或其他电镀层，用以增强所述接指220的焊接强度。
请再参阅图5及图6所示，该电镀汇流框230相对于所述接指220更邻近于该开槽区213的边缘，其中该电镀汇流框230邻近于该开槽区213的边缘的部位即为该第一平行线231与该第二平行线232，较佳为两者等长，以维持较为平衡的电镀电流密度。
因此，利用该电镀汇流框230可以缩短所述电镀连接线240在该开槽区213内的长度，得到较佳的切割支撑，以避免开槽后残留于该基板200的所述电镀连接线240产生切割毛边。另可有效防止在开槽过程中，刀具切割到所述电镀连接线240时，产生拉扯造成位移而导致所述电镀连接线240讯号短路的问题，并可避免造成残留于该基板的所述电镀连接线240的剥落。如此一来，即可改善因产生切割毛边与位移所造成的相邻线路短路现象，以提升线路基板200的产品良率。此外，该电镀汇流框230可将电流平均分为两端并透过所述电镀连接线240将电流传导至所述接指220，因此可以并联方式均分电流以改善所述接指220表面的电镀品质，而不会有电镀不平均而使电镀层厚度差异过大的问题。
请参阅图4所示，在本实施例中，该开槽式线路基板可另包括有多个外接垫260，其设置于该基板本体210的该下表面212。所述外接垫260可为格状阵列或是双/多排排列。所述接指220可利用该基板本体210的线路图案，以电性连接至至少一部分的所述外接垫260，以供对外电性传输。所述外接垫260可为圆形接球垫。具体而论，请参阅图6所示，该基板本体210的该下表面212可更形成有一防焊层270，其局部覆盖所述接指220与所述外接垫260。该防焊层270可为一焊罩层(或可称为绿漆)或其它具防焊特性的表面保护层。
以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述公开的技术内容作出些许更动或修饰为等同变化的等效实施例，但凡是未脱离本发明技术方案内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。

Claims (7)

1.一种可开槽式线路基板，其特征在于包括：
一基板本体，具有一上表面以及一下表面，其中该下表面包括一开槽区；
多个接指，其设置于该基板本体的该下表面并邻近地位于该开槽区之外；
一电镀汇流框，其设置于该基板本体的下表面并位于该开槽区之内；以及
多个电镀连接线，其设置于该基板本体的该下表面并连接所述接指至该电镀汇流框；
其中，该电镀汇流框相对于所述接指更邻近于该开槽区的边缘。
2.根据权利要求1所述的可开槽式线路基板，其特征在于其中所述的基板本体为一核心层。
3.根据权利要求1所述的可开槽式线路基板，其特征在于其中所述的电镀汇流框的长度小于该开槽区，该电镀汇流框邻近于该开槽区的边缘的部位为两条平行线，两条平行线的汇集处为该电镀汇流框的一端，并且该电镀汇流框的至少一端连接有一电镀汇流线。
4.根据权利要求1所述的可开槽式线路基板，其特征在于还包括有多个外接垫，其设置于该基板本体的该下表面。
5.根据权利要求4所述的可开槽式线路基板，其特征在于其中所述外接垫为圆形接球垫。
6.根据权利要求1所述的可开槽式线路基板，其特征在于其中所述接指、该电镀汇流框与所述电镀连接线形成于同一线路层。
7.根据权利要求3所述的可开槽式线路基板，其特征在于其中所述的电镀汇流框的该两条平行线是等长。
CN2008100023597A 2008-01-15 2008-01-15 可开槽式线路基板 Expired - Fee Related CN101488486B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN2008100023597A CN101488486B (zh) 2008-01-15 2008-01-15 可开槽式线路基板

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN2008100023597A CN101488486B (zh) 2008-01-15 2008-01-15 可开槽式线路基板

Publications (2)

Publication Number Publication Date
CN101488486A CN101488486A (zh) 2009-07-22
CN101488486B true CN101488486B (zh) 2010-06-02

Family

ID=40891290

Family Applications (1)

Application Number Title Priority Date Filing Date
CN2008100023597A Expired - Fee Related CN101488486B (zh) 2008-01-15 2008-01-15 可开槽式线路基板

Country Status (1)

Country Link
CN (1) CN101488486B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US8975535B2 (en) 2009-12-24 2015-03-10 Kyocera Corporation Many-up wiring substrate, wiring substrate, and electronic device
US9257763B2 (en) * 2013-07-02 2016-02-09 Gyrus Acmi, Inc. Hybrid interconnect

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1989612A (zh) * 2005-04-12 2007-06-27 Simm技术株式会社 半导体封装用印刷电路板的窗口加工方法

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN1989612A (zh) * 2005-04-12 2007-06-27 Simm技术株式会社 半导体封装用印刷电路板的窗口加工方法

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
JP特开2007-266025A 2007.10.11

Also Published As

Publication number Publication date
CN101488486A (zh) 2009-07-22

Similar Documents

Publication Publication Date Title
CN103153000B (zh) 金手指电路板的制作方法以及该方法制得的电路板
CN202275822U (zh) 半导体封装件以及其基板
CN106169443A (zh) 半导体装置及其制造方法
CN103229293B (zh) 半导体芯片封装、半导体模块及其制造方法
CN102281702B (zh) 基板布局与其形成方法
US9999125B2 (en) Method for fabricating ceramic insulator for electronic packaging
CN100524676C (zh) 冲裁式无外引脚封装构造及其制造方法
TW201539695A (zh) 半導體裝置及其製造方法
US20090316329A1 (en) Chip component and method for producing the same and component built-in module and method for producing the same
CN104051443A (zh) 新型高密度可堆叠封装结构及制作方法
KR20100131922A (ko) 반도체 장치 및 그 제조 방법
CN105990268A (zh) 电子封装结构及其制法
CN101488486B (zh) 可开槽式线路基板
CN102130088B (zh) 半导体封装结构及其制法
CN102244972A (zh) 电路板及其应用
US20130285223A1 (en) Method for manufacturing electronic devices
CN102136459B (zh) 封装结构及其制法
US20120168960A1 (en) Multi chip package
CN111029894A (zh) 一种半导体激光器及其封装方法
CN102395981A (zh) Ic封装的引线框架和制造方法
CN204216033U (zh) 引线框架、半导体封装体
CN105489741A (zh) 一种led倒装芯片的压模封装工艺
CN103441116A (zh) 一种半导体封装件及其制造方法
CN102931165B (zh) 封装基板的制造方法
US10068882B2 (en) High-frequency module

Legal Events

Date Code Title Description
C06 Publication
PB01 Publication
C10 Entry into substantive examination
SE01 Entry into force of request for substantive examination
C14 Grant of patent or utility model
GR01 Patent grant
CF01 Termination of patent right due to non-payment of annual fee
CF01 Termination of patent right due to non-payment of annual fee

Granted publication date: 20100602

Termination date: 20180115